JP3729041B2 - クロック補正回路 - Google Patents
クロック補正回路 Download PDFInfo
- Publication number
- JP3729041B2 JP3729041B2 JP2000232758A JP2000232758A JP3729041B2 JP 3729041 B2 JP3729041 B2 JP 3729041B2 JP 2000232758 A JP2000232758 A JP 2000232758A JP 2000232758 A JP2000232758 A JP 2000232758A JP 3729041 B2 JP3729041 B2 JP 3729041B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- frequency dividing
- clk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の属する技術分野】
本発明は、クロックの位相またはタイミングを補正する回路に係わる。
【0002】
【従来の技術】
従来から、様々な分野において、クロックの位相またはタイミングを補正する回路(クロック補正回路)が知られている。例えば、クロック補正回路は、通信システムの受信装置において、その受信装置内で生成されるクロックの位相を受信信号のそれに一致させる場合などに利用されている。そして、一例として、特開平9−153887号(米国特許5654991)に開示される構成が知られている。
【0003】
図8は、既存のクロック補正回路の一例(特開平9−153887号に開示されている回路)の回路図である。このクロック補正回路は、要求に応じて入力クロック(CLK-IN)の位相を補正することによって出力クロック(CLK )を生成する。以下、この回路の構成および動作を簡単に説明する。
【0004】
入力クロック(CLK-IN)は、排他的論理和回路101のA端子に与えられる。ここで、排他的論理和回路101は、そのB端子に「L」が入力されると、信号(CLK-EO)として入力クロック(CLK-IN)をそのまま出力する。一方、排他的論理和回路101は、そのB端子に「H」が入力されると、信号(CLK-EO)として入力クロック(CLK-IN)の論理を反転させた信号を出力する。このとき、OR回路102のB端子に「L」が与えられているものとすると、このクロック補正回路は、クロック(CLK )として、入力クロック(CLK-IN)と同一の信号または入力クロック(CLK-IN)の論理を反転させた信号を出力する。
【0005】
図9は、図8に示すクロック補正回路の動作を示すタイミング図である。図9において、時刻T1 以前および時刻T2 以降は、排他的論理和回路101のB端子に「L」が与えられている。このため、この期間は、排他的論理和回路101は、入力クロック(CLK-IN)と同じ信号を出力する。一方、時刻T1 〜時刻T2 は、排他的論理和回路101のB端子に「H」が与えられている。このため、この期間は、排他的論理和回路101は、入力クロック(CLK-IN)の論理を反転させた信号を出力する。ここで、入力クロック(CLK-IN)の論理を反転させると、その入力クロック(CLK-IN)の位相を180度シフトさせた信号が得られる。すなわち、排他的論理和回路101は、そのB端子に与えられる信号に応じて、入力クロック(CLK-IN)と同じ信号、または入力クロック(CLK-IN)の位相を180度シフトさせた信号を出力する。そして、この排他的論路和回路101の出力と信号(FORCEONE)との論路和がクロック(CLK )として出力される。
【0006】
この結果、入力クロック(CLK-IN)の位相は、時刻T1 および時刻T2 において、それぞれ180度(1/2周期)ずつシフトされる。すなわち、図8に示すクロック補正回路は、クロックの位相を1/2周期だけ補正できる。
【0007】
【発明が解決しようとする課題】
上述のように、図8に示したクロック補正回路は、クロックの位相を1/2周期単位で補正できる。しかし、換言すれば、上記クロック補正回路は、クロックの位相を1/2周期よりも細かい単位で補正することは出来ない。
【0008】
また、図8に示したクロック補正回路では、入力クロックとその入力クロックの位相補正を指示するための信号(JUMPCLK )とが互いに同期していないので、以下の問題が生じる可能性がある。即ち、信号(JUMPCLK )が与えられると、フリップフロップ103における遅延の後にノードAの信号が変化する。また、このノードAの信号が変化すると、フリップフロップ104における遅延の後に信号(FORCEONE)が変化する。そして、この信号(FORCEONE)に起因して排他的論路和回路101のB端子に与えられる信号が生成される。ここで、上記遅延時間は一定ではない。したがって、信号(JUMPCLK )が与えられると、そのことに起因して排他的論理和回路101の出力が乱れることがある。図9に示す例では、時刻T1 および時刻T2 の近傍において、それぞれパルス幅の小さいパルスが生成されているが、上記遅延時間によっては、このパルスが生成されない可能性もある。この場合、クロック補正回路の全体動作が不安定になる。
【0009】
本発明の課題は、クロックの位相を1/2周期よりも細かい精度で補正できる回路を提供することである。また、本発明の他の課題は、クロック補正回路の動作を安定させることである。
【0010】
【課題を解決するための手段】
本発明のクロック補正回路は、クロック信号の位相を調整するものであり、出力すべきクロック信号のN倍の周波数を持った入力周期信号の立上りエッジを利用してその入力周期信号をN分周する第1の分周回路と、上記入力周期信号の立下りエッジを利用してその入力周期信号をN分周することにより上記第1の分周回路の出力信号に対して1/2N位相だけシフトした信号を生成する第2の分周回路と、上記第1および第2の分周回路の状態を調整する調整回路と、上記第1および第2の分周回路の出力信号の論理和を取ることにより出力クロックを生成する生成手段、を有する。
そして、上記調整回路は、上記出力クロックの位相を1/2N周期だけ進めるための前進指示が与えられたときは、上記第1および第2の分周回路のうちの一方が上記分周動作を実行しており且つ他方が上記分周動作を停止している状態から、上記第1および第2の分周回路のうちの上記一方が上記分周動作を停止しており且つ上記他方が上記分周動作を実行している状態に切替える。
また、上記調整回路は、上記第1の分周回路が分周動作を実行しており且つ上記第2の分周回路が分周動作を停止している状態において上記出力クロックの位相を1/2N周期だけ遅らせるための遅延指示が与えられたときは、上記第1の分周回路の分周動作を停止すると共に、上記入力周期信号の1周期時間が経過した後に上記第2の分周回路の分周動作を開始させ、上記第1の分周回路が分周動作を停止しており且つ上記第2の分周回路が分周動作を実行している状態において上記遅延指示が与えられたときは、上記入力周期信号の1周期時間が経過した後に、上記第1の分周回路の分周動作を開始させると共に上記第2の分周回路の分周動作を停止する。
【0011】
上記構成によれば、第1の分周回路により生成される周期信号および第2の分周回路により生成される周期信号の位相は、互いにシフトしている。ここで、第1および第2の分周回路による分周比がそれぞれNであるものとすると、上記2つの周期信号の位相差の最小値は、その周期信号の周期の1/2Nである。したがって、第1および第2の分周回路の出力信号の論理和を取ることにより出力クロックを生成する構成において、それら第1および第2の分周回路の動作を適切に制御すれば、出力クロックの位相をそのクロックの1/2N周期単位で補正できる。
【0012】
上記クロック補正回路において、上記入力周期信号の立上りエッジまたは立下りエッジに同期して上記前進指示または遅延指示を検出する検出回路をさらに備え、上記調整回路は、上記入力周期信号の立上りエッジまたは立下りエッジを利用して、上記検出回路により検出された指示の種別に従って上記第1および第2の分周回路の状態を調整するようにしてもよい。この構成によれば、出力クロックの信号源である第1および第2の分周回路だけでなく、前進指示および遅延指示を検出する検出回路および上記第1および第2の分周回路を制御する制御手段も入力周期信号に同期して動作する。したがって、クロック補正回路の動作が安定する。
【0013】
【発明の実施の形態】
本発明の実施形態について図面を参照しながら説明する。
図1は、本発明の一実施形態のクロック補正回路のブロック図である。このクロック補正回路10は、入力クロック(CLK-IN)に基づいて出力クロック(CLK-OUT )を生成すると共に、要求に応じてその出力クロックの位相を補正する。以下、この回路の構成および動作を説明する。
【0014】
入力クロック(CLK-IN)は、フリップフロップ回路11のCK端子に与えられると共に、インバート回路12を介してフリップフロップ回路13のCK端子に与えられる。
フリップフロップ回路11は、入力クロック(CLK-IN)の立上りエッジを検出する毎に、そのD端子に与えられている信号をQ端子から出力する。ここで、フリップフロップ回路11のD端子には、そのフリップフロップ回路11の/Q端子の信号が与えられる。したがって、フリップフロップ回路11は、/Q端子から「L」を出力している期間に入力クロック(CLK-IN)の立上りエッジを検出すると、その/Q端子の信号を「L」から「H」に遷移させ、また、/Q端子から「H」を出力している期間に上記立上りエッジを検出すると、その/Q端子の信号を「H」から「L」に遷移させる。即ち、入力クロック(CLK-IN)は、リップフロップ回路11により2分周される。具体的には、フリップフロップ回路11は、入力クロック(CLK-IN)の立上りエッジに同期してその入力クロック(CLK-IN)を2分周する。以下、このフリップフロップ回路11の出力を、「クロック(CLK-A )」と呼ぶことにする。
【0015】
フリップフロップ回路13の構成および動作は、基本的に、フリップフロップ回路11と同じである。ただし、フリップフロップ回路13のCK端子には、入力クロック(CLK-IN)の反転信号が与えられる。したがって、フリップフロップ回路13は、入力クロック(CLK-IN)の立下りエッジに同期してその入力クロック(CLK-IN)を2分周することになる。以下、このフリップフロップ回路13の出力を、「クロック(CLK-B )」と呼ぶことにする。
【0016】
図2は、フリップフロップ回路11および13による分周動作を説明する図である。ただし、図2では、フリップフロップ11および13にリセット信号が与えられていないと仮定した場合の信号が描かれている。なお、フリップフロップ11および13は、そのリセット端子(/CLR)に「L」が与えられると、リセットされ、「L」を出力する。一方、そのリセット端子に「H」が与えられると、そのリセットは解除され、図2に示す分周信号を出力する。
【0017】
フリップフロップ11および13は、上述したように、それぞれ入力クロック(CLK-IN)の立上りエッジおよび立下りエッジに同期してその入力クロック(CLK-IN)を2分周する。したがって、フリップフロップ11および13によりそれぞれ生成されるクロック(CLK-A )およびクロック(CLK-B )は、互いにその位相が1/4周期ずれている。
【0018】
OR回路14は、フリップフロップ回路11により生成されるクロック(CLK-A )およびフリップフロップ回路13により生成されるクロック(CLK-B )の論理和を出力する。ただし、フリップフロップ回路11および13は、それぞれ後述するリセット信号により制御される。例えば、フリップフロップ回路13にリセット指示が与えられている場合には、フリップフロップ回路13は「L」を出力する。この場合、OR回路14は、クロック(CLK-A )をそのまま出力することになる。一方、フリップフロップ回路11にリセット信号が与えられている場合には、フリップフロップ回路11は「L」を出力する。この場合、OR回路14は、クロック(CLK-B )をそのまま出力することになる。以下では、OR回路14の出力を「出力クロック(CLK-OUT )」と呼ぶことにする。
【0019】
検出回路15は、クロック補正回路10の外部から与えられる位相補正指示信号を検出する。位相補正指示信号としては、出力クロック(CLK-OUT )の位相を1/4周期進めるためのadvance 信号、および出力クロック(CLK-OUT )の位相を1/4周期遅らせるためのretard信号が使用される。なお、advance 信号およびretard信号は、それぞれ出力クロック(CLK-OUT )の立上りエッジに同期して変化するものとする。
【0020】
検出回路15は、入力クロック(CLK-IN)の立上りエッジを検出するごとに、advance 信号及びretard信号のレベルをモニタする。そして、検出回路15は、上記タイミングにおいてadvance 信号またはretard信号が「H」であった時は、その出力を反転する。なお、以下では、advance 信号が「H」になることを「前進指示」と呼び、また、retard信号が「H」になることを「遅延指示」と呼ぶことがある。また、検出回路15の出力を「信号(rst )」と呼ぶことにする。
【0021】
例えば、検出回路15は、信号(rst )が「L」である期間に前進指示または遅延指示を検出すると、その出力を「L」から「H」に切り換え、信号(rst )が「H」である期間に前進指示または遅延指示を検出すると、その出力を「H」から「L」に切り換える。ただし、検出回路15は、advance 信号またはretard信号が「H」レベルに保持されている期間は、次の前進指示または遅延指示を受け付けない。また、advance 信号またはretard信号が「H」レベルに保持されている期間に入力クロック(CLK-IN)の立上りエッジを繰り返し検出した場合は、検出回路15は、2回目以降の立上りエッジを無視する
図3は、検出回路15の一例のブロック図である。検出回路15は、advance 信号を受信するラッチ回路21およびretard信号を受信するラッチ回路22を備える。ラッチ回路21および22は、それぞれ入力クロック(CLK-IN)が与えられており、その立上りエッジを用いてadvance 信号およびretard信号をラッチする。そして、ラッチ回路21および22は、それぞれラッチした信号をOR回路23に対して出力する。なお、ラッチ回路21および22は、例えば、フリップフロップ回路により構成される。
【0022】
OR回路23は、ラッチ回路21および22の出力の論理和を生成してフリップフロップ回路24に出力する。そして、フリップフロップ24は、OR回路23から与えられる信号の立上りエッジを検出すると、自分の出力信号の論理を反転させる。
【0023】
図1に戻る。タイミング調整回路16は、検出回路15により生成された信号(rst )からリセット信号(rst-a )及びリセット信号(rst-b )を生成する。このとき、タイミング調整回路16の動作は以下の取りである。
(1) 前進指示を受信(advance 信号が「H」)
信号(rst-a ):信号(rst )
信号(rst-b ):信号(rst )
すなわち、タイミング調整回路16は、前進指示を受信した時は、リセット信号(rst-a )およびリセット信号(rst-b )として、それぞれ検出回路15により生成された信号(rst )をそのまま出力する。
(2) 遅延指示を受信(retard信号が「H」)
(2a)信号(rst )が「H」から「L」に変化した場合
信号(rst-a ):信号(rst )
信号(rst-b ):信号(rst )を1クロックサイクル遅延させた信号
すなわち、タイミング調整回路16は、遅延指示を受信した場合であって、且つ信号(rst )が「H」から「L」に変化した場合には、リセット信号(rst-a )として信号(rst )をそのまま出力すると共に、リセット信号(rst-b )として信号(rst )を1クロックサイクル遅延させた信号を出力する。ここで、「1クロックサイクル」とは、入力クロック(CLK-IN)の1周期である。
【0024】
(2b)信号(rst )が「L」から「H」に変化した場合
信号(rst-a ):信号(rst )を1クロックサイクル遅延させた信号
信号(rst-b ):信号(rst )を1クロックサイクル遅延させた信号
すなわち、タイミング調整回路16は、遅延指示を受信した場合であって、且つ信号(rst )が「L」から「H」に変化した場合には、リセット信号(rst-a )およびリセット信号(rst-b )として、それぞれ信号(rst )を1クロックサイクル遅延させた信号を出力する。
【0025】
図4は、タイミング調整回路16の一例のブロック図である。
検出回路15により生成された信号(rst )は、セレクタ31および32に入力される。また、この信号(rst )は、それぞれ遅延回路33および34を通過した後にセレクタ31および32に入力される。ここで、遅延部33および34の遅延量はそれぞれ入力クロック(CLK-IN)の1周期時間である。なお、遅延部33および34は、例えば、シフトレジスタにより実現可能である。この場合、このシフトレジスタは、入力クロック(CLK-IN)に従って動作するように構成される。
【0026】
検出部35は、信号(rst )が「H」から「L」に変化したのか、「L」から「H」に変化したのかを検出する。以下、前者を「第1の変化」、後者を「第2の変化」と呼ぶことがある。そして、検出部35は、第1の変化または第2の変化を検出すると、その旨を制御部36に通知する。制御部36は、検出35からの通知、advance 信号およびretard信号に基づいてセレクト信号を生成する。セレクト信号の生成方法については、上記(1) 、(2a)、及び(2b)の通りである。
【0027】
セレクタ31および32は、それぞれ制御部36から与えられるセレクト信号に従って出力すべき信号を選択する。具体的には、advance 信号が「H」であった場合(前進指示を受信した場合)は、セレクタ31および32は、それぞれ信号(rst )を選択して出力する。また、retard信号が「H」(遅延指示)であり且つ上記第1の変化が検出された場合には、セレクタ31は信号(rst )を選択し、セレクタ32は遅延部34の出力を選択する。さらに、retard信号が「H」であり且つ上記第2の変化が検出された場合には、セレクタ31および32は、それぞれ遅延部33および34の出力を選択する。
【0028】
タイミング調整回路16から出力されるリセット信号(rst-a )は、フリップフロップ回路11のリセット端子(/CLR)に与えられる。一方、リセット信号(rst-b )は、インバート回路17を介してフリップフロップ回路13のリセット端子(/CLR)に与えられる。そして、フリップフロップ回路11および13は、それぞれリセット端子に「L」が与えられると、「L」を出力する。
【0029】
上記構成のクロック補正回路10において、advanec 信号を利用した前進指示またはretard信号を利用した遅延指示が与えられると、信号(rst )の論理が変化し、それに対応するリセット信号(rst-a )およびリセット信号(rst-b )が生成される。ここで、リセット信号(rst-a )及びリセット信号(rst-b )は、前進指示又は遅延指示が与えられた直後を除いては、共に信号(rst )と同じ信号である。また、リセット信号(rst-b )は、インバータ回路17を介してフリップフロップ回路13に与えられる。したがって、フリップフロップ回路11および13は、前進信号または遅延信号が与えられた直後を除けば、いずれか一方がリセットされて「L」を出力し、他方が入力クロック(CLK-IN)の分周信号を出力するように動作する。そして、フリップフロップ回路11または13のいずれか一方により生成された分周信号が、OR回路14を介して出力クロック(CLK-OUT )として出力される。
【0030】
このように、クロック補正回路10においては、大雑把に言うと、前進指示または遅延指示が与えられる毎に信号(rst )の論理が反転し、その信号(rst )の論理に対応してクロック(CLK-A )またはクロック(CLK-B )が出力クロック(CLK-OUT )として出力される。したがって、信号(rst )の論理と、クロック(CLK-A )またはクロック(CLK-B )のうちの何れが使用されているのかは、一意に対応している。この実施例では、信号(rst )が「H」の時はクロック(CLK-A )が使用され、信号(rst )が「L」の時はクロック(CLK-B )が使用されている。
【0031】
図5は、クロックの位相を進める場合のクロック補正回路の動作を示すタイミング図である。ここでは、出力クロック(CLK-OUT )の位相を1/4周期進めるためのadvance 信号が与えられた場合の動作を説明する。
時刻T1 以前は、信号(rst )が「H」であるものとする。このとき、出力クロック(CLK-OUT )としてクロック(CLK-A )が使用されている。
【0032】
この状態において前進指示が与えられるものとする。この例では、時刻T1 においてadvance 信号が「L」から「H」に変化している。続いて、検出回路15は、時刻T2 において入力クロック(CLK-IN)の立上りエッジを検出すると、信号(rst )の論理を「H」から「L」に変化させる。そして、タイミング調整回路16は、その信号(rst )の変化に基づいてリセット信号(rst-a )およびリセット信号(rst-b )を生成する。ここでは、タイミング調整回路16は、前進指示が与えられているので、受信した信号(rst )をそのままリセット信号(rst-a )およびリセット信号(rst-b )として出力する。これにより、時刻T2 以降、フリップフロップ回路11のリセット端子には「L」が与えられ、フリップフロップ回路13のリセット端子には「H」が与えられることになる。即ち、時刻T2 以降、フリップフロップ回路11は「L」を出力し、フリップフロップ回路13はクロック(CLK-B )を出力する。この結果、出力クロック(CLK-OUT )として出力される信号は、クロック(CLK-A )からクロック(CLK-B )に切り替わる。
【0033】
続いて、時刻T3 において再び前進指示が与えられるものとする。この場合、検出回路15は、時刻T4 において入力クロック(CLK-IN)の立上りエッジを検出すると、信号(rst )の論理を「L」から「H」に変化させる。そして、タイミング回路16は、時刻T2 における動作と同様に、その信号(rst )をそのままリセット信号(rst-a )およびリセット信号(rst-b )として出力する。これにより、時刻T4 以降、フリップフロップ回路11のリセット端子には「H」が与えられ、フリップフロップ回路13のリセット端子には「L」が与えられることになる。すなわち、時刻T4 以降、フリップフロップ回路11はクロック(CLK-A )を出力し、フリップフロップ回路13は「L」を出力する。この結果、出力クロック(CLK-OUT )として出力される信号は、クロック(CLK-B )からクロック(CLK-A )に切り替わる。
【0034】
このように、クロック補正回路10においては、前進指示を受信する毎にクロック(CLK-A )またはクロック(CLK-B )が交互に切り換えられて出力される。ここで、クロック(CLK-A )およびクロック(CLK-B )は、互いに1/4周期だけシフトしている。したがって、出力クロック(CLK-OUT )の周期は、前進指示を受信した直後には、通常時の3/4倍になる。この結果、出力クロック(CLK-OUT )の位相は、前進指示を受信する毎に、1/4周期だけ進むことになる。
【0035】
図6は、クロックの位相を遅らせる場合のクロック補正回路の動作を示すタイミング図である。ここでは、出力クロック(CLK-OUT )の位相を1/4周期遅らせるためのretard信号が与えられた場合の動作を説明する。
時刻T1 以前は、図5に示した場合と同様に、信号(rst )が「H」であるものとする。そして、出力クロック(CLK-OUT )としてクロック(CLK-A )が使用されている。
【0036】
この状態において遅延指示が与えられる。ここでは、時刻T1 においてretard信号が「L」から「H」に変化している。続いて、検出回路15は、時刻T2 において入力クロック(CLK-IN)の立上りエッジを検出すると、信号(rst )の論理を「H」から「L」に変化させる。そして、タイミング調整回路16は、その信号(rst )の変化に基づいてリセット信号(rst-a )およびリセット信号(rst-b )を生成する。ここでは、タイミング調整回路16は、遅延指示を受信すると共に、信号(rst )が「H」から「L」に変化したことを検出する。したがって、タイミング調整回路16は、受信した信号(rst )をそのままリセット信号(rst-a )として出力するとともに、その信号(rst )を入力クロック(CLK-IN)の1周期時間だけ遅延させた信号をリセット信号(rst-b )として出力する。この実施例では、時刻T3 においてリセット信号(rst-b )の論理が反転している。
【0037】
これにより、フリップフロップ回路11は、時刻T2 以降はそのリセット端子に「L」が与えられるので、「L」を出力する。一方、フリップフロップ回路13のリセット端子には、時刻T2 〜時刻T3 は「L」が与えられ、時刻T3 以降は「H」が与えられることになる。すなわち、フリップフロップ回路13は、時刻T2 〜時刻T3 は「L」を出力し、時刻T3 以降はクロック(CLK-B )を出力する。この結果、出力クロック(CLK-OUT )として出力される信号は、時刻T2 〜時刻T3 における遷移期間の後、クロック(CLK-A )からクロック(CLK-B )に切り替わる。
【0038】
続いて、時刻T4 において再び遅延指示が与えられるものとする。この場合、検出回路15は、時刻T5 において入力クロック(CLK-IN)の立上りエッジを検出すると、信号(rst )の論理を「L」から「H」に変化させる。このとき、タイミング調整回路16は、遅延指示を受信すると共に、信号(rst )が「L」から「H」に変化したことを検出する。したがって、タイミング調整回路16は、受信した信号(rst )を入力クロック(CLK-IN)の1周期時間だけ遅延させた信号をリセット信号(rst-a )およびリセット信号(rst-b )として出力する。この実施例では、時刻T6 において、リセット信号(rst-a )およびリセット信号(rst-b )の論理が反転している。
【0039】
これにより、時刻T6 以降、フリップフロップ回路11は、そのリセット端子に「H」が与えられ、フリップフロップ回路13は、そのリセット端子に「L」が与えられることになる。すなわち、時刻T6 以降は、フリップフロップ回路11はクロック(CLK-A )を出力し、フリップフロップ回路13は「L」を出力する。この結果、出力クロック(CLK-OUT )として出力される信号は、時刻T5 〜時刻T6 における遷移期間の後、クロック(CLK-B )からクロック(CLK-A )に切り替わる。
【0040】
このように、クロック補正回路10においては、遅延指示を受信する毎にクロック(CLK-A )またはクロック(CLK-B )が交互に切り換えられて出力される。そして、出力クロック(CLK-OUT )の周期は、遅延指示を受信した直後には、通常時の5/4倍になる。この結果、出力クロック(CLK-OUT )の位相は、遅延指示を受信する毎に、1/4周期だけ遅れることになる。
【0041】
上述のように、クロック補正回路10によれば、出力クロックの位相を1/4周期単位で任意に進ませることができ、また、任意に遅らせることができる。
また、このクロック補正回路10においては、出力クロック(CLK-OUT )の信号源(フリップフロップ回路11、13)、及びその信号源を制御する回路(検出回路15、タイミング調整回路16)が共に入力クロック(CLK-IN)に従って動作する。すなわち、上記出力クロック(CLK-OUT )の信号原およびその信号源を制御する回路は互いに同期して動作する。したがって、クロック補正回路10の動作は安定している。
【0042】
なお、上記実施例では、出力クロックの位相を1/4周期単位で補正する回路を示したが、本発明はこれに限定されるものではない。即ち、例えば、図7に示すように、クロック補正回路10のフリップフロップ回路11および13の代わりにN分周回路41および42を設ければ、出力クロックの位相は、1/2N周期単位で補正することができる。ただし、N分周回路41は入力クロック(CLK-IN)の立上りエッジに同期して分周動作を行い、N分周回路42は入力クロック(CLK-IN)の立下りエッジに同期して分周動作を行うものとする。
【0043】
【発明の効果】
本発明によれば、クロックの位相をそのクロックの1/2周期よりも細かい単位で補正できる。また、クロック補正回路の動作が安定する。
【図面の簡単な説明】
【図1】本発明の一実施形態のクロック補正回路のブロック図である。
【図2】本実施形態のクロック補正回路における分周動作を説明する図である。
【図3】検出回路の一例のブロック図である。
【図4】タイミング調整回路の一例のブロック図である。
【図5】クロックの位相を進める場合のクロック補正回路の動作を示すタイミング図である。
【図6】クロックの位相を遅らせる場合のクロック補正回路の動作を示すタイミング図である。
【図7】本発明の他の形態のクロック補正回路のブロック図である。
【図8】既存のクロック補正回路の一例の回路図である。
【図9】図8に示すクロック補正回路の動作を示すタイミング図である。
【符号の説明】
10 クロック補正回路
11、13 フリップフロップ回路
15 検出回路
16 タイミング調整回路
41、42 分周回路
Claims (3)
- クロック信号の位相を調整するクロック補正回路であって、
出力すべきクロック信号のN倍の周波数を持った入力周期信号の立上りエッジを利用してその入力周期信号をN分周する第1の分周回路と、
上記入力周期信号の立下りエッジを利用してその入力周期信号をN分周することにより上記第1の分周回路の出力信号に対して1/2N位相だけシフトした信号を生成する第2の分周回路と、
上記第1および第2の分周回路の状態を調整する調整回路と、
上記第1および第2の分周回路の出力信号の論理和を取ることにより出力クロックを生成する生成手段、を有し、
上記調整回路は、上記出力クロックの位相を1/2N周期だけ進めるための前進指示が与えられたときは、上記第1および第2の分周回路のうちの一方が上記分周動作を実行しており且つ他方が上記分周動作を停止している状態から、上記第1および第2の分周回路のうちの上記一方が上記分周動作を停止しており且つ上記他方が上記分周動作を実行している状態に切替える
ことを特徴とするクロック補正回路。 - クロック信号の位相を調整するクロック補正回路であって、
出力すべきクロック信号のN倍の周波数を持った入力周期信号の立上りエッジを利用してその入力周期信号をN分周する第1の分周回路と、
上記入力周期信号の立下りエッジを利用してその入力周期信号をN分周することにより上記第1の分周回路の出力信号に対して1/2N位相だけシフトした信号を生成する第2の分周回路と、
上記第1および第2の分周回路の状態を調整する調整回路と、
上記第1および第2の分周回路の出力信号の論理和を取ることにより出力クロックを生成する生成手段、を有し、
上記調整回路は、
上記第1の分周回路が分周動作を実行しており且つ上記第2の分周回路が分周動作を停止している状態において上記出力クロックの位相を1/2N周期だけ遅らせるための遅延指示が与えられたときは、上記第1の分周回路の分周動作を停止すると共に、上記入力周期信号の1周期時間が経過した後に上記第2の分周回路の分周動作を開始させ、
上記第1の分周回路が分周動作を停止しており且つ上記第2の分周回路が分周動作を実行している状態において上記遅延指示が与えられたときは、上記入力周期信号の1周期時間が経過した後に、上記第1の分周回路の分周動作を開始させると共に上記第2の分周回路の分周動作を停止する
ことを特徴とするクロック補正回路。 - 上記入力周期信号の立上りエッジまたは立下りエッジに同期して上記前進指示または遅延指示を検出する検出回路をさらに備え、
上記調整回路は、上記入力周期信号の立上りエッジまたは立下りエッジを利用して、上記検出回路により検出された指示の種別に従って上記第1および第2の分周回路の状態を調整する
ことを特徴とする請求項1または2に記載のクロック補正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000232758A JP3729041B2 (ja) | 2000-08-01 | 2000-08-01 | クロック補正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000232758A JP3729041B2 (ja) | 2000-08-01 | 2000-08-01 | クロック補正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002051032A JP2002051032A (ja) | 2002-02-15 |
JP3729041B2 true JP3729041B2 (ja) | 2005-12-21 |
Family
ID=18725386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000232758A Expired - Fee Related JP3729041B2 (ja) | 2000-08-01 | 2000-08-01 | クロック補正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3729041B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7283151B2 (en) | 2002-05-27 | 2007-10-16 | Ricoh Company, Ltd. | Pixel clock generation device causing state transition of pixel clock according to detected state transition and phase data indicating phase shift amount |
-
2000
- 2000-08-01 JP JP2000232758A patent/JP3729041B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002051032A (ja) | 2002-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7777534B2 (en) | Fraction-N frequency divider and method thereof | |
US8305119B2 (en) | Clock generation circuit | |
US5218314A (en) | High resolution, multi-frequency digital phase-locked loop | |
US6240152B1 (en) | Apparatus and method for switching frequency modes in a phase locked loop system | |
US7453297B1 (en) | Method of and circuit for deskewing clock signals in an integrated circuit | |
JP2007316723A (ja) | クロック切替回路 | |
KR20040037786A (ko) | 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 | |
US6014047A (en) | Method and apparatus for phase rotation in a phase locked loop | |
JP4700755B2 (ja) | クロック生成回路 | |
JPH0744448B2 (ja) | デジタル位相同期ル−プ回路 | |
JP3566686B2 (ja) | 逓倍クロック生成回路 | |
JP2004023462A (ja) | Pll回路及び位相差検出回路 | |
KR20100062547A (ko) | 지연고정루프회로 | |
US7546481B2 (en) | Clock control circuit that generates and selects one of a divided clock signal and a multiplied clock signal as a bus clock signal | |
JP3729041B2 (ja) | クロック補正回路 | |
US7453301B1 (en) | Method of and circuit for phase shifting a clock signal | |
JP2002305440A (ja) | デジタル信号の分周方法及び分周器 | |
US7459948B2 (en) | Phase adjustment for a divider circuit | |
JPH09502594A (ja) | デジタル位相ロック・ループ | |
JPH0584692B2 (ja) | ||
US10484027B2 (en) | Glitch free phase selection multiplexer enabling fractional feedback ratios in phase locked loops | |
JP3109550B2 (ja) | 位相同期発振器 | |
JPH1032489A (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
JP2007295636A (ja) | クロック生成回路 | |
JPH022719A (ja) | ディジタルpll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050913 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050926 |
|
LAPS | Cancellation because of no payment of annual fees |