JPH09502594A - デジタル位相ロック・ループ - Google Patents

Abstract

(57)【要約】 デジタル発振器１１は、マスタ・クロックおよびデジタル発振器１１の出力の両方をカウンタ１６を動作可能にする第１レジスタ１５に提供することにより、この両者を比較して、マスタ・クロックに同期される。カウンタ１６は、クリアされるまで動作可能の間は増分する。次に、カウンタ１６の出力が格納された信号と比較される。被格納信号との比較に基づいて、デジタル発振器１１の出力は、遅延されるか、進められるか、あるいはそのまま維持される。デジタル発振器１１の出力は、次にデジタル位相ロック・ループ１０の入力に帰還される。

Description

【発明の詳細な説明】 デジタル位相ロック・ループ 発明の分野 本発明は、一般に位相ロック・ループ（ＰＬＬ：phaselocked loop）に関し、 さらに詳しくは、デジタルＰＬＬに関する。 発明の背景 セルラ通信システムなどのシステムを設計する際には、種々の部品のタイミン グを互いに同期させることが必要になることが多い。特に、時分割多重（ＴＤＭ ：Tiｍe Division Multiplexing）または時分割多重接続（ＴＤＭＡ：Time Divi sion Multiple Access）などの時間準拠プロトコルを用いる場合は、これが必要 になる。このタイミングを実現するために、それぞれのシステム・ノード、また はセルラ通信システム内のそれぞれの基地サイトが同期する基準が存在するのが 普通である。 この同期は、グローバル・ポジショニング・システム（ＧＰＳ）の利用など種 々の方法で行うことができる。しかし、このような設計に関わる費用のために、 より経済的 な手段が必要になることが多い。より経済的な手段の１つに、種々のスレーブ・ ノードに対してパルスを送信するマスタ・ノードからのマスタ・クロックを持つ 方法がある。これには、スレーブのタイミングを調整するためにマスタ・クロッ ク信号を利用することのできるＰＬＬ設計が必要になる。 図面の簡単な説明 第１図は、本発明を具体化するデジタル位相ロック・ループのブロック図であ る。 第２図および第３図は、第１図のデジタル位相ロック・ループの機能を表すタ イミング図である。 好適な実施例の説明 第１図を参照すると、全体が１０と付されたデジタル位相ロック・ループのブ ロック図が示される。ＰＬＬ１０は、一般に発振器１１などの発振手段と、位相 差および制御論理ブロック１２とによって構成される。ブロック１２は、第２図 のタイミング図に示され、発振器１１から生成される送信ＴＸ信号の帰還を受信 するパルス検出器（ＰＤＥＴ）１３で構成される。第２ＰＤＥＴ１４の入力は、 マスタ・クロックから受信されるタイミング信号である。マスタ・ クロックまたは基準信号は、ＲＸと示され、第２図に図示される。 ＰＤＥ１３，１４によって生成される出力は、第２図のタイミング線Ｐ１，Ｐ ２によりそれぞれ図示される。信号Ｐ１は、フリップフロップなど、クリアまた はリセットされるまで一定の出力を蓄え、提供するレジスタ手段１５のセット入 力に入力される。Ｐ２信号は、フリップフロップ１５のＣＬＲ（クリア）入力に 入力される。フリップフロップ１５の出力は、カウンタ１６などの計数手段のＥ ＮＡ（イネーブル）入力に結合される。カウンタ１６はまた、ＰＤＥＴ１３の出 力に結合されたＣＬＲ入力と、クロック信号を受信するために結合されたクロッ ク入力も有する。カウンタ１６の出力は、比較器１７などの比較手段に結合され たパラレル・バスである。比較器１７においては、カウンタ１６から受信された 入力数が、あらかじめ設定された数または数値範囲と比較される。その結果の比 較に基づいて、比較器１７から２ビットの出力が提供される。１ビットは第１イ ンバータ１８に提供され、残りの１ビットは第２インバータ１９に提供される。 インバータ１８，１９からの出力は、次にＡＮＤゲート２０の２つの入力に送 られる。ＡＮＤゲート２０の出力にはＢと付され、第２レジスタ手段であるＤ型 フリップフロップ２１のＤ２入力に送られる。インバータ１８に送信された比較 器１７の出力も、Ｄ型フリップフロップ２１のＤ １入力に提供される。Ｄ型フリップフロップ２１は、ＰＤＥＴ１３の出力に結合 されたＥＮＡ入力と、ブロック１２のＣＬＫ入力に結合されたクロック入力をも 有する。 フリップフロップ２１の出力Ｑ１，Ｑ２は、発振器１１のデコーダ２２などの 解読手段に結合される。デコーダ２２は、カウンタ２３のＣＬＲ入力に結合され た制御出力を提供する。カウンタ２３は、クロック入力とパラレル出力をも有す る。パラレル出力は、デコーダ２２の制御入力に結合され、ＢおよびＡ入力と共 に、発振器１１のタイミングを調整するために用いられる。デコーダの第２出力 は、スレーブ・ノードのタイミングのために用いられ、ブロック１２のＰＤＥＴ １３に対する帰還として提供される。 動作中は、第２図に示されるようにＴＸ信号がＰＤＥＴ１３に送られる。タイ ミング図の点Ｘには、フリップフロップ１５をセットし、カウンタ１６をクリア し、Ｄ型フリップフロップ２１がＢＡ出力をセーブすることを可能にするＰＤＥ Ｔ１３からのパルス出力が存在する。基準信号ＲＸ入力は、マスタ・ノード（図 示せず）からＰＤＥＴ１４により受信される。ＲＸ信号と、結果としてＰＤＥＴ １４から得られるＰ２信号とが第２図に図示される。点Ｙで、Ｐ２信号はフリッ プフロップ１５をクリアし、それによりカウンタ１６が停止する。カウンタ１６ の出力は、比較器１７に送られ、そこで、あらかじめ設定された数と比較される 。次に、比較器１７の出力が論理的に合成されて、２ ビットの出力（ＢＡ）となる。可能な２ビットの出力と、それらが表すことを以 下の表Ａに示す。 この過程を用いて、ＸとＹとの間の時間差を測定する。 ここでの目的は、発振器１１のタイミングを調整して、マスタ・ノードからの ＲＸ入力のタイミングを一致させることである。第３図では、カウンタ２３と比 較器１７の動作を用いて、これがどのように実現されるかを図示する。カウンタ ２３は、そのＣＬＲが点Ｑに示されるように低になるとクリアされる。次にカウ ンタ２３は、再びリセットされるまで計数を開始する。図示される例では、正常 な計数が４として表され、５ｍｓ（ミリ秒）の期間を表す。しかし、実際には、 この計数は最大１０００以上まで設定することができる。 Ｂ＝０，Ａ＝１がＤ型フリップフロップ２１内にラッチされると、ＴＸおよび ＲＸ信号間の差は、２．５ｍｓより大きくなる。この出力がフリップフロップ２ １を介してデコーダ２２に提供されると、カウンタ２３のＣＬＲ入力は 早期に提供されることになる。これを第３図に示すが、この場合、ＢＡビット０ １は、第４計数値ではなく第３計数値上のＣＬＲを示す。これにより、発振器１ １のタイミングは左に１クロックだけシフトする。 Ｂ＝１，Ａ＝０のとき、ＴＸおよびＲＸ信号間の差は、２．５ｍｓ以下になる （ただし０ｍｓではない）。この出力がフリップフロップ２１を介してデコーダ ２２に提供されると、カウンタ２３に対するＣＬＲ入力は、遅延して提供される 。これを第３図に示すが、この場合、ＢＡビット１０が存在する。この場合は、 ＣＬＲは第５計数値上にあるので、ＴＸパルスが長くなる。 最後にＢ＝０，Ａ＝０のとき、ＴＸおよびＲＸ信号間の差は、０ｍｓまたは非 常に小さい。この場合は、修正作業は行われず、カウンタ２３に対するＣＬＲは 、第４パルス上に起こる。 本発明は特定の実施例に関して説明されたが、上記の説明に照らして、当業者 には多くの改変，修正および変形が可能であろう。従って、このような改変，修 正および変形は添付の請求項に含まれるものとする。

Claims (1)

1. 【特許請求の範囲】 １．第１入力を格納する第１レジスタ手段であって、第１入力と、基準信号を 受信するために結合された第２入力と、出力と、クロック信号を受信するために 結合されたクロック入力とを有する第１レジスタ手段； 計数を行う第１計数手段であって、前記第１レジスタ手段の前記出力に結合さ れたイネーブル入力と、前記第１レジスタ手段の前記第１入力に結合されたクリ ア入力と、前記クロック信号を受信するために結合されたクロック入力と、出力 とを有する第１計数手段； 前記第１計数手段の出力を格納された信号と比較する比較手段であって、前記 第１計数手段の前記出力に結合された入力と出力とを有する比較手段；および 発振出力を提供する発振手段であって、前記比較手段の前記出力に結合された 入力と、前記クロック信号を受信するために結合されたクロック入力と、前記第 １レジスタ手段の前記第１入力に結合された出力とを有する発振手段； によって構成されることを特徴とするデジタル位相ロック・ループ。 ２．第２入力を格納する第２レジスタ手段であって、前記比較手段の前記出力 に結合された入力と、前記発振手段の前記入力に結合された出力と、前記クロッ ク信号を受信するために結合されたクロック入力と、前記第１レジスタ 手段の前記第１入力に結合されたイネーブル入力とを有する第２レジスタ手段に よってさらに構成される請求項１記載のデジタル位相ロック・ループ。 ３．第１パルスを検出する第１検出手段であって、前記発振手段の前記出力に 結合された入力と、前記第１レジスタ手段の前記第１入力および前記第１計数手 段の前記クリア入力に結合された出力と、前記クロック信号を受信するために結 合されたクロック入力とを有する第１検出手段；および 第２パルスを検出する第２検出手段であって、前記基準信号を受信するために 結合された入力と、前記クロック信号を受信するために結合されたクロック入力 とを有する第２検出手段； によってさらに構成される請求項１記載のデジタル位相ロック・ループ。 ４．前記発振手段が： 被受信信号を解読する解読手段であって、前記比較手段の前記出力に結合され た入力と、前記第１レジスタ手段の前記第１入力に結合され、前記デジタル位相 ロック・ループの出力を提供する出力と、制御出力と、制御入力とを有する解読 手段；および 前記クロック信号を受信するクロック入力と、前記解読手段の前記制御出力に 結合されたクリア入力と、前記解読手段の前記制御入力に結合された出力とを有 する、計数を 行う第２計数手段； によって構成される請求項１記載のデジタル位相ロック・ループ。 ５．第１パルスを検出する第１検出手段であって、入力と、出力と、クロック 信号を受信するために結合されたクロック入力とを有する第１検出手段； 第２パルスを検出する第２検出手段であって、基準信号を受信するために結合 された入力と、出力と、前記クロック信号を受信するために結合されたクロック 入力とを有する第２検出手段； 入力を格納する第１レジスタ手段であって、前記第１検出手段の前記出力に結 合された第１入力と、前記第２検出手段の前記出力に結合された第２入力と、出 力と、前記クロック信号を受信するために結合されたクロック入力とを有する第 １レジスタ手段； 計数を行う第１計数手段であって、前記第１レジスタ手段の前記出力に結合さ れたイネーブル入力と、前記第１検出手段の前記出力に結合されたクリア入力と 、クロック信号を受信するために結合されたクロック入力と、出力とを有する第 １計数手段； 前記第１計数手段の出力を被格納信号と比較する比較手段であって、前記第１ 計数手段の前記出力に結合された入力と、出力とを有する比較手段； 前記比較手段の前記出力に結合された入力と、出力と、 前記クロック信号を受信するために結合されたクロック入力と、前記第１検出手 段の前記出力に結合されたイネーブル入力とを有する第２レジスタ手段；および 発振出力を提供する発振手段であって、前記第２レジスタ手段の前記出力に結 合された入力と、前記クロック信号を受信するために結合されたクロック入力と 、前記第１検出手段の前記入力に結合された出力とを有する発振手段； によって構成されることを特徴とするデジタル位相ロック・ループ。 ６．前記発振手段が： 被受信信号を解読する解読手段であって、前記比較手段の前記出力に結合され た入力と、前記第１レジスタ手段の前記第１入力に結合され、前記デジタル位相 ロック・ループの出力を提供する出力と、制御出力と、制御入力とを有する解読 手段；および 前記クロック信号を受信するクロック入力と、前記解読手段の前記制御出力に 結合されたクリア入力と、前記解読手段の前記制御入力に結合された出力とを有 する、計数を行う計数手段； によって構成される請求項５記載のデジタル位相ロック・ループ。 ７．入力と、出力と、クロック信号を受信するために結合されたクロック入力 とを有する第１パルス検出器； 基準信号を受信するために結合された入力と、出力と、 前記クロック信号を受信するために結合されたクロック入力とを有する第２パル ス検出器； 前記第１パルス検出器の前記出力に結合されたセット入力と、前記第２パルス 検出器の前記出力に結合されたクリア入力と、出力と、前記クロック信号を受信 するために結合されたクロック入力とを有する第１フリップフロップ； 前記第１フリップフロップの前記出力に結合されたイネーブル入力と、前記第 １パルス検出器の前記出力に結合されたクリア入力と、前記クロック信号を受信 するために結合されたクロック入力と、出力とを有する第１カウンタ； 前記第１カウンタの前記出力に結合された入力と、第１出力と、第２出力とを 有する比較器； 前記比較器の前記第１出力に結合された第１入力と、前記比較器の前記第２出 力に結合された第２入力と、出力と、前記クロック信号を受信するために結合さ れたクロック入力と、前記第１パルス検出器の前記出力に結合されたイネーブル 入力とを有する第２フリップフロップ；および 前記第２フリップフロップの前記出力に結合された入力と、前記クロック信号 を受信するために結合されたクロック入力と、前記第１パルス検出器の前記入力 に結合された出力とを有する発振器； によって構成されることを特徴とするデジタル位相ロック・ループ。 ８．前記発振器が： 前記比較器の前記出力に結合された入力と、前記第１パルス検出器の前記入力 に結合され、前記デジタル位相ロック・ループの出力を提供する出力と、制御出 力と、制御入力とを有するデコーダ；および 前記クロック信号を受信するクロック入力と、前記デコーダの前記制御出力に 結合されたクリア入力と、前記デコーダの前記制御入力に結合された出力とを有 する第２カウンタ； によって構成される請求項７記載のデジタル位相ロック・ループ。 ９．前記比較器の前記第１出力に結合された入力と、出力とを有する第１イン バータ； 前記比較器の前記第２出力に結合された入力と、出力とを有する第２インバー タ；および 前記第１インバータの前記出力に結合された第１入力と、前記第２インバータ の前記出力に結合された第２入力と、前記第２フリップフロップの前記第２入力 に結合された出力とを有する論理ゲート； によってさらに構成される請求項７記載のデジタル位相ロック・ループ。