JP3151829B2 - デジタル位相ロック・ループ - Google Patents

デジタル位相ロック・ループ

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 発明の分野 本発明は、一般に位相ロック・ループ（PLL:phase lo
cked loop）に関し、さらに詳しくは、デジタルPLLに関
する。
発明の背景 セルラ通信システムなどのシステムを設計する際に
は、種々の部品のタイミングを互いに同期させることが
必要になることが多い。特に、時分割多重（TDM:Time
Division Multiplexing）または時分割多重接続（TDMA:
Time Division Multiple Access）などの時間準拠プロ
トコルを用いる場合は、これが必要になる。このタイミ
ングを実現するために、それぞれのシステム・ノード、
またはセルラ通信システム内のそれぞれの基地サイトが
同期する基準が存在するのが普通である。
この同期は、グローバル・ポジショニング・システム
（GPS）の利用など種々の方法で行うことができる。し
かし、このような設計に関わる費用のために、より経済
的な手段が必要になることが多い。より経済的な手段の
１つに、種々のスレーブ・ノードに対してパルスを送信
するマスタ・ノードからのマスタ・クロックを持つ方法
がある。これには、スレーブのタイミングを調整するた
めのマスタ・クロック信号を利用することのできるPLL
設計が必要になる。
図面の簡単な説明 第１図は、本発明を具体化するデジタル位相ロック・
ループのブロック図である。
第２図および第３図は、第１図のデジタル位相ロック
・ループの機能を表すタイミング図である。
好適な実施例の説明 第１図を参照すると、全体が10と付されたデジタル位
相ロック・ループのブロック図が示される。PLL10は、
一般に発振器11などの発振手段と、位相差および制御論
理ブロック12とによって構成される。ブロック12は、第
２図のタイミング図に示され、発振器11から生成される
送信TX信号の帰還を受信するパルス検出器（PDET）13で
構成される。第2PDET14の入力は、マスタ・クロックか
ら受信されるタイミング信号である。マスタ・クロック
または基準信号は、RXと示され、第２図に図示される。
PDE13,14によって生成される出力は、第２図のタイミ
ング線P1,P2によりそれぞれ図示される。信号P1は、フ
リップフロップなど、クリアまたはリセットされるまで
一定の出力を蓄え、提供するレジスタ手段15のセット入
力に入力される。P2信号は、フリップフロップ15のCLR
（クリア）入力に入力される。フリップフロップ15の出
力は、カウンタ16などの計数手段のENA（イネーブル）
入力に結合される。カウンタ16はまた、PDET13の出力に
結合されたCLR入力と、クロック信号を受信するために
結合されたクロック入力も有する。カウンタ16の出力
は、比較器17などの比較手段に結合されたパラレル・バ
スである。比較器17においては、カウンタ16から受信さ
れた入力数が、あらかじめ設定された数または数値範囲
と比較される。その結果の比較に基づいて、比較器17か
ら２ビットの出力が提供される。１ビットは第１インバ
ータ18に提供され、残りの１ビットは第２インバータ19
に提供される。
インバータ18,19からの出力は、次にANDゲート20の２
つの入力に送られる。ANDゲート20の出力にはＢと付さ
れ、第２レジスタ手段であるＤ型フリップフロップ21の
D2入力に送られる。インバータ18に送信された比較器17
の出力も、Ｄ型フリップフロップ21のD1入力に提供され
る。Ｄ型フリップフロップ21は、PDET13の出力に結合さ
れたENA入力と、ブロック12のCLK入力に結合されたクロ
ック入力をも有する。
フリップフロップ21の出力Q1,Q2は、発振器11のデコ
ーダ22などの解読手段に結合される。デコーダ22は、カ
ウンタ23のCLR入力に結合された制御出力を提供する。
カウンタ23は、クロック入力とパラレル出力をも有す
る。パラレル出力は、デコーダ22の制御入力に結合さ
れ、ＢおよびＡ入力と共に、発振器11のタイミングを調
整するために用いられる。デコーダの第２出力は、スレ
ーブ・ノードのタイミングのために用いられ、ブロック
12のPDET13に対する帰還として提供される。
動作中は、第２図に示されるようにTX信号がPDET13に
送られる。タイミング図の点Ｘには、フリップフロップ
15をセットし、カウンタ16をクリアし、Ｄ型フリップフ
ロップ21がBA出力をセーブすることを可能にするPDET13
からのパルス出力が存在する。基準信号RX入力は、マス
タ・ノード（図示せず）からPDET14により受信される。
RX信号と、結果としてPDET14から得られるP2信号とが第
２図に図示される。点Ｙで、P2信号はフリップフロップ
15をクリアし、それによりカウンタ16が停止する。カウ
ンタ16の出力は、比較器17に送られ、そこで、あらかじ
め設定された数と比較される。次に、比較器17の出力が
論理的に合成されて、２ビットの出力（BA）となる。可
能な２ビットの出力と、それらが表すことを以下の表Ａ
に示す。
この過程を用いて、ＸとＹとの間の時間差を測定す
る。
ここでの目的は、発振器11のタイミングを調整して、
マスタ・ノードからのRX入力のタイミングを一致させる
ことである。第３図では、カウンタ23と比較器17の動作
を用いて、これがどのように実現されるかを図示する。
カウンタ23は、そのCLRが点Ｑに示されるように低にな
るとクリアされる。次にカウンタ23は、再びリセットさ
れるまで計数を開始する。図示される例では、正常な計
数が４として表され、5ms（ミリ秒）の期間を表す。し
かし、実際には、この計数は最大1000以上まで設定する
ことができる。
Ｂ＝0,A＝１がＤ型フリップフロップ21内にラッチさ
れると、TXおよびRX信号間の差は、2.5msより大きくな
る。この出力がフリップフロップ21を介してデコーダ22
に提供されると、カウンタ23のCLR入力は早期に提供さ
れることになる。これを第３図に示すが、この場合、BA
ビット01は、第４計数値ではなく第３計数値上のCLRを
示す。これにより、発振器11のタイミングは左に１クロ
ックだけシフトする。
Ｂ＝1,A＝０のとき、TXおよびRX信号間の差は、2.5ms
以下になる（ただし0msではない）。この出力がフリッ
プフロップ21を介してデコーダ22に提供されると、カウ
ンタ23に対するCLR入力は、遅延して提供される。これ
を第３図に示すが、この場合、BAビット10が存在する。
この場合は、CLRは第５計数値上にあるので、TXパルス
が長くなる。
最後にＢ＝0,A＝０のとき、TXおよびRX信号間の差
は、0msまたは非常に小さい。この場合は、修正作業は
行われず、カウンタ23に対するCLRは、第４パルス上に
起こる。
本発明は特定の実施例に関して説明されたが、上記の
説明に照らして、当業者には多くの改変，修正および変
形が可能であろう。従って、このような改変，修正およ
び変形は添付の請求項に含まれるものとする。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−267014（ＪＰ，Ａ) 特開 昭63−63223（ＪＰ，Ａ) 特開 昭59−39126（ＪＰ，Ａ) 特開 昭63−125028（ＪＰ，Ａ) 特開 平５−340732（ＪＰ，Ａ) 特開 昭63−260270（ＪＰ，Ａ) 特開 平３−4619（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】第１入力を格納する第１レジスタ手段であ
    って、第１入力と、基準信号を受信するために結合され
    た第２入力と、出力と、クロック信号を受信するために
    結合されたクロック入力とを有する第１レジスタ手段； 計数を行う第１計数手段であって、前記第１レジスタ手
    段の前記出力に結合されたイネーブル入力と、前記第１
    レジスタ手段の前記第１入力に結合されたクリア入力
    と、前記クロック信号を受信するために結合されたクロ
    ック入力と、出力とを有する第１計数手段； 前記第１計数手段の出力を格納された信号と比較する比
    較手段であって、前記第１計数手段の前記出力に結合さ
    れた入力と出力とを有する比較手段；および 発振出力を提供する発振手段であって、前記比較手段の
    前記出力に結合された入力と、前記クロック信号を受信
    するために結合されたクロック入力と、前記第１レジス
    タ手段の前記第１入力に結合された出力とを有する発振
    手段； によって構成されることを特徴とするデジタル位相ロッ
    ク・ループ。
  2. 【請求項２】第２入力を格納する第２レジスタ手段であ
    って、前記比較手段の前記出力に結合された入力と、前
    記発振手段の前記入力に結合された出力と、前記クロッ
    ク信号を受信するために結合されたクロック入力と、前
    記第１レジスタ手段の前記第１入力に結合されたイネー
    ブル入力とを有する第２レジスタ手段によってさらに構
    成される請求項１記載のデジタル位相ロック・ループ。
  3. 【請求項３】第１パルスを検出する第１検出手段であっ
    て、前記発振手段の前記出力に結合された入力と、前記
    第１レジスタ手段の前記第１入力および前記第１計数手
    段の前記クリア入力に結合された出力と、前記クロック
    信号を受信するために結合されたクロック入力とを有す
    る第１検出手段；および 第２パルスを検出する第２検出手段であって、前記基準
    信号を受信するために結合された入力と、前記クロック
    信号を受信するために結合されたクロック入力とを有す
    る第２検出手段； によってさらに構成される請求項１記載のデジタル位相
    ロック・ループ。
  4. 【請求項４】前記発振手段が： 被受信信号を解読する解読手段であって、前記比較手段
    の前記出力に結合された入力と、前記第１レジスタ手段
    の前記第１入力に結合され、前記デジタル位相ロック・
    ループの出力を提供する出力と、制御出力と、制御入力
    とを有する解読手段；および 前記クロック信号を受信するクロック入力と、前記解読
    手段の前記制御出力に結合されたクリア入力と、前記解
    読手段の前記制御入力に結合された出力とを有する、計
    数を行う第２計数手段； によって構成される請求項１記載のデジタル位相ロック
    ・ループ。
  5. 【請求項５】第１パルスを検出する第１検出手段であっ
    て、入力と、出力と、クロック信号を受信するために結
    合されたクロック入力とを有する第１検出手段； 第２パルスを検出する第２検出手段であって、基準信号
    を受信するために結合された入力と、出力と、前記クロ
    ック信号を受信するために結合されたクロック入力とを
    有する第２検出手段； 入力を格納する第１レジスタ手段であって、前記第１検
    出手段の前記出力に結合された第１入力と、前記第２検
    出手段の前記出力に結合された第２入力と、出力と、前
    記クロック信号を受信するために結合されたクロック入
    力とを有する第１レジスタ手段； 計数を行う第１計数手段であって、前記第１レジスタ手
    段の前記出力に結合されたイネーブル入力と、前記第１
    検出手段の前記出力に結合されたクリア入力と、クロッ
    ク信号を受信するために結合されたクロック入力と、出
    力とを有する第１計数手段； 前記第１計数手段の出力を被格納信号と比較する比較手
    段であって、前記第１計数手段の前記出力に結合された
    入力と、出力とを有する比較手段； 前記比較手段の前記出力に結合された入力と、出力と、
    前記クロック信号を受信するために結合されたクロック
    入力と、前記第１検出手段の前記出力に結合されたイネ
    ーブル入力とを有する第２レジスタ手段；および 発振出力を提供する発振手段であって、前記第２レジス
    タ手段の前記出力に結合された入力と、前記クロック信
    号を受信するために結合されたクロック入力と、前記第
    １検出手段の前記入力に結合された出力とを有する発振
    手段； によって構成されることを特徴とするデジタル位相ロッ
    ク・ループ。
  6. 【請求項６】前記発振手段が： 被受信信号を解読する解読手段であって、前記比較手段
    の前記出力に結合された入力と、前記第１レジスタ手段
    の前記第１入力に結合され、前記デジタル位相ロック・
    ループの出力を提供する出力と、制御出力と、制御入力
    とを有する解読手段；および 前記クロック信号を受信するクロック入力と、前記解読
    手段の前記制御出力に結合されたクリア入力と、前記解
    読手段の前記制御入力に結合された出力とを有する、計
    数を行う計数手段； によって構成される請求項５記載のデジタル位相ロック
    ・ループ。
  7. 【請求項７】入力と、出力と、クロック信号を受信する
    ために結合されたクロック入力とを有する第１パルス検
    出器； 基準信号を受信するために結合された入力と、出力と、
    前記クロック信号を受信するために結合されたクロック
    入力とを有する第２パルス検出器； 前記第１パルス検出器の前記出力に結合されたセット入
    力と、前記第２パルス検出器の前記出力に結合されたク
    リア入力と、出力と、前記クロック信号を受信するため
    に結合されたクロック入力とを有する第１フリップフロ
    ップ； 前記第１フリップフロップの前記出力に結合されたイネ
    ーブル入力と、前記第１パルス検出器の前記出力に結合
    されたクリア入力と、前記クロック信号を受信するため
    に結合されたクロック入力と、出力とを有する第１カウ
    ンタ； 前記第１カウンタの前記出力に結合された入力と、第１
    出力と、第２出力とを有する比較器； 前記比較器の前記第１出力に結合された第１入力と、前
    記比較器の前記第２出力に結合された第２入力と、出力
    と、前記クロック信号を受信するために結合されたクロ
    ック入力と、前記第１パルス検出器の前記出力に結合さ
    れたイネーブル入力とを有する第２フリップフロップ；
    および 前記第２フリップフロップの前記出力に結合された入力
    と、前記クロック信号を受信するために結合されたクロ
    ック入力と、前記第１パルス検出器の前記入力に結合さ
    れた出力とを有する発振器； によって構成されることを特徴とするデジタル位相ロッ
    ク・ループ。
  8. 【請求項８】前記発振器が： 前記比較器の前記出力に結合された入力と、前記第１パ
    ルス検出器の前記入力に結合され、前記デジタル位相ロ
    ック・ループの出力を提供する出力と、制御出力と、制
    御入力とを有するデコーダ；および 前記クロック信号を受信するクロック入力と、前記デコ
    ーダの前記制御出力に結合されたクリア入力と、前記デ
    コーダの前記制御入力に結合された出力とを有する第２
    カウンタ； によって構成される請求項７記載のデジタル位相ロック
    ・ループ。
  9. 【請求項９】前記比較器の前記第１出力に結合された入
    力と、出力とを有する第１インバータ； 前記比較器の前記第２出力に結合された入力と、出力と
    を有する第２インバータ；および 前記第１インバータの前記出力に結合された第１入力
    と、前記第２インバータの前記出力に結合された第２入
    力と、前記第２フリップフロップの前記第２入力に結合
    された出力とを有する論理ゲート； によってさらに構成される請求項７記載のデジタル位相
    ロック・ループ。
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