JPH06140928A

JPH06140928A - ドリフト検出回路

Info

Publication number: JPH06140928A
Application number: JP4290631A
Authority: JP
Inventors: Yuichi Ikui; 雄一生井; Hironori Kodachi; 裕基小太刀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-10-29
Filing date: 1992-10-29
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】本発明は、入力クロックと出力クロックが同
じ周波数である位相同期回路においても、容易にドリフ
トが検出できるドリフト検出回路を提供する。【構成】ＰＬＯ１０に入力する入力クロック１を１／
Ｎ分周してＮ値までカウントする分周器Ａ２０と、分周
器Ａ２０からのＮ値カウント値パルス３のＨと入力クロ
ック１と出力クロック２とを入力して、Ｎ値カウント値
パルス３のＨより、一定クロック数遅れてｎ値パルス４
のＨを生成するビットバッファ部３０と、出力クロック
２を１／Ｎ分周してクロック毎にカウント値データ５を
出力する分周器Ｂ４０と、ｎ値パルス４のＨを入力した
時、分周器Ｂ４０からのカウント値データ５をラッチす
ると共に、そのデータをカウント値データ６として比較
部へ送るラッチ部５０と、ｎ値パルス４のＨを入力した
時、入力したカウント値データ５と６とが異なる時は警
報出力信号を送出する比較部７０とで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力クロックの周波数
と出力クロックの周波数が等しい位相同期回路（以下、
ＰＬＯと称する）において、出力クロックがドリフトを
起こしているかどうかの故障監視を行うための監視回路
に関する。

【０００２】一般的にＰＬＯの出力クロックの周波数は
入力クロックの周波数に比較して遙かに大きな周波数で
ある場合が多いが、近年、出力クロックの周波数が入力
クロックの周波数と同じＰＬＯが用いられるようになっ
て来ており、入力クロックに対して、出力クロックのド
リフト変動が発生することが多々あり、対策が急がれて
いる。

【０００３】

【従来の技術】従来の一般的な出力クロックの周波数
は、入力クロックの周波数に比較して遙わに大きな周波
数であるＰＬＯの故障監視を行う場合、ＰＬＯ出力の断
検出、及びドリフト検出によって故障の検出を行ってい
たが、フレームパルスでロックさせるＰＬＯについて
は、そのフレームパルスでドリフトの検出を行うことが
できた。

【０００４】本発明の対象としているＰＬＯの入力クロ
ックと出力クロックが同じ周波数である場合には、出力
クロックに何段かのバッファを経過した最も遅い位相ク
ロックをＰＬＯの入力に帰還させることにより、入力ク
ロックと最終段のクロックとの位相とを同じにすること
が行われている。

【０００５】しかしながら、入力周波数と出力周波数と
が同じであるため、入力クロックと出力クロックをそれ
ぞれ分周して比較しても電源のオンオフ等により、どこ
に分周の比が行くか分からなくなり、入力クロックをク
ロック位相の基準として、ＰＬＯの生成するクロック
（出力クロック）をロックさせることが困難であるた
め、ドリフト検出は用いられておらず、用いられている
のは入力クロック断検出回路程度のみであった。

【０００６】

【発明が解決しようとする課題】このように、従来の入
力クロックと出力クロックが同じ周波数である場合に
は、入力クロックがクロック位相の基準となって、ＰＬ
Ｏの生成するクロック（出力クロック）をロックさせる
ことが困難であり、容易にドリフト検出を検出すること
ができないという問題があった。

【０００７】本発明は、係る問題を解決するもので、入
力クロックと出力クロックが同じ周波数である位相同期
回路においても、容易にドリフトが検出できるドリフト
検出回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】図１は、本発明に係わる
ドリフト検出回路の原理構成図である。図中、１０は位
相同期回路（ＰＬＯ）、２０は分周器Ａ、３０はビット
バッファ部、４０は分周器Ｂ、５０はラッチ部、７０は
比較部である。

【０００９】本発明は、入力クロック１と同じ周波数の
出力クロック２を生成するＰＬＯ１０の出力クロックの
異常を検出する回路である。検出を可能にするために該
ＰＬＯ１０に対して下記の各機能を設ける。

【００１０】該入力クロック１を１／Ｎ分周すると共
に、最終カウント値Ｎにおいて、Ｎ値パルス３を送出す
る機能を有する分周器Ａ２０と、該入力クロック１と、
該分周器Ａ２０が出力する該Ｎ値パルス３と、該ＰＬＯ
１０の該出力クロック２とを入力し、該出力クロック２
に位相同期し、かつ、該Ｎ値パルス３のタイミングよ
り、一定のクロック数だけ遅れたカウント値ｎのときｎ
値パルス４を送出する機能を有するビットバッファ部３
０を設ける。

【００１１】また、該ＰＬＯ１０の該出力クロック２を
入力して１／Ｎ分周すると共に、該出力クロック２を入
力する毎にカウント値データ５を送出する機能を有する
分周器Ｂ４０と、該分周器Ｂ４０の出力する該カウント
値データ５と、該ビットバッファ部３０の出力するカウ
ント値ｎのときの該ｎ値パルス４を入力して、該ｎ値パ
ルス４のときの該カウント値データ５をラッチすると共
に、ラッチした値をカウント値データ６として送出し、
次の該ｎ値パルス４が入力したとき、そのときの該カウ
ント値データ５をラッチすると共に、ラッチした値を新
しい該カウント値データ６として送出する機能を有する
ラッチ部５０を設ける。

【００１２】また、該分周器Ｂ４０の出力する該カウン
ト値データ５と該ビットバッファ部３０の出力する該ｎ
値パルス４と、該ラッチ部５０の出力する該カウント値
データ６とを入力して、該ｎ値パルス４のタイミングに
おける該カウント値データ５と該カウント値データ６と
を比較してデータが異なるときは、警報信号７を出力す
る比較部７０を設けることにより、目的を達成すること
ができる。

【００１３】

【作用】本発明は、入力クロック１を１／Ｎ分周すると
共に、最終カウント値Ｎをカウントしたとき、Ｎ値パル
ス３を送出する機能を有する分周器Ａ２０を設ける。

【００１４】また、入力クロック１と、分周器Ａ２０が
出力するＮ値パルス３と、ＰＬＯ１０の出力クロック２
とを入力して、出力クロック２に位相同期し、かつ、Ｎ
値パルス３のタイミングより、一定のクロックだけ遅れ
たカウント値ｎのときｎ値パルス４を送出する機能を有
するビットバッファ部３０を設ける。

【００１５】更に、ＰＬＯ１０の出力クロック２を入力
して１／Ｎ分周すると共に、出力クロック２を入力する
毎カウント値データ５を送出する機能を有する分周器Ｂ
４０を設ける。

【００１６】また、分周器Ｂ４０の出力する該カウント
値データ５と、ビットバッファ部３０の出力するカウン
ト値ｎのときのｎ値パルス４を入力して、ｎ値パルス４
のときのカウント値データ５をラッチすると共に、ラッ
チした値をカウント値データ６として送出し、次のｎ値
パルス４が入力したときには、そのときのカウント値デ
ータ５をラッチし直しすると共に、新たにラッチした値
を送出する機能を有するラッチ部５０を設ける。

【００１７】また、分周器Ｂ４０の出力するカウント値
データ５とビットバッファ部３０の出力するｎ値パルス
４と、ラッチ部５０の出力するカウント値データ６とを
入力して、ｎ値パルス４のタイミングにおけるカウント
値データ５とカウント値データ６とを比較して異なると
きは、警報信号を出力する比較部７０を設ける。

【００１８】このように、分周器Ａ２０、ビットバッフ
ァ部３０、分周器Ｂ４０、ラッチ部５０、比較部７０を
設けることにより、分周器Ａ２０は入力クロックを１／
Ｎに分周して、カウント値がＮになると、Ｎ値パルス３
を送出し、ビットバッファ部３０では、このＮ値パルス
３と入力クロック１と出力クロック２を入力して、入力
クロックにフレーム同期し、かつ、出力クロックに位相
同期し、かつ、Ｎ値パルス３より一定クロック数だけ遅
れたカウント値のｎ値パルス４を出力する。

【００１９】一方、分周器Ｂ４０では、ＰＬＯ１０の出
力クロック２を入力して、Ｎ値までカウントし、クロッ
ク２を入力してカウントする度にパラレル信号のカウン
ト値データ５を出力する。

【００２０】すると、ラッチ部５０では、入力するｎ値
パルス４のタイミングにおけるカウント値データ５をラ
ッチし、かつ、次段の比較部７０にそのカウント値デー
タ６を送出する。そして、分周するカウント値が一巡
し、次に入力するｎ値パルス４のタイミングにおいて、
その時入力するカウント値データ５を新たにラッチし直
す。また、同じｎ値パルス４のタイミングにおいて、カ
ウント値データ５は比較部７０に送られているので、比
較部７０では、入力するｎ値パルス４のタイミング毎
に、分周器Ｂ４０から送られるカウント値データ５と、
ラッチ部５０から送られるカウント値データ６とを比較
する。その結果、同じデータであれば、比較部７０は、
警報信号を出力しない。

【００２１】しかしながら、例えば、ＰＬＯ１０の出力
クロックが異常になると、分周器Ｂのカウント値データ
５がずれてしまうので、比較部７０では、入力するｎ値
パルス４のタイミングにおいて、分周器Ｂ４０から送ら
れるカウント値データ５と、ラッチ部５０から送られる
カウント値データ６とに違いを検出することができるの
で、比較部７０は、ＰＬＯ１０の出力クロックが異常で
あるとして、警報信号を出力することができる。

【００２２】

【実施例】次に、実施例について、図２〜図６を用いて
説明する。図２は本発明に係わるドリフト検出回路の実
施例で、図３は本発明の実施例における正常動作時のタ
イムチャートで、図４は本発明の実施例における異常動
作時のタイムチャートで、図５は本発明の実施例のセレ
クトの具体例で、図６は本発明の実施例の比較回路の具
体例である。

【００２３】なお、図１，図２に符号で示す各信号，パ
ルスは、図３，図４に示す符号で示す各信号，パルスに
対応する。図中、図１と同じ符号は同じものを示し、３
１，３５，７３〜７６はＥＸ−ＯＲ回路、３２，３３，
３４はフリップフロップ（ＦＦ）、５１はセレクタ、５
２〜５６はＬＯＷアクティブ１入力ＡＮＤ回路、５７〜
６０はＡＮＤ回路、６１〜６４，７１はＯＲ回路、７２
はＡＮＤ回路、７７はＮＡＮＤ回路である。

【００２４】先ず、図２と図３を用いて、入力クロック
に対してＰＬＯ１０の出力クロックが正常動作している
ときについて説明する。図２において、分周部Ａ２０は
１６進の同期カウンタで構成されている例で、入力する
クロックは、カウンタのＣＬＫ端子に入力し、カウント
値が１６に達するとＲＣＯ（ＲｉｐｐｌｅＣａｒｒｙ
Ｏｕｔｐｕｔ）端子より、”Ｈ”レベルのＮ値パルス
３をビットバッファ部３０を構成するＥＸ−ＯＲ回路３
１に送出する。図３の例では、分周器Ａ２０のカウンタ
でカウント値が１６に達して”Ｈ”レベルのパルスを送
出したとき、分周器Ｂ４０のカウント値が”５”になっ
ていたことを示す。

【００２５】次に、”Ｈ”レベルのＮ値パルス３を入力
したＥＸ−ＯＲ回路３１は、フリップフロップ（以下、
ＦＦと称する）３２と共に、”Ｈ”レベルのＮ値パルス
３を１フレーム分引き延ばす。１フレーム分引き延ばす
ことによって、ＦＦ３３，３４に入力する出力クロック
２が、入力クロック１と位相関係において、どのように
位相関係が移動しても必ず取り込むことができるように
し、ビットバッファ部３０の最終段のＥＸ−ＯＲ回路３
５が出力するｎ値パルス４が入力クロックにフレーム同
期し、かつ、出力クロック２に完全に位相同期するよう
にしている。出力クロックに僅かなゆらぎがあると、Ｅ
Ｘ−ＯＲ回路３５が出力するｎ値パルス４はそのゆらぎ
に同期して、カウント値データ５，６に同期することに
なる。

【００２６】ＦＦ３３は、ＦＦ３２の出力信号をＤ端
子に、また、出力クロック２をＣＬＫ端子に入力し、出
力クロック２で、ＦＦ３２の出力信号を微分する形に
なり、ＦＦ３２が出力する信号を出力クロックの位相
を合わせ、信号が１クロック遅れた信号になる。こ
のようにすることにより、入力クロックから出力クロッ
クにクロック乗換えを行っている。そして、ＥＸ−ＯＲ
回路３５において、１フレーム分に引き延ばされた信号
を縮めた信号がｎ値パルス４になる。

【００２７】その結果、ＥＸ−ＯＲ回路３５の出力から
は、分周器Ａ２０の出力するＮ値パルス”Ｈ”より２ク
ロックだけ遅れて、ｎ値パルス４が”Ｈ”となる。そし
て、このｎ値パルス４は、ラッチ部５０の一部を構成す
るセレクタ５１と、比較部７０の一部を構成するＡＮＤ
回路７２に送られる。

【００２８】一方、分周器Ｂ４０は分周器Ａ２０と同様
に１６進の同期カウンタで構成されて、４パラレルのカ
ウント値５に変換して出力し、セレクタ５１と比較回路
７１に送られる。

【００２９】ここで、セレクタ５１には、ｎ値パルス４
が送られて来ているが、分周器Ｂ４０から出力するカウ
ント値５は、図５に示すセレクト５１の具体例のような
回路を用いることにより、このｎ値パルス４が”Ｈ”の
とき、分周器Ｂ４０から出力するカウント値５が、セレ
クタ５１で選択されてラッチ回路５２に送られる。ま
た、”Ｌ”のとき、ラッチ回路５２の出力から送られて
来るカウント値データ６が、セレクタ５１で選択さてラ
ッチ回路５２に送られることになる。。

【００３０】このようにして、ラッチ回路５２におくら
れた、分周器Ｂ４０から出力したカウント値データ５は
ラッチ回路５２でラッチされ、次のデータが送られて来
るまでの間、データが保持されると共に、カウント値デ
ータ６として比較部７０の一部を構成する比較回路７１
に送られると同時に、セレクタ５１にも送られる。

【００３１】そして、このカウント値データ６は、セレ
クタ５１に入力するｎ値パルス４が、”Ｌ”のとき、ラ
ッチ回路５２に送られる。即ち、ｎ値パルス４が、”
Ｈ”のとき、カウント値５がラッチ回路５２に送られ、
ｎ値パルス４が、”Ｌ”のとき、カウント値６がラッチ
回路５２に送られることになる。

【００３２】ＰＬＯ１０からの出力クロック２が正しく
動作しているときは、分周器Ｂ４０の出力するカウント
値データ５も正しく動作し、図３に示すように、例え
ば、セレクタ５１にｎ値パルス４が送られて来たとき、
カウント値データは常に”７”になっている。する
と、”７”がラッチ回路５２でラッチされて保持状態に
あり、比較回路７１の入力Ａ〜Ｄには常に”７”が入力
されていることになる。

【００３３】一方、比較回路７１の入力Ａ’〜Ｄ’に
は、分周器Ｂ４０からのカウント値”７”が入力してお
り、図６に示すような回路において、比較回路の入力側
を構成するＯＲ回路７３〜７６は、それぞれ順に、”
０”，”１”，”１”，”１”と同じ信号が入力するの
で、動作状態となり、それぞれ出力は”Ｈ”となる。す
ると、次段のＮＡＮＤ回路７７の出力信号は、”Ｌ”
の状態となり、そのとき、ＡＮＤ回路７２にｎ値パルス
４の”Ｈ”が入力するので、ＡＮＤ回路７２の警報出力
信号７はクロック動作が正常であることを示す”Ｌ”と
なる。

【００３４】次に、図２と図４を用いて、ＰＬＯ１０の
出力クロックが異常動作しているときについて、説明す
る。例えば、図４の「出力クロック」に示すように、ク
ロックに異常が発生し、クロックが１つだけ欠落したも
のとする。

【００３５】すると、分周部Ｂ４０はカウントが１クロ
ックのタイミングだけ遅れることになり、ｎ値パルス
の”Ｈ”パルスがセレクタ５１に送られたとき、分周器
Ｂ４０が出力するカウント値データ５は”６”の状態で
セレクタ５１と比較回路７１に送られる。その結果、比
較回路７１の入力Ａ〜Ｄには、ラッチ回路５２からの”
７”が入力されており、一方、比較回路７１の入力Ａ’
〜Ｄ’には、”６”が入力されたので、図６に示す比較
回路７１のＯＲ回路７３〜７６は、ラッチ回路５２から
は、順に”０”，”１”，”１”，”１”が送られてお
り、また、分周器Ｂ４０からは、ＯＲ回路７３〜７６に
順に”０”，”１”，”１”，”０”が送られて来るの
で、ＯＲ回路７６だけが”Ｌ”となるため、比較回路７
１の出力は、クロック動作が異常であることを示す”
Ｈ”になりため、次段のＡＮＤ回路７２の出力である警
報出力信号７は、クロック動作が異常であることを示
す”Ｈ”となる。

【００３６】また、セレクタ５１に送られた分周器Ｂ４
０の出力するカウント値データ５の”６”は、ｎ値パル
スの”Ｈ”パルスにより、選択されてラッチ回路５２へ
送られ、ラッチされる。そして、カウント値データ６と
して”６”が比較回路７１とセレクタ５１に送られる。
その後、ｎ値パルスは”Ｌ”パルスに変化するので、こ
の”６”が選択されることになり、継続してラッチ回路
５２へ送られ、ラッチされることになる。そのまま、ク
ロック２が安定して正常動作すれば、カウント値データ
として”６”が比較ポイントとなり、比較回路７１の両
方に”６”が入力されるので、ＡＮＤ回路７２の出力で
ある警報出力信号７は、”Ｌ”レベルを継続することに
なる。

【００３７】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、ＰＬＯの入力クロックと出力クロックが同じ
周波数の場合のドリフト検出が可能となり、ＰＬＯによ
り生成するクロッ７の品質の向上に寄与することができ
る。

【図面の簡単な説明】

【図１】本発明に係わるドリフト検出回路の原理構成図
である。

【図２】本発明に係わるドリフト検出回路の実施例であ
る。

【図３】本発明の実施例における正常動作時のタイムチ
ャートである。

【図４】本発明の実施例における異常動作時のタイムチ
ャートである。

【図５】本発明の実施例のセレクトの具体例である。

【図６】本発明の実施例の比較回路の具体例である。

【符号の説明】

１入力クロック２出力クロック３Ｎ値パルス４ｎ値パルス５，６カウント値データ１０位相同期回路（ＰＬＯ）２０分周器Ａ３０ビットバッファ部３１，３５ＥＸ−ＯＲ回路３２，３３，３４フリップフロップ４０分周器Ｂ５０ラッチ部５１セレクタ５２〜５６ＬＯＷアクティブ１入力ＡＮＤ回路５７〜６０，７２ＡＮＤ回路６１〜６４ＯＲ回路７０比較部７１比較回路７３〜７６ＥＸ−ＯＲ回路７７ＮＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】入力クロック（１）と同じ周波数の出力
クロック（２）を生成する位相同期回路（１０）の出力
クロックの異常を検出する回路であって、該入力クロック（１）を１／Ｎ分周すると共に、最終カ
ウント値Ｎにおいて、Ｎ値パルス（３）を送出する機能
を有する分周器Ａ（２０）と、該入力クロック（１）と、該分周器Ａ（２０）が出力す
る該Ｎ値パルス（３）と、該位相同期回路（１０）の該
出力クロック（２）とを入力して、該出力クロック
（２）に位相同期し、かつ、該Ｎ値パルス（３）のタイ
ミングより、一定のクロック数だけ遅れたカウント値ｎ
のときｎ値パルス（４）を送出する機能を有するビット
バッファ部（３０）と、該位相同期回路（１０）の該出力クロック（２）を入力
して１／Ｎ分周すると共に、該出力クロック（２）を入
力する毎、カウント値データ（５）を送出する機能を有
する分周器Ｂ（４０）と、該分周器Ｂ（４０）の出力する該カウント値データ
（５）と、該ビットバッファ部（３０）の出力するカウ
ント値ｎのときの該ｎ値パルス（４）を入力して、該ｎ
値パルス（４）のときの該カウント値データ（５）をラ
ッチすると共に、ラッチした値をカウント値データ
（６）として送出し、次の該ｎ値パルス（４）が入力し
たとき、そのときの該カウント値データ（５）をラッチ
すると共に、ラッチした値を新しい該カウント値データ
（６）として送出する機能を有するラッチ部（５０）
と、該分周器Ｂ（４０）の出力する該カウント値データ
（５）と該ビットバッファ部（３０）の出力する該ｎ値
パルス（４）と、該ラッチ部（５０）の出力する該カウ
ント値データ（６）とを入力して、該ｎ値パルス（４）
のタイミングにおける該カウント値データ（５）と該カ
ウント値データ（６）とを比較して異なるときは、警報
信号（７）を出力する比較部（８０）を設けたことを特
徴とするドリフト検出回路。