SE518155C2 - Digital faslåst slinga - Google Patents

Digital faslåst slinga

Info

Publication number
SE518155C2
SE518155C2 SE9600726A SE9600726A SE518155C2 SE 518155 C2 SE518155 C2 SE 518155C2 SE 9600726 A SE9600726 A SE 9600726A SE 9600726 A SE9600726 A SE 9600726A SE 518155 C2 SE518155 C2 SE 518155C2
Authority
SE
Sweden
Prior art keywords
output
input
clock
signal
receive
Prior art date
Application number
SE9600726A
Other languages
English (en)
Other versions
SE9600726D0 (sv
SE9600726L (sv
Inventor
Maverick Martin Killian
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of SE9600726D0 publication Critical patent/SE9600726D0/sv
Publication of SE9600726L publication Critical patent/SE9600726L/sv
Publication of SE518155C2 publication Critical patent/SE518155C2/sv

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

20 25 30 35 5182155 -- tar emot en återkoppling av sänd-TX-signalen, som visas i tidsdiagrammet i fig 2, som alstras av oscillator 11. In- signalen till den andra PDET 14 är en taktsignal som tas emot från en huvudklocka. Huvudklocksignalen eller refe- renssignalen betecknas med RX och visas i fig 2.
Utsignalerna som alstras av PDET 13 och PDET 14 Signal P1 matas in till STÄLL-ingången hos ett registerorgan, såsom visas medelst tidlinjerna P1 resp P2 i fig 2. en vippa, 15 som lagrar och tillhandahåller en konstant utsignal till dess att den nollställs eller återställs.
P2-signalen matas in till NOLLST-ingången (NOLLSTäll- ningsingången) hos vippa 15. Utsignalen från vippa 15 kopplas till en AKT-ingång (AKTiveringsingång) hos ett räknarorgan, såsom räknaren 16. Räknare 16 har också en NOLLST-ingång som är kopplad till utgången hos PDET 13 och en klockingång som är kopplad för att ta emot en klocksignal. Utsignalen från räknare 16 är en parallell buss som är kopplad till ett jämförelseorgan, såsom kom- parator 17. I komparator 17 jämförs ett inmatat nummer som tas emot från räknaren 16 med ett förbestämt nummer, eller nummerområde. Beroende på den resulterande jämfö- relsen tillhandahålls en tvåbitars utsignal från kompa- ratorn 17. En bit tillhandahålls till en första inverte- rare 18 och den andra biten till en andra inverterare 19.
Utsignalerna från inverterarna 18 och 19 tillhanda- hålls nalen från OCH-grinden 20 betecknas med B och tillhanda- sedan till två ingångar hos en OCH-grind 20. Utsig- hålls till en D2-ingång hos ett andra registerorgan, som sänds tillhandahålls också till en D1-in- gång hos D-typ vippa 21. D-typ-vippa 21 har också en AKT- D-typ vippa 21. Utsignalen från komparator 17, till inverterare 18, ingång som är kopplad till utgången hos PDET 13 och en klockingång som är kopplad till KLK-ingången hos block 12.
Utgångarna, Q1 och Q2, hos vippa 21 är kopplade till hos oscillator ett avkodningsorgan, såsom avkodare 22, 11. Avkodare 22 tillhandahåller en styrutgång som är 10 15 20 25 30 0 Oscars 5183155 -- kopplad till en NOLLST-ingång hos en räknare 23. Räknare 23 har också en klockingång och en parallellutgång.
Parallellutgången är kopplad till en styringång hos avko- dare 22 och används, jämte B- och A-ingångarna, för att justera takten hos oscillator 11. En andra utgång hos av- kodaren används för slavnodens takt och tillhandahålls som en återkoppling till PDET 13 hos block 12.
Vid drift skickas en TX-signal till PDET 13 såsom visas i fig 2. Vid punkt X i tidsdiagrammet finns en pulsutsignal från PDET 13 som ställer vippa 15, nollstäl- ler räknaren 16 och aktiverar D-typ vippan 21 så för att spara BA-utsignalerna. Den inmatade referenssignalen, RX, tas emot av PDET 14 från en huvudnod (visas inte). RX- signalen och den resulterande P2-signalen från PDET 14 visas i fig 2. Vid punkt Y nollställer P2-signalen vippa 15 vilket stoppar räknaren 16. Utsignalen från räknare 16 tillhandahålls till komparator 17 där den jämförs med ett förbestämt nummer. Utsignalerna från komparator 17 kombi- neras sedan logiskt för att tillhandahålla en tvåbitars (B A). vad de representerar, utsignal De möjliga tvåbitars utsignalerna, och visas nedan i tabell A.
TABELL A B A Betydelse Skift 0 1 > 2,5 ms vänster 1 O S 2,5 ms höger 0 O = O ms inget Denna process används för att mäta tidsdifferensen mellan X och Y.
Målet är här att justera takten hos oscillator 11 så att den stämmer med den hos RX-insignalen från huvudno- den. I fig 3 används driften av räknare 23 och kompara- Räknare 23 noll- ställs när dess NOLLST går låg vilket visas vid punkt Q. torn 17 för att visa hur detta uppnås.
Räknaren 23 kommer då att börja räkna till dess att den 10 l5 20 25 30 51; 155 -- àterställes igen. I det medföljande exemplet represente- ras den normala räkningen som varande 4 och skulle repre- sentera en varaktighet på 5 ms (millisekunder). I prak- tiken kan emellertid räkningen inställas upp till 1000 eller mer.
När B=O och A=1 låses in till D-typ vippa 21 är skillnaden mellan TX- och RX-signalerna mer än 2,5 ms.
När denna utsignal tillhandahålls via vippa 21 till av- kodare 22 kommer NOLLST-insignalen till räknare 23 att tillhandahållas tidigt. na 01 visar NOLLST på den tredje räkningen snarare än den Detta visas i fig 3 där BA-bitar- fjärde räkningen. Detta bringar takten hos oscillatorn ll att skifta vänster en klockpuls.
När B=l och A=0 är skillnaden mellan TX- och RX-sig- nalerna mindre än eller lika med 2,5 ms (men inte 0 ms).
När denna utsignal tillhandahålls till avkodare 22 via vippa 21 kommer NOLLST-insignalen till räknare 23 att tillhandahållas sent.
I det här fallet är NOLLST på den femte räkningen, varigenom TX-pulsen förlängs.
Detta visas i fig 3 där BA-bitarna 10 är närvarande.
Slutligen när B=O och A=O är skillnaden mellan TX- I det här fallet resulterar ingen korrigerande åtgärd och NOLLST till räk- och RX-signalerna O ms, eller obetydlig. nare 23 inträffar på den fjärde pulsen. Även om uppfinningen har beskrivits i samband med specifika utföringsformer av densamma, är det uppenbart att många förändringar, modifieringar och varianter kan komma ifråga för fackmän i ljuset av den föregående be- skrivningen. Avsikten är följaktligen att införliva alla sådana förändringar, modifieringar och varianter i de medföljande patentkraven.

Claims (9)

10 15 20 25 30 35 5158 155 -' -- PATENTKRAV
1. Digital faslåst slinga innefattande: ett första registerorgan för lagring av en första insignal, vilket första registerorgan har en första in- gång, en andra ingång som är kopplad för att ta emot en referenssignal, en utgång och en klockingång som är kopp- lad för att ta emot en klocksignal; ett första räknarorgan för räkning, vilket första räknarorgan har en aktiveringsingång som är kopplad till utgången hos det första registerorganet, en nollställ- ningsingång som är kopplad till den första ingången hos det första registerorganet, en klockingång som är kopplad för att ta emot klocksignalen och en utgång; ett jämförelseorgan för jämförelse av utsignalen från det första räknarorganet med en lagrad signal, vil- ket jämförelseorgan har en ingång som är kopplad till ut- gången hos det första räknarorganet och en utgång; och ett svängningsorgan för tillhandahållande av en svängningsutsignal, vilket svängningsorgan har en ingång som är kopplad till utgången hos jämförelseorganet, en klockingång som är kopplad för att ta emot klocksignalen och en utgång som är kopplad till den första ingången hos det första registerorganet.
2. Digital faslåst slinga enligt patentkrav l, vida- re innefattande ett andra registerorgan för lagring av en andra insignal, vilket andra registerorgan har en ingång som är kopplad till utgången hos jämförelseorganet, en utgång som är kopplad till ingången hos svängningsorga- net, en klockingång som är kopplad för att ta emot klock- signalen och en aktiveringsingång som är kopplad till den första ingången hos det första registerorganet.
3. Digital faslåst slinga enligt patentkrav l, vida- re innefattande: ett första detekteringsorgan för detektering av en första puls, vilket första detekteringsorgan har en in- gång som är kopplad till utgången hos svängningsorganet, 10 15 20 25 30 35 5169 1ss en utgång som är kopplad till den första ingången hos det första registerorganet och till nollställningsingången hos det första räknarorganet och en klockingång som är kopplad för att ta emot klocksignalen; och ett andra detekteringsorgan för detektering av en andra puls, vilket andra detekteringsorgan har en ingång som är kopplad för att ta emot referenssignalen och en klockingång som är kopplad för att ta emot klocksignalen.
4. Digital faslåst slinga enligt patentkrav l, var- vid svängningsorganet innefattar: ett avkodningsorgan för avkodning av en mottagen signal, vilket avkodningsorgan har en ingång som är kopp- lad till utgången hos jämförelseorganet, en utgång som är kopplad till den första ingången hos det första register- organet och för att tillhandahålla en utsignal från den digitala faslàsta slingan, en styrutgång och en styrin- gång; och ett andra räknarorgan för räkning, vilket andra räk- narorgan har en klockingång för mottagande av klocksig- nalen, en nollställningsingång som är kopplad till styr- utgången hos avkodningsorganet och en utgång som är kopp- lad till styringången hos avkodningsorganet.
5. Digital faslåst slinga innefattande: ett första detekteringsorgan för detektering av en första puls, vilket första detekteringsorgan har en in- gång, en utgång och en klockingàng som är kopplad för att ta emot en klocksignal; ett andra detekteringsorgan för detektering av en andra puls, vilket andra detekteringsorgan har en ingång som är kopplad för att ta emot en referenssignal, en utgång och en klockingång som är kopplad för att ta emot klocksignalen; ett första registerorgan för lagring av en insignal, vilket första registerorgan har en första ingång som är kopplad till utgången hos det första detekteringsorganet, en andra ingång som är kopplad till utgången hos det onaovn oudøfli 10 15 20 25 30 35 u 110000 511; 155 andra detekteringsorganet, en utgång och en klockingång som är kopplad för att ta emot klocksignalen; ett första räknarorgan för räkning, vilket första räknarorgan har en aktiveringsingång som är kopplad till utgången hos det första registerorganet, en nollställ- ningsingång som är kopplad till utgången hos det första detekteringsorganet, en klockingång som är kopplad för att ta emot en klocksignal och en utgång; ett jämförelseorgan för jämförelse av utsignalen från det första räknarorganet med en lagrad signal, vil- ket jämförelseorgan har en ingång som är kopplad till ut- gången hos det första räknarorganet och en utgång; ett andra registerorgan som har en ingång som är kopplad till utgången hos jämförelseorganet, en utgång, en klockingång som är kopplad för att ta emot klocksig- nalen och en aktiveringsingång som är kopplad till ut- gången hos det första detekteringsorganet; och ett svängningsorgan för tillhandahållande av en svängningsutsignal, vilket svängningsorgan har en ingång som är kopplad till utgången hos det andra registeror- ganet, en klockingång som är kopplad för att ta emot klocksignalen och en utgång som är kopplad till ingången hos det första detekteringsorganet.
6. Digital faslåst slinga enligt patentkrav 5, var- vid svängningsorganet innefattar: ett avkodningsorgan för avkodning av en mottagen signal, vilket avkodningsorgan har en ingång som är kopp- lad till utgången hos jämförelseorganet, en utgång som är kopplad till den första ingången hos det första register- organet och för att tillhandahålla en utsignal från den digitala faslåsta slingan, en styrutgång och en styrin- gång; och ett andra räknarorgan för räkning, vilket andra räk- narorgan har en klockingång för mottagande av klocksig- nalen, en nollställningsingång som är kopplad till styr- utgången hos avkodningsorganet och en utgång som är kopp- lad till styringången hos avkodningsorganet. 10 15 20 25 30 35 518 1855
7. Digital faslåst slinga innefattande: en första pulsdetektor som har en ingång, en utgång och en klockingång som är kopplad för att ta emot en klocksignal; en andra pulsdetektor som har en ingång som är kopp- lad för att ta emot en referenssignal, en utgång och en klockingång som är kopplad för att ta emot klocksignalen; en första vippa som har en STÄLL-ingång som är kopp- lad till utgången hos den första pulsdetektorn, en noll- ställningsingång som är kopplad till utgången hos den andra pulsdetektorn, en utgång och en klockingång som är kopplad för att ta emot klocksignalen; en första räknare som har en aktiveringsingång som är kopplad till utgången hos den första vippan, en noll- ställningsingång som är kopplad till utgången hos den första pulsdetektorn, en klockingång som är kopplad för att ta emot klocksignalen och en utgång; en komparator som har en ingång som är kopplad till utgången hos den första räknaren, en första utgång och en andra utgång; en andra vippa som har en första ingång som är kopp- lad till den första utgången hos komparatorn, en andra ingång som är kopplad till den andra utgången hos kompa- ratorn, en utgång, en klockingång som är kopplad för att ta emot klocksignalen och en aktiveringsingång som är kopplad till utgången hos den första pulsdetektorn; och en oscillator som har en ingång som är kopplad till utgången hos den andra vippan, en klockingång som är kopplad för att ta emot klocksignalen och en utgång som är kopplad till ingången hos den första pulsdetektorn.
8. Digital faslåst slinga enligt patentkrav 7, var- vid oscillatorn innefattar: en avkodare som har en ingång som är kopplad till utgången hos komparatorn, en utgång som är kopplad till ingången hos den första pulsdetektorn och anordnad att tillhandahålla en utsignal från den digitala faslåsta slingan, en styrutgång och en styringång; och u I-»v- anv» ~ f~vv vn 10 15 51 89 155 en andra räknare som har en klockingång för motta- gande av klocksignalen, en nollställningsingång som är kopplad till styrutgången hos avkodaren och en utgång som är kopplad till styringången hos avkodaren.
9. Digital faslåst slinga enligt patentkrav 7, vida- re innefattande: en första inverterare som har en ingång som är kopp- lad till den första utgången hos komparatorn och en ut- gång; en andra inverterare som har en ingång som är kopp- lad till den andra utgången hos komparatorn och en ut- gång; och en logisk grind som har en första ingång som är kopplad till utgången hos den första inverteraren, en andra ingång som är kopplad till utgången hos den andra inverteraren och en utgång som är kopplad till den andra ingången hos den andra vippan. uuvøov c uofloin
SE9600726A 1994-06-30 1996-02-27 Digital faslåst slinga SE518155C2 (sv)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/269,245 US5502751A (en) 1994-06-30 1994-06-30 Digital phase locked loop
PCT/US1995/006047 WO1996001005A1 (en) 1994-06-30 1995-05-15 Digital phase locked loop

Publications (3)

Publication Number Publication Date
SE9600726D0 SE9600726D0 (sv) 1996-02-27
SE9600726L SE9600726L (sv) 1996-04-30
SE518155C2 true SE518155C2 (sv) 2002-09-03

Family

ID=23026436

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9600726A SE518155C2 (sv) 1994-06-30 1996-02-27 Digital faslåst slinga

Country Status (7)

Country Link
US (1) US5502751A (sv)
JP (1) JP3151829B2 (sv)
KR (1) KR100222360B1 (sv)
CN (1) CN1059523C (sv)
GB (1) GB2296397B (sv)
SE (1) SE518155C2 (sv)
WO (1) WO1996001005A1 (sv)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6076096A (en) * 1998-01-13 2000-06-13 Motorola Inc. Binary rate multiplier
US6415008B1 (en) 1998-12-15 2002-07-02 BéCHADE ROLAND ALBERT Digital signal multiplier
KR100432422B1 (ko) * 1998-12-18 2004-09-10 서창전기통신 주식회사 단일위상동기루프구조를갖는무선주파수송수신모듈제어방법
US6609781B2 (en) 2000-12-13 2003-08-26 Lexmark International, Inc. Printer system with encoder filtering arrangement and method for high frequency error reduction
US7697027B2 (en) 2001-07-31 2010-04-13 Donnelly Corporation Vehicular video system
CN102360191B (zh) * 2011-08-30 2013-07-03 北京交通大学 滚轮式双轴光电编码器数据处理仪
KR102566909B1 (ko) * 2021-12-08 2023-08-16 주식회사 셀코스 자외선 경화 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0176993B1 (en) * 1984-09-28 1990-03-14 Kabushiki Kaisha Toshiba Reference signal reproduction apparatus
US4964117A (en) * 1988-10-04 1990-10-16 Vtc Incorporated Timing synchronizing circuit for baseband data signals
JPH02124637A (ja) * 1988-11-02 1990-05-11 Nec Corp 同期検出回路
US5278874A (en) * 1992-09-02 1994-01-11 Motorola, Inc. Phase lock loop frequency correction circuit

Also Published As

Publication number Publication date
KR960705397A (ko) 1996-10-09
GB2296397B (en) 1999-01-06
CN1130000A (zh) 1996-08-28
SE9600726D0 (sv) 1996-02-27
GB2296397A (en) 1996-06-26
US5502751A (en) 1996-03-26
CN1059523C (zh) 2000-12-13
WO1996001005A1 (en) 1996-01-11
SE9600726L (sv) 1996-04-30
KR100222360B1 (ko) 1999-10-01
GB9603602D0 (en) 1996-04-17
JPH09502594A (ja) 1997-03-11
JP3151829B2 (ja) 2001-04-03

Similar Documents

Publication Publication Date Title
US7046060B1 (en) Method and apparatus compensating for frequency drift in a delay locked loop
US5646564A (en) Phase-locked delay loop for clock correction
US6297702B1 (en) Phase lock loop system and method
US4791386A (en) Digital phase-locked loop with random walk filter
JPH05244145A (ja) 可変タイミング信号発生回路
GB1296809A (sv)
SE518155C2 (sv) Digital faslåst slinga
GB1212213A (en) Improvements in or relating to clock synchronising circuits
US5572554A (en) Synchronizer and method therefor
US4741005A (en) Counter circuit having flip-flops for synchronizing carry signals between stages
US5058106A (en) Flywheel circuit
JP2798918B2 (ja) パルス幅変調回路
KR960012470B1 (ko) 프로그램 가능한 타임아웃 타이머
JPH07326963A (ja) デジタルpll回路
JP2679481B2 (ja) 自走式同期回路
SU1246083A1 (ru) Управл емый генератор импульсов
CA2238093C (en) Direct digital frequency synthesizer using pulse gap shifting technique
SU1034162A1 (ru) Устройство дл формировани серий импульсов
KR100336753B1 (ko) 상태 클럭 발생기
JPH10257040A (ja) 位相設定回路
JPH04369940A (ja) 同期回路
JPH05111166A (ja) 交流電源装置の位相差検出回路
WO2007083443A1 (ja) スキュー補正装置
JPH1185717A (ja) 同期割込み方法
JPH0286234A (ja) フレーム同期回路

Legal Events

Date Code Title Description
NUG Patent has lapsed