JPH10257040A - 位相設定回路 - Google Patents
位相設定回路Info
- Publication number
- JPH10257040A JPH10257040A JP9056683A JP5668397A JPH10257040A JP H10257040 A JPH10257040 A JP H10257040A JP 9056683 A JP9056683 A JP 9056683A JP 5668397 A JP5668397 A JP 5668397A JP H10257040 A JPH10257040 A JP H10257040A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frame
- synchronization
- signal
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 遅延設定回路を要すること無く、パッケージ
内のフレームパルス位相を自動設定し得る簡素で回路規
模の小さい位相設定回路を提供すること。 【解決手段】 この位相設定回路は、入力データ信号Ｄ
ＡＴＡから同期パターンを検出して同期位置パルスを出
力する同期パターン照合回路４と、入力クロック信号Ｃ
ＬＫに基づいた同期クロックを分周してフレームパルス
ＦＰを出力するフレームカウンタ６と、ＦＰを微分して
微分ＦＰを出力するＦＰ微分回路７と、微分ＦＰ及び同
期位置パルスを位相比較して位相差の分だけフレームカ
ウンタ６の動作を停止させるカウンタ制御回路を成す同
期位置照合ゲート８及びクロック禁止数決定ゲート９
と、ＣＬＫ及びゲート９からの動作停止信号を入力して
同期クロックを出力するクロック禁止ゲート５と、ＦＰ
に従ってＤＡＴＡを信号処理する論理回路２とを備えて
いる。
内のフレームパルス位相を自動設定し得る簡素で回路規
模の小さい位相設定回路を提供すること。 【解決手段】 この位相設定回路は、入力データ信号Ｄ
ＡＴＡから同期パターンを検出して同期位置パルスを出
力する同期パターン照合回路４と、入力クロック信号Ｃ
ＬＫに基づいた同期クロックを分周してフレームパルス
ＦＰを出力するフレームカウンタ６と、ＦＰを微分して
微分ＦＰを出力するＦＰ微分回路７と、微分ＦＰ及び同
期位置パルスを位相比較して位相差の分だけフレームカ
ウンタ６の動作を停止させるカウンタ制御回路を成す同
期位置照合ゲート８及びクロック禁止数決定ゲート９
と、ＣＬＫ及びゲート９からの動作停止信号を入力して
同期クロックを出力するクロック禁止ゲート５と、ＦＰ
に従ってＤＡＴＡを信号処理する論理回路２とを備えて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、主として装置内で
同期化されたクロックを複数のパッケージに分配してパ
ッケージ間のデータ伝送を行うデジタル伝送装置に適用
される位相設定回路であって、詳しくは幾つかの種類の
装置に共通して使用されるパッケージがある場合にそれ
ぞれの装置への実装用に個別に装置内フレームに対して
相対位相を設定する位相設定回路に関する。
同期化されたクロックを複数のパッケージに分配してパ
ッケージ間のデータ伝送を行うデジタル伝送装置に適用
される位相設定回路であって、詳しくは幾つかの種類の
装置に共通して使用されるパッケージがある場合にそれ
ぞれの装置への実装用に個別に装置内フレームに対して
相対位相を設定する位相設定回路に関する。
【０００２】
【従来の技術】従来、この種の位相設定回路では、クロ
ック供給パッケージからクロックとフレームパルスとが
供給されるが、複数のパッケージ間に渡ってデータ信号
を同期化させて伝送する場合、各パッケージの入力で前
段パッケージからの累積遅延量に応じた遅延をクロック
供給パッケージから同一位相で分配されたフレームパル
スに対して与えることによって、データのフレームの先
頭に位相を合わせる処理を行っている。
ック供給パッケージからクロックとフレームパルスとが
供給されるが、複数のパッケージ間に渡ってデータ信号
を同期化させて伝送する場合、各パッケージの入力で前
段パッケージからの累積遅延量に応じた遅延をクロック
供給パッケージから同一位相で分配されたフレームパル
スに対して与えることによって、データのフレームの先
頭に位相を合わせる処理を行っている。
【０００３】図３は、従来の位相設定回路の基本構成を
示したものである。この位相設定回路において、Ｄフリ
ップフロップ（以下、Ｄ−ＦＦとする）１に入力された
余剰ビットに同期パターンが挿入されたデジタルの入力
データ信号ＤＡＴＡは、入力クロック信号ＣＬＫにより
リタイミングされた後、論理回路２で信号処理されてＤ
−ＦＦ３から入力クロック信号ＣＬＫによりリタイミン
グされて出力データ信号ＤＡＴＡとして出力される。但
し、入力データ信号ＤＡＴＡはフレーム周期を持ってい
るため、論理回路２ではこのフレーム周期で信号処理を
行うようになっている。
示したものである。この位相設定回路において、Ｄフリ
ップフロップ（以下、Ｄ−ＦＦとする）１に入力された
余剰ビットに同期パターンが挿入されたデジタルの入力
データ信号ＤＡＴＡは、入力クロック信号ＣＬＫにより
リタイミングされた後、論理回路２で信号処理されてＤ
−ＦＦ３から入力クロック信号ＣＬＫによりリタイミン
グされて出力データ信号ＤＡＴＡとして出力される。但
し、入力データ信号ＤＡＴＡはフレーム周期を持ってい
るため、論理回路２ではこのフレーム周期で信号処理を
行うようになっている。
【０００４】具体的に云えば、図４に示すように、網同
期クロックを増幅してフレームパルスＦＰを生成し、網
同期クロックをフェーズロック発振器（ＰＬＯ）を経て
発振増幅してクロック信号ＣＬＫを生成するクロック供
給パッケージは、フレームパルスＦＰ及びクロック信号
ＣＬＫをパッケージＡ，Ｂ，Ｃへ伝送する。
期クロックを増幅してフレームパルスＦＰを生成し、網
同期クロックをフェーズロック発振器（ＰＬＯ）を経て
発振増幅してクロック信号ＣＬＫを生成するクロック供
給パッケージは、フレームパルスＦＰ及びクロック信号
ＣＬＫをパッケージＡ，Ｂ，Ｃへ伝送する。
【０００５】パッケージＡに相対位相φ０で入力された
データはパッケージＡでΔφＡ遅延され、パッケージＢ
へ出力される。この位相φ１＝φ０＋ΔφＡがパッケー
ジＢへの入力位相となる。以下、同様にしてパッケージ
Ｃに関しては入力位相φ２＝φ０＋ΔφＡ＋ΔφＢとな
る。このように、各パッケージでは基準位相φ０に対し
て前段パッケージでの位相遅延分だけ自パッケージで論
理処理に使用するフレームパルスの位相を遅延させてい
る。
データはパッケージＡでΔφＡ遅延され、パッケージＢ
へ出力される。この位相φ１＝φ０＋ΔφＡがパッケー
ジＢへの入力位相となる。以下、同様にしてパッケージ
Ｃに関しては入力位相φ２＝φ０＋ΔφＡ＋ΔφＢとな
る。このように、各パッケージでは基準位相φ０に対し
て前段パッケージでの位相遅延分だけ自パッケージで論
理処理に使用するフレームパルスの位相を遅延させてい
る。
【０００６】図３におけるフレームパルス遅延回路１０
１，位相設定スイッチ１０２，及びセレクタ１０３は、
このようなフレームパルスの位相を遅延させるための遅
延設定回路として働く。即ち、フレームパルス遅延回路
１０１に入力されたフレームパルスＦＰは複数のＤ−Ｆ
Ｆから成るシフトレジスタにより入力クロック信号ＣＬ
Ｋのビット幅毎に遅延され、各Ｄ−ＦＦの出力位相に対
して前段パッケージでの遅延分シフトした位相位置から
フレームパルスＦＰを取り出せるように、位相設定スイ
ッチ１０２の設定によりセレクタ１０３で選択を行う。
論理回路２では、ここで選択された位相のフレームパル
スＦＰにより、フレーム周期の論理処理を行うことにな
る。論理処理された信号はＤ−ＦＦ３で入力クロック信
号ＣＬＫでリタイミングされ、次段に接続されたパッケ
ージへ出力データ信号ＤＡＴＡとして出力される。
１，位相設定スイッチ１０２，及びセレクタ１０３は、
このようなフレームパルスの位相を遅延させるための遅
延設定回路として働く。即ち、フレームパルス遅延回路
１０１に入力されたフレームパルスＦＰは複数のＤ−Ｆ
Ｆから成るシフトレジスタにより入力クロック信号ＣＬ
Ｋのビット幅毎に遅延され、各Ｄ−ＦＦの出力位相に対
して前段パッケージでの遅延分シフトした位相位置から
フレームパルスＦＰを取り出せるように、位相設定スイ
ッチ１０２の設定によりセレクタ１０３で選択を行う。
論理回路２では、ここで選択された位相のフレームパル
スＦＰにより、フレーム周期の論理処理を行うことにな
る。論理処理された信号はＤ−ＦＦ３で入力クロック信
号ＣＬＫでリタイミングされ、次段に接続されたパッケ
ージへ出力データ信号ＤＡＴＡとして出力される。
【０００７】因みに、ここでのパッケージ間での信号の
受け渡しや、パスパターンの取り扱いに関連する周知技
術としては、例えば特開平５−１２２１８３号公報に開
示されたスタッフ多重変換装置や、特開平６−７７９２
４号公報に開示された装置内監視方法等が挙げられる。
受け渡しや、パスパターンの取り扱いに関連する周知技
術としては、例えば特開平５−１２２１８３号公報に開
示されたスタッフ多重変換装置や、特開平６−７７９２
４号公報に開示された装置内監視方法等が挙げられる。
【０００８】
【発明が解決しようとする課題】上述した位相設定回路
の場合、複数のパッケージが多段接続され、クロック供
給パッケージより供給されたクロックによりデータの同
期伝送を行う際、各パッケージの論理回路でフレーム単
位の処理を行うフレームパルスを作るときに前段までの
データ遅延を計算し、フレームパルスの位相を遅延させ
る必要があるが、他の複数のデジタル伝送装置で共通し
て使用されるパッケージに関してはそのパッケージを実
装する装置毎に遅延値を変える必要があるため、装置を
設計する際に事前に綿密な位相ダイヤグラムを作成して
フレームパルスの遅延量を遅延設定回路により設定しな
ければならず、ここでの作成処理が複雑であり、遅延設
定回路に要する部品点数が多い上、その回路規模も過大
になっているという問題がある。
の場合、複数のパッケージが多段接続され、クロック供
給パッケージより供給されたクロックによりデータの同
期伝送を行う際、各パッケージの論理回路でフレーム単
位の処理を行うフレームパルスを作るときに前段までの
データ遅延を計算し、フレームパルスの位相を遅延させ
る必要があるが、他の複数のデジタル伝送装置で共通し
て使用されるパッケージに関してはそのパッケージを実
装する装置毎に遅延値を変える必要があるため、装置を
設計する際に事前に綿密な位相ダイヤグラムを作成して
フレームパルスの遅延量を遅延設定回路により設定しな
ければならず、ここでの作成処理が複雑であり、遅延設
定回路に要する部品点数が多い上、その回路規模も過大
になっているという問題がある。
【０００９】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、煩雑な位相ダイヤ
グラムの作成を要する遅延設定回路を設けること無く、
パッケージ内のフレームパルス位相を自動設定し得る簡
素で回路規模の小さい位相設定回路を提供することにあ
る。
なされたもので、その技術的課題は、煩雑な位相ダイヤ
グラムの作成を要する遅延設定回路を設けること無く、
パッケージ内のフレームパルス位相を自動設定し得る簡
素で回路規模の小さい位相設定回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明によれば、余剰ビ
ットに同期パターンが挿入されたデジタルの入力データ
信号を装置内の複数のパッケージに共通して分配された
入力クロック信号により同期化させて該パッケージ間で
データ伝送を行うデジタル伝送装置に適用される位相設
定回路において、入力データ信号から同期パターンを検
出して同期位置パルスを出力する同期パターン照合回路
と、入力クロック信号に基づいた同期クロックを分周し
てフレームパルスを出力するフレームカウンタと、フレ
ームパルスを微分して微分フレームパルスを出力するフ
レームパルス微分回路と、微分フレームパルス及び同期
位置パルスを位相比較して位相差の分だけフレームカウ
ンタの動作を停止させるカウンタ制御回路と、フレーム
パルスに従って入力データ信号を信号処理する論理回路
とを備えた位相設定回路が得られる。
ットに同期パターンが挿入されたデジタルの入力データ
信号を装置内の複数のパッケージに共通して分配された
入力クロック信号により同期化させて該パッケージ間で
データ伝送を行うデジタル伝送装置に適用される位相設
定回路において、入力データ信号から同期パターンを検
出して同期位置パルスを出力する同期パターン照合回路
と、入力クロック信号に基づいた同期クロックを分周し
てフレームパルスを出力するフレームカウンタと、フレ
ームパルスを微分して微分フレームパルスを出力するフ
レームパルス微分回路と、微分フレームパルス及び同期
位置パルスを位相比較して位相差の分だけフレームカウ
ンタの動作を停止させるカウンタ制御回路と、フレーム
パルスに従って入力データ信号を信号処理する論理回路
とを備えた位相設定回路が得られる。
【００１１】又、本発明によれば、上記位相設定回路に
おいて、カウンタ制御回路は、位相比較を行って位相差
を示す位相差信号を出力する同期位置照合ゲートと、入
力クロック信号に従って同期位置パルス及び位相差信号
の位相が一致するまでフレームカウンタの動作を止める
動作停止信号を出力してフレームパルスの位相を該同期
位置パルスに同期させるクロック禁止数決定ゲートとか
ら成る位相設定回路が得られる。
おいて、カウンタ制御回路は、位相比較を行って位相差
を示す位相差信号を出力する同期位置照合ゲートと、入
力クロック信号に従って同期位置パルス及び位相差信号
の位相が一致するまでフレームカウンタの動作を止める
動作停止信号を出力してフレームパルスの位相を該同期
位置パルスに同期させるクロック禁止数決定ゲートとか
ら成る位相設定回路が得られる。
【００１２】更に、本発明によれば、上記位相設定回路
において、入力クロック信号及び動作停止信号を入力し
て該動作停止信号の非入力時に該入力クロック信号の伝
送出力を許可して同期クロックとして出力するクロック
禁止ゲートを備えた位相設定回路が得られる。
において、入力クロック信号及び動作停止信号を入力し
て該動作停止信号の非入力時に該入力クロック信号の伝
送出力を許可して同期クロックとして出力するクロック
禁止ゲートを備えた位相設定回路が得られる。
【００１３】
【発明の実施の形態】以下に実施例を挙げ、本発明の位
相設定回路について、図面を参照して詳細に説明する。
相設定回路について、図面を参照して詳細に説明する。
【００１４】図１は、本発明の一実施例に係る位相設定
回路の基本構成を示したものである。この位相設定回路
も、基本的な機能は図３に示した従来回路と同様であ
り、余剰ビットに同期パターンが挿入されたデジタルの
入力データ信号ＤＡＴＡを装置内の複数のパッケージに
共通して分配された入力クロック信号ＣＬＫにより同期
化させてパッケージ間でデータ伝送を行うデジタル伝送
装置に適用されるものとなっているが、ここでは他の複
数のデジタル伝送装置で共通して使用されるパッケージ
に関しては煩雑な位相ダイヤグラムの作成を要する遅延
設定回路を設けること無く、パッケージ内のフレームパ
ルスＦＰ位相を自動設定し得る機能が構築されている。
回路の基本構成を示したものである。この位相設定回路
も、基本的な機能は図３に示した従来回路と同様であ
り、余剰ビットに同期パターンが挿入されたデジタルの
入力データ信号ＤＡＴＡを装置内の複数のパッケージに
共通して分配された入力クロック信号ＣＬＫにより同期
化させてパッケージ間でデータ伝送を行うデジタル伝送
装置に適用されるものとなっているが、ここでは他の複
数のデジタル伝送装置で共通して使用されるパッケージ
に関しては煩雑な位相ダイヤグラムの作成を要する遅延
設定回路を設けること無く、パッケージ内のフレームパ
ルスＦＰ位相を自動設定し得る機能が構築されている。
【００１５】即ち、この位相設定回路では、入力データ
信号ＤＡＴＡを入力クロック信号ＣＬＫに従って送出す
るＤ−ＦＦ１と、入力データ信号ＤＡＴＡから同期パタ
ーンを検出して同期位置パルスを出力する同期パターン
照合回路４と、入力クロック信号ＣＬＫに基づいた同期
クロックを分周してフレームパルスＦＰを出力するフレ
ームカウンタ６と、フレームパルスＦＰを微分して微分
フレームパルスを出力するフレームパルス微分回路７
と、微分フレームパルス及び同期位置パルスを位相比較
して位相差の分だけフレームカウンタ６の動作を停止さ
せるカウンタ制御回路と、フレームパルスＦＰに従って
入力データ信号ＤＡＴＡを信号処理する論理回路２とが
備えられている。
信号ＤＡＴＡを入力クロック信号ＣＬＫに従って送出す
るＤ−ＦＦ１と、入力データ信号ＤＡＴＡから同期パタ
ーンを検出して同期位置パルスを出力する同期パターン
照合回路４と、入力クロック信号ＣＬＫに基づいた同期
クロックを分周してフレームパルスＦＰを出力するフレ
ームカウンタ６と、フレームパルスＦＰを微分して微分
フレームパルスを出力するフレームパルス微分回路７
と、微分フレームパルス及び同期位置パルスを位相比較
して位相差の分だけフレームカウンタ６の動作を停止さ
せるカウンタ制御回路と、フレームパルスＦＰに従って
入力データ信号ＤＡＴＡを信号処理する論理回路２とが
備えられている。
【００１６】ここで、カウンタ制御回路は、位相比較を
行って位相差を示す位相差信号を出力する同期位置照合
ゲート８と、入力クロック信号ＣＬＫに従って同期位置
パルス及び位相差信号の位相が一致するまでフレームカ
ウンタ６の動作を止める動作停止信号を出力してフレー
ムパルスＦＰの位相を同期位置パルスに同期させるクロ
ック禁止数決定ゲート９とから成っている。
行って位相差を示す位相差信号を出力する同期位置照合
ゲート８と、入力クロック信号ＣＬＫに従って同期位置
パルス及び位相差信号の位相が一致するまでフレームカ
ウンタ６の動作を止める動作停止信号を出力してフレー
ムパルスＦＰの位相を同期位置パルスに同期させるクロ
ック禁止数決定ゲート９とから成っている。
【００１７】又、この位相設定回路には、入力クロック
信号ＣＬＫ及び動作停止信号を入力して動作停止信号の
非入力時に入力クロック信号ＣＬＫの伝送出力を許可し
て同期クロックとして出力するクロック禁止ゲート５が
備えられている。
信号ＣＬＫ及び動作停止信号を入力して動作停止信号の
非入力時に入力クロック信号ＣＬＫの伝送出力を許可し
て同期クロックとして出力するクロック禁止ゲート５が
備えられている。
【００１８】この位相設定回路において、この位相設定
回路において、Ｄ−ＦＦ１に入力された余剰ビットに同
期パターンが挿入されたデジタルの入力データ信号ＤＡ
ＴＡは、入力クロック信号ＣＬＫによりリタイミングさ
れた後、論理回路２で信号処理されてＤ−ＦＦ３から入
力クロック信号ＣＬＫによりリタイミングされて出力デ
ータ信号ＤＡＴＡとして出力される。
回路において、Ｄ−ＦＦ１に入力された余剰ビットに同
期パターンが挿入されたデジタルの入力データ信号ＤＡ
ＴＡは、入力クロック信号ＣＬＫによりリタイミングさ
れた後、論理回路２で信号処理されてＤ−ＦＦ３から入
力クロック信号ＣＬＫによりリタイミングされて出力デ
ータ信号ＤＡＴＡとして出力される。
【００１９】一方、Ｄ−ＦＦ１から出力される入力デー
タ信号ＤＡＴＡは、シフトレジスタ及びＮＯＲゲートか
ら成る同期パターン照合回路４に入力され、ここで同期
パターンを検出して同期位置パルスを出力する。
タ信号ＤＡＴＡは、シフトレジスタ及びＮＯＲゲートか
ら成る同期パターン照合回路４に入力され、ここで同期
パターンを検出して同期位置パルスを出力する。
【００２０】他方、クロック禁止ゲート５を通ってフレ
ームカウンタ６に入力された入力クロック信号ＣＬＫ
は、ここでの１／Ｎ分周回路によってＮ分周されてフレ
ームパルスＦＰが作られる。このフレームパルスＦＰ
は、更にフレームパルス微分回路７で微分されて微分フ
レームパルスとなる。この微分フレームパルス及び同期
パターン照合回路４からの同期位置パルスは同期位置照
合ゲート８に入力され、ここで位相比較を行って位相差
を示す位相差信号が出力される。又、この位相差信号及
び同期パターン照合回路４からの同期位置パルスはクロ
ック禁止数決定ゲート９に入力され、ここで入力クロッ
ク信号ＣＬＫに従ってこれらの位相が一致するまでフレ
ームカウンタ６の動作を止める動作停止信号を出力して
フレームパルスＦＰの位相を同期位置パルスに同期させ
る。更に、ここでの動作停止信号及び入力クロック信号
ＣＬＫはクロック禁止ゲート５に入力されるが、ここで
は動作停止信号の非入力時に入力クロック信号ＣＬＫの
伝送出力を許可して同期クロックとして出力するが、動
作停止信号が入力されている間、同期クロックの出力を
止める。
ームカウンタ６に入力された入力クロック信号ＣＬＫ
は、ここでの１／Ｎ分周回路によってＮ分周されてフレ
ームパルスＦＰが作られる。このフレームパルスＦＰ
は、更にフレームパルス微分回路７で微分されて微分フ
レームパルスとなる。この微分フレームパルス及び同期
パターン照合回路４からの同期位置パルスは同期位置照
合ゲート８に入力され、ここで位相比較を行って位相差
を示す位相差信号が出力される。又、この位相差信号及
び同期パターン照合回路４からの同期位置パルスはクロ
ック禁止数決定ゲート９に入力され、ここで入力クロッ
ク信号ＣＬＫに従ってこれらの位相が一致するまでフレ
ームカウンタ６の動作を止める動作停止信号を出力して
フレームパルスＦＰの位相を同期位置パルスに同期させ
る。更に、ここでの動作停止信号及び入力クロック信号
ＣＬＫはクロック禁止ゲート５に入力されるが、ここで
は動作停止信号の非入力時に入力クロック信号ＣＬＫの
伝送出力を許可して同期クロックとして出力するが、動
作停止信号が入力されている間、同期クロックの出力を
止める。
【００２１】図２は、この位相設定回路の要部における
処理波形を示したタイミングチャートであり、ここでは
同期パターン照合回路４からの同期位置パルス４
OUT と、フレームパルス微分回路７からの微分フレーム
パルス７OUT と、同期位置照合ゲート８からの位相差信
号８OUT との対比を示している。
処理波形を示したタイミングチャートであり、ここでは
同期パターン照合回路４からの同期位置パルス４
OUT と、フレームパルス微分回路７からの微分フレーム
パルス７OUT と、同期位置照合ゲート８からの位相差信
号８OUT との対比を示している。
【００２２】補足として、同期位置照合ゲート８及びク
ロック禁止数決定ゲート９の動作について具体的に説明
する。
ロック禁止数決定ゲート９の動作について具体的に説明
する。
【００２３】先ず、同期パターン照合回路４では、入力
された入力データ信号ＤＡＴＡに含まれる同期パターン
を予めシフトレジスタに設定されているパターンと照合
し、同期位置パルスとして一致した旨を示す“Ｈ”パル
スを出力するものとし、又フレームパルス微分回路７か
らは微分フレームパルスとして“Ｌ”パルスが出力され
るものとする。
された入力データ信号ＤＡＴＡに含まれる同期パターン
を予めシフトレジスタに設定されているパターンと照合
し、同期位置パルスとして一致した旨を示す“Ｈ”パル
スを出力するものとし、又フレームパルス微分回路７か
らは微分フレームパルスとして“Ｌ”パルスが出力され
るものとする。
【００２４】そこで、同期位置照合ゲート８では、これ
らの２つのパルスの位相が全く同じであれば、ＮＯＲゲ
ートの出力として常に“Ｌ”となるが、異なっていれば
微分フレームパルスの方が反転して出力される。
らの２つのパルスの位相が全く同じであれば、ＮＯＲゲ
ートの出力として常に“Ｌ”となるが、異なっていれば
微分フレームパルスの方が反転して出力される。
【００２５】クロック禁止数決定ゲート９において、Ｓ
（セット）端子には同期パターン照合回路４からの同期
位置パルスが入力され、Ｒ（リセット）端子には同期位
置照合ゲート８からの出力（位相差信号）が入力され
る。即ち、クロック禁止数決定ゲート９では、同期位置
照合ゲート８からの位相差信号が同期パターンを検出し
たときにはＳ（セット）端子に“Ｈ”が入力されること
によってクロック禁止数決定ゲート９のＤ−ＦＦがセッ
トされ、これによりＱＢは“Ｌ”となる。
（セット）端子には同期パターン照合回路４からの同期
位置パルスが入力され、Ｒ（リセット）端子には同期位
置照合ゲート８からの出力（位相差信号）が入力され
る。即ち、クロック禁止数決定ゲート９では、同期位置
照合ゲート８からの位相差信号が同期パターンを検出し
たときにはＳ（セット）端子に“Ｈ”が入力されること
によってクロック禁止数決定ゲート９のＤ−ＦＦがセッ
トされ、これによりＱＢは“Ｌ”となる。
【００２６】又、同期位置照合ゲート８からの位相差信
号がフレームカウンタ６と同期位置を示すパルスの位相
一致でない場合、同期位置照合ゲート８からの出力は
“Ｈ”となって、クロック禁止数決定ゲート９のＤ−Ｆ
Ｆはリセットされ、これによりＱＢは“Ｈ”となる。こ
のクロック数禁止決定ゲート（Ｄ−ＦＦ）９の出力（動
作停止信号）は、クロック禁止ゲート５に入力される
が、これが“Ｈ”の間だけクロック禁止ゲート５では入
力クロック信号ＣＬＫを止めることになる。即ち、ここ
では同期パターン照合位置及びフレームカウンタ６の位
相が一致するまでフレームカウンタ６の動作を止めるこ
とで、フレームカウンタ６の位相を同期位置パルスに同
期させている。
号がフレームカウンタ６と同期位置を示すパルスの位相
一致でない場合、同期位置照合ゲート８からの出力は
“Ｈ”となって、クロック禁止数決定ゲート９のＤ−Ｆ
Ｆはリセットされ、これによりＱＢは“Ｈ”となる。こ
のクロック数禁止決定ゲート（Ｄ−ＦＦ）９の出力（動
作停止信号）は、クロック禁止ゲート５に入力される
が、これが“Ｈ”の間だけクロック禁止ゲート５では入
力クロック信号ＣＬＫを止めることになる。即ち、ここ
では同期パターン照合位置及びフレームカウンタ６の位
相が一致するまでフレームカウンタ６の動作を止めるこ
とで、フレームカウンタ６の位相を同期位置パルスに同
期させている。
【００２７】このような動作により、同期パターンと同
期したフレームパルスＦＰがフレームカウンタ６で作ら
れ、このフレームパルスＦＰを論理回路２のフレーム周
期動作に使用することができる。
期したフレームパルスＦＰがフレームカウンタ６で作ら
れ、このフレームパルスＦＰを論理回路２のフレーム周
期動作に使用することができる。
【００２８】
【発明の効果】以上に述べた通り、本発明の位相設定回
路によれば、デジタル伝送装置を設計する際に事前に綿
密な位相ダイヤグラムを作成してフレームパルスの遅延
量を設定回路により設定しなくても、比較的簡単な同期
回路にてデータフレームの先頭位置を検出し、パッケー
ジ内フレーム位相を自動的に設定することができるよう
になる。この結果、特に汎用的なインタフェースパッケ
ージ等、複数のデジタル伝送装置で異なる位相のデータ
を入力して使用される場合等にも、個々に位相設定値を
外部から与えること無しに自立的にフレーム位相を設定
できるため、設定が簡易化できるようになる。
路によれば、デジタル伝送装置を設計する際に事前に綿
密な位相ダイヤグラムを作成してフレームパルスの遅延
量を設定回路により設定しなくても、比較的簡単な同期
回路にてデータフレームの先頭位置を検出し、パッケー
ジ内フレーム位相を自動的に設定することができるよう
になる。この結果、特に汎用的なインタフェースパッケ
ージ等、複数のデジタル伝送装置で異なる位相のデータ
を入力して使用される場合等にも、個々に位相設定値を
外部から与えること無しに自立的にフレーム位相を設定
できるため、設定が簡易化できるようになる。
【図１】本発明の一実施例に係る位相設定回路の基本構
成を示したものである。
成を示したものである。
【図２】図１に示す位相設定回路の要部における処理波
形を示したタイミングチャートである。
形を示したタイミングチャートである。
【図３】従来の位相設定回路の基本構成を示したもので
ある。
ある。
【図４】図３に示す位相設定回路に備えられる論理回路
におけるフレーム周期での信号処理を説明するために示
したパッケージ間の相対位相の関係図である。
におけるフレーム周期での信号処理を説明するために示
したパッケージ間の相対位相の関係図である。
１，３ Ｄ−ＦＦ ２ 論理回路 ４ 同期パターン照合回路 ５ クロック禁止ゲート ６ フレームカウンタ ７ フレームパルス微分回路 ８ 同期位置照合ゲート ９ クロック禁止数決定ゲート １０１ フレームパルス １０２ 位相設定スイッチ １０３ セレクタ
Claims (3)
- 【請求項１】 余剰ビットに同期パターンが挿入された
デジタルの入力データ信号を装置内の複数のパッケージ
に共通して分配された入力クロック信号により同期化さ
せて該パッケージ間でデータ伝送を行うデジタル伝送装
置に適用される位相設定回路において、前記入力データ
信号から前記同期パターンを検出して同期位置パルスを
出力する同期パターン照合回路と、前記入力クロック信
号に基づいた同期クロックを分周してフレームパルスを
出力するフレームカウンタと、前記フレームパルスを微
分して微分フレームパルスを出力するフレームパルス微
分回路と、前記微分フレームパルス及び前記同期位置パ
ルスを位相比較して位相差の分だけ前記フレームカウン
タの動作を停止させるカウンタ制御回路と、前記フレー
ムパルスに従って前記入力データ信号を信号処理する論
理回路とを備えたことを特徴とする位相設定回路。 - 【請求項２】 請求項１記載の位相設定回路において、
前記カウンタ制御回路は、前記位相比較を行って前記位
相差を示す位相差信号を出力する同期位置照合ゲート
と、前記入力クロック信号に従って前記同期位置パルス
及び前記位相差信号の位相が一致するまで前記フレーム
カウンタの動作を止める動作停止信号を出力して前記フ
レームパルスの位相を該同期位置パルスに同期させるク
ロック禁止数決定ゲートとから成ることを特徴とする位
相設定回路。 - 【請求項３】 請求項２記載の位相設定回路において、
前記入力クロック信号及び前記動作停止信号を入力して
該動作停止信号の非入力時に該入力クロック信号の伝送
出力を許可して前記同期クロックとして出力するクロッ
ク禁止ゲートを備えたことを特徴とする位相設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9056683A JPH10257040A (ja) | 1997-03-11 | 1997-03-11 | 位相設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9056683A JPH10257040A (ja) | 1997-03-11 | 1997-03-11 | 位相設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10257040A true JPH10257040A (ja) | 1998-09-25 |
Family
ID=13034242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9056683A Pending JPH10257040A (ja) | 1997-03-11 | 1997-03-11 | 位相設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10257040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252606A (ja) * | 2001-02-26 | 2002-09-06 | Oki Electric Ind Co Ltd | 同期補正回路 |
-
1997
- 1997-03-11 JP JP9056683A patent/JPH10257040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252606A (ja) * | 2001-02-26 | 2002-09-06 | Oki Electric Ind Co Ltd | 同期補正回路 |
| JP4582932B2 (ja) * | 2001-02-26 | 2010-11-17 | Ｏｋｉセミコンダクタ株式会社 | 同期補正回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5335337A (en) | Programmable data transfer timing | |
| KR100195855B1 (ko) | 소수배 시스템에 있어서 클록 동기 체계 | |
| JPH10257040A (ja) | 位相設定回路 | |
| JPH0748725B2 (ja) | フレーム同期回路 | |
| JPS63996B2 (ja) | ||
| JPH05252151A (ja) | コーデック | |
| JPH09502594A (ja) | デジタル位相ロック・ループ | |
| JPS6058616B2 (ja) | 通信装置 | |
| JP2798918B2 (ja) | パルス幅変調回路 | |
| GB2240241A (en) | Data transmission systems | |
| JP2979811B2 (ja) | クロック出力回路 | |
| JPH0522277A (ja) | 同期回路 | |
| JP2985502B2 (ja) | クロック乗せ換え回路 | |
| JPH0223058B2 (ja) | ||
| KR960012470B1 (ko) | 프로그램 가능한 타임아웃 타이머 | |
| JPS58188952A (ja) | パラレル・シリアル・デ−タ伝送回路 | |
| JPH10242808A (ja) | 半導体集積回路装置 | |
| JPH04369940A (ja) | 同期回路 | |
| JPH08321772A (ja) | Ｐｌｌ回路 | |
| JPS6364426A (ja) | デイジタルｐｌｌ回路 | |
| JPS60262232A (ja) | 同期回路システム | |
| JPS6367775B2 (ja) | ||
| JPH1185717A (ja) | 同期割込み方法 | |
| JPS60251741A (ja) | 識別回路 | |
| JPH0254982B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |