JPS6367775B2 - - Google Patents
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- Publication number
- JPS6367775B2 JPS6367775B2 JP57063063A JP6306382A JPS6367775B2 JP S6367775 B2 JPS6367775 B2 JP S6367775B2 JP 57063063 A JP57063063 A JP 57063063A JP 6306382 A JP6306382 A JP 6306382A JP S6367775 B2 JPS6367775 B2 JP S6367775B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- pulse signal
- level
- counters
- pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
- H03K21/406—Synchronisation of counters
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は同一クロツクパルスを計数して同一波
形のパルス信号を出力する２つのカウンタを簡単
な構成で同期させ得る計数回路に関するものであ
る。
形のパルス信号を出力する２つのカウンタを簡単
な構成で同期させ得る計数回路に関するものであ
る。
従来、２つのカウンタを同一のクロツク周期で
動作させ、かつその出力パルスを同期させる場合
には位相同期回路（Phase―Locked Loop，
PLL）が用いられてきた。該位相同期回路は位
相比較器、ループフイルタ、及び電圧制御発振器
をその基本回路構成とするもので、上記計数回路
に適用する場合は一方のカウンタを直接他の発振
回路からのクロツクパルスで動作させ、他方のカ
ウンタを上記電圧制御発振器からのパルスで動作
させるとともに、該２つのカウンタの出力パルス
の位相差を上記位相比較器で検出し上記ループフ
イルタを介した位相比較器の検出出力で電圧制御
発振器の発振周波数を制御して２つのカウンタの
同期をとる如くしていた。
動作させ、かつその出力パルスを同期させる場合
には位相同期回路（Phase―Locked Loop，
PLL）が用いられてきた。該位相同期回路は位
相比較器、ループフイルタ、及び電圧制御発振器
をその基本回路構成とするもので、上記計数回路
に適用する場合は一方のカウンタを直接他の発振
回路からのクロツクパルスで動作させ、他方のカ
ウンタを上記電圧制御発振器からのパルスで動作
させるとともに、該２つのカウンタの出力パルス
の位相差を上記位相比較器で検出し上記ループフ
イルタを介した位相比較器の検出出力で電圧制御
発振器の発振周波数を制御して２つのカウンタの
同期をとる如くしていた。
しかしながら、このような計数回路では上記の
如く位相同期回路を有するため、回路構成が複雑
となりかつ高価格であるという欠点があつた。
如く位相同期回路を有するため、回路構成が複雑
となりかつ高価格であるという欠点があつた。
本発明は上記従来の欠点を除去するため、同一
クロツクパルスを計数して同一波形のパルスを出
力する２つのカウンタを有し、上記一方のカウン
タには直接上記クロツクパルスを供給し、他方の
カウンタには上記一方のカウンタの出力レベルが
低レベル（または高レベル）でかつ他方のカウン
タの出力レベルが高レベル（または低レベル）で
ある期間、信号を通さない論理回路を介して上記
クロツクパルスを供給するようにしたもので、そ
の目的とするところは簡単な構成で２つのカウン
タを同期させ得る計数回路を提供することにあ
る。以下図面について詳細に説明する。
クロツクパルスを計数して同一波形のパルスを出
力する２つのカウンタを有し、上記一方のカウン
タには直接上記クロツクパルスを供給し、他方の
カウンタには上記一方のカウンタの出力レベルが
低レベル（または高レベル）でかつ他方のカウン
タの出力レベルが高レベル（または低レベル）で
ある期間、信号を通さない論理回路を介して上記
クロツクパルスを供給するようにしたもので、そ
の目的とするところは簡単な構成で２つのカウン
タを同期させ得る計数回路を提供することにあ
る。以下図面について詳細に説明する。
第１図は本発明の第１の実施例を示すものであ
る。図中１はフリツプフロツプ等よりなるカウン
タ、２はカウンタ１と同一構成のカウンタ、３は
NOT回路４とNANDゲート５とANDゲート６
とからなる論理回路である。上記カウンタ１は図
示しない発振回路より送出されたクロツクパルス
CPをクロツクパルス入力端子CLKに受け、これ
を計数して出力端子OUTからパルス信号Ｐ１を
出力する如くなつている。カウンタ２はANDゲ
ート６を通したクロツクパルスCP′を受け、これ
を計数してパルス信号Ｐ２を出力する如くなつて
いる。パルス信号Ｐ１はNOT回路４に入力され、
ここで反転されてパルス信号Ｐ２とともに
NANDゲート５に送出される如くなつており、
NANDゲート５の出力にはパルス信号Ｐ１が低
（“Ｌ”）レベルでかつパルス信号Ｐ２が高（“Ｈ”）
レベルである期間“Ｌ”レベルの禁止信号Psが
出力される如くなつている。該禁止信号Psは
ANDゲート６のもう一方の入力端子に送出され、
これを開閉制御する如くなつている。
る。図中１はフリツプフロツプ等よりなるカウン
タ、２はカウンタ１と同一構成のカウンタ、３は
NOT回路４とNANDゲート５とANDゲート６
とからなる論理回路である。上記カウンタ１は図
示しない発振回路より送出されたクロツクパルス
CPをクロツクパルス入力端子CLKに受け、これ
を計数して出力端子OUTからパルス信号Ｐ１を
出力する如くなつている。カウンタ２はANDゲ
ート６を通したクロツクパルスCP′を受け、これ
を計数してパルス信号Ｐ２を出力する如くなつて
いる。パルス信号Ｐ１はNOT回路４に入力され、
ここで反転されてパルス信号Ｐ２とともに
NANDゲート５に送出される如くなつており、
NANDゲート５の出力にはパルス信号Ｐ１が低
（“Ｌ”）レベルでかつパルス信号Ｐ２が高（“Ｈ”）
レベルである期間“Ｌ”レベルの禁止信号Psが
出力される如くなつている。該禁止信号Psは
ANDゲート６のもう一方の入力端子に送出され、
これを開閉制御する如くなつている。
次に上記論理回路３によつてカウンタ１及び２
の同期がとられるようすを第２図ａ，ｂの各パル
スのタイムチヤートを用いて説明する。第２図ａ
はカウンタ１，２が初期設定されておらず、パル
ス信号Ｐ２がパルス信号Ｐ１より進んでいる場合
を示している。この時、パルス信号Ｐ２の立上り
時点からパルス信号Ｐ１の立上り時点まではパル
ス信号Ｐ１が“Ｌ”レベルでパルス信号Ｐ２が
“Ｈ”レベルであり、NANDゲート５から該期間
に相当する禁止信号PsがANDゲート６に入力さ
れる。従つてカウンタ２のクロツクパルス入力端
子CLKには上記禁止期間のパルスが間引かれた
クロツクパルスCP′が送出され、カウンタ２はカ
ウンタ１に比べて上記間引かれたパルスの数（図
示では２個）だけ計数が遅れることになる。パル
ス信号Ｐ１が立上つた後は同数のパルスがカウン
タ１及び２にそれぞれ送出されるから、パルス信
号Ｐ２は上記禁止期間に相当する時間、即ちパル
ス信号Ｐ１より進んでいた分だけ遅らされパルス
信号Ｐ１の立下りと同時に立下がり、同期され
る。
の同期がとられるようすを第２図ａ，ｂの各パル
スのタイムチヤートを用いて説明する。第２図ａ
はカウンタ１，２が初期設定されておらず、パル
ス信号Ｐ２がパルス信号Ｐ１より進んでいる場合
を示している。この時、パルス信号Ｐ２の立上り
時点からパルス信号Ｐ１の立上り時点まではパル
ス信号Ｐ１が“Ｌ”レベルでパルス信号Ｐ２が
“Ｈ”レベルであり、NANDゲート５から該期間
に相当する禁止信号PsがANDゲート６に入力さ
れる。従つてカウンタ２のクロツクパルス入力端
子CLKには上記禁止期間のパルスが間引かれた
クロツクパルスCP′が送出され、カウンタ２はカ
ウンタ１に比べて上記間引かれたパルスの数（図
示では２個）だけ計数が遅れることになる。パル
ス信号Ｐ１が立上つた後は同数のパルスがカウン
タ１及び２にそれぞれ送出されるから、パルス信
号Ｐ２は上記禁止期間に相当する時間、即ちパル
ス信号Ｐ１より進んでいた分だけ遅らされパルス
信号Ｐ１の立下りと同時に立下がり、同期され
る。
第２図ｂはパルス信号Ｐ２がパルス信号Ｐ１よ
り遅れている場合を示している。この時も上記同
様パルス信号Ｐ１が“Ｌ”レベルでかつパルス信
号Ｐ２が“Ｈ”レベルの期間、ANDゲート６を
閉じる禁止信号PsがNANDゲート５より出力さ
れ、該期間のパルスが間引かれたクロツクパルス
CP′がカウンタ２に送出される。従つてカウンタ
２はカウンタ１に比べて上記間引かれたパルスの
数だけ遅れることになり、図示の例では結果的に
逆にパルス信号Ｐ２がパルス信号Ｐ１より進んだ
形になる。このパルス信号Ｐ２の進んだ分は上記
第２図ａにて説明した通りに補正され、パルス信
号Ｐ１とパルス信号Ｐ２とが同期することにな
る。
り遅れている場合を示している。この時も上記同
様パルス信号Ｐ１が“Ｌ”レベルでかつパルス信
号Ｐ２が“Ｈ”レベルの期間、ANDゲート６を
閉じる禁止信号PsがNANDゲート５より出力さ
れ、該期間のパルスが間引かれたクロツクパルス
CP′がカウンタ２に送出される。従つてカウンタ
２はカウンタ１に比べて上記間引かれたパルスの
数だけ遅れることになり、図示の例では結果的に
逆にパルス信号Ｐ２がパルス信号Ｐ１より進んだ
形になる。このパルス信号Ｐ２の進んだ分は上記
第２図ａにて説明した通りに補正され、パルス信
号Ｐ１とパルス信号Ｐ２とが同期することにな
る。
なお、第２図ａ，ｂにおいてパルス信号Ｐ２中
の破線は論理回路３が働かなかつた場合つまり、
Psが“Ｌ”レベルにならない場合の波形を示し
ている。
の破線は論理回路３が働かなかつた場合つまり、
Psが“Ｌ”レベルにならない場合の波形を示し
ている。
このように上記第１の実施例によれば、簡単な
ゲート回路の組合せからなる論理回路３を設ける
のみでカウンタ１とカウンタ２とを同期させるこ
とができ、共通の発振回路から送出されるクロツ
クパルスで動作させることができる。またパルス
信号Ｐ２がパルス信号Ｐ１より進んでいる場合に
はパルス信号Ｐ１の１サイクル以内に、逆にパル
ス信号Ｐ２がパルス信号Ｐ１より遅れている場合
にも少なくともパルス信号Ｐ１の次のサイクルに
は同期させることができ、初期設定入力を必要と
しない。更にまたカウンタ１，２の動作中、ノイ
ズ等により同期がはずれても直ちに再び同期をと
ることができ、安定した出力パルスを得ることが
できる。
ゲート回路の組合せからなる論理回路３を設ける
のみでカウンタ１とカウンタ２とを同期させるこ
とができ、共通の発振回路から送出されるクロツ
クパルスで動作させることができる。またパルス
信号Ｐ２がパルス信号Ｐ１より進んでいる場合に
はパルス信号Ｐ１の１サイクル以内に、逆にパル
ス信号Ｐ２がパルス信号Ｐ１より遅れている場合
にも少なくともパルス信号Ｐ１の次のサイクルに
は同期させることができ、初期設定入力を必要と
しない。更にまたカウンタ１，２の動作中、ノイ
ズ等により同期がはずれても直ちに再び同期をと
ることができ、安定した出力パルスを得ることが
できる。
第３図は本発明の第２の実施例を示すもので、
この実施例は上記第１の実施例においてNOT回
路４を除去し代りにカウンタ２の出力端子OUT
とNANDゲート５との間にNOT回路７を挿入し
た論理回路３′を使用したものである。該論理回
路３′によればパルス信号Ｐ１が“Ｈ”レベルで
かつパルス信号Ｐ２が“Ｌ”レベルである期間の
パルスを間引いたクロツクパルスがカウンタ２に
送出されることになる。従つて該禁止期間に相当
する時間だけパルス信号Ｐ２の立上りが遅れるこ
とになり、パルス信号Ｐ１との同期がとられる。
なお、その他の構成及び効果は第１の実施例と同
様である。
この実施例は上記第１の実施例においてNOT回
路４を除去し代りにカウンタ２の出力端子OUT
とNANDゲート５との間にNOT回路７を挿入し
た論理回路３′を使用したものである。該論理回
路３′によればパルス信号Ｐ１が“Ｈ”レベルで
かつパルス信号Ｐ２が“Ｌ”レベルである期間の
パルスを間引いたクロツクパルスがカウンタ２に
送出されることになる。従つて該禁止期間に相当
する時間だけパルス信号Ｐ２の立上りが遅れるこ
とになり、パルス信号Ｐ１との同期がとられる。
なお、その他の構成及び効果は第１の実施例と同
様である。
以上説明したように本発明によれば、同一クロ
ツクパルスを計数して同一波形のパルスを出力す
る２つのカウンタを有し、上記一方のカウンタに
は直接上記クロツクパルスを供給し、他方のカウ
ンタには上記一方のカウンタの出力レベルが低レ
ベル（または高レベル）でかつ他方のカウンタの
出力レベルが高レベル（または低レベル）である
期間、信号を通さない論理回路を介して上記クロ
ツクパルスを供給することにより、同期のずれの
期間に相当するパルスを間引いたクロツクパルス
を上記他方のカウンタに供給することができるた
め、簡単な論理回路を付加するのみで２つのカウ
ンタの同期を取ることができ、この種の計数回路
を安価に提供することができる。また本発明を利
用して周期的な出力をもつ２つの並列なシステム
の時計回路を共通のクロツクで動作させることが
できる。
ツクパルスを計数して同一波形のパルスを出力す
る２つのカウンタを有し、上記一方のカウンタに
は直接上記クロツクパルスを供給し、他方のカウ
ンタには上記一方のカウンタの出力レベルが低レ
ベル（または高レベル）でかつ他方のカウンタの
出力レベルが高レベル（または低レベル）である
期間、信号を通さない論理回路を介して上記クロ
ツクパルスを供給することにより、同期のずれの
期間に相当するパルスを間引いたクロツクパルス
を上記他方のカウンタに供給することができるた
め、簡単な論理回路を付加するのみで２つのカウ
ンタの同期を取ることができ、この種の計数回路
を安価に提供することができる。また本発明を利
用して周期的な出力をもつ２つの並列なシステム
の時計回路を共通のクロツクで動作させることが
できる。
図面は本発明の説明に供するもので、第１図は
本発明の計数回路の第１の実施例を示す回路図、
第２図ａ，ｂは第１の実施例におけるパルスのタ
イムチヤート、第３図は本発明の第２の実施例を
示す回路図である。 １，２……カウンタ、３……論理回路、４……
NOT回路、５……NANDゲート、６……AND
ゲート、CP……クロツクパルス、Ｐ１……カウ
ンタ１のパルス信号、Ｐ２……カウンタ２のパル
ス信号、Ps……禁止信号、CP′……カウンタ２に
送出されるクロツクパルス。
本発明の計数回路の第１の実施例を示す回路図、
第２図ａ，ｂは第１の実施例におけるパルスのタ
イムチヤート、第３図は本発明の第２の実施例を
示す回路図である。 １，２……カウンタ、３……論理回路、４……
NOT回路、５……NANDゲート、６……AND
ゲート、CP……クロツクパルス、Ｐ１……カウ
ンタ１のパルス信号、Ｐ２……カウンタ２のパル
ス信号、Ps……禁止信号、CP′……カウンタ２に
送出されるクロツクパルス。
Claims (1)
- １ 同一クロツクパルスを計数して同一波形のパ
ルスを出力する２つのカウンタを有し、上記一方
のカウンタには直接上記クロツクパルスを供給
し、他方のカウンタには上記一方のカウンタの出
力レベルが低レベル（または高レベル）でかつ他
方のカウンタの出力レベルが高レベル（または低
レベル）である期間、信号を通さない論理回路を
介して上記クロツクパルスを供給するようにした
ことを特徴とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063063A JPS58181330A (ja) | 1982-04-15 | 1982-04-15 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063063A JPS58181330A (ja) | 1982-04-15 | 1982-04-15 | 計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58181330A JPS58181330A (ja) | 1983-10-24 |
| JPS6367775B2 true JPS6367775B2 (ja) | 1988-12-27 |
Family
ID=13218502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063063A Granted JPS58181330A (ja) | 1982-04-15 | 1982-04-15 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58181330A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238612A (ja) * | 1987-03-26 | 1988-10-04 | Nec Eng Ltd | クロツク位相制御回路 |
-
1982
- 1982-04-15 JP JP57063063A patent/JPS58181330A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58181330A (ja) | 1983-10-24 |
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