KR200188170Y1 - 클럭 발생기 - Google Patents

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Abstract

본 고안은 클럭 발생기에 관한 것으로, 내부 클럭신호를 소정의 지연수단을 이용하여 지연시킨 다음 상기 내부 클럭신호를 상기 지연수단에 의해 지연된 클럭신호와 논리 연산하여 그 위상차에 비례하는 주파수 및 듀티비를 갖는 외부 클럭신호를 발생시키는 것으로, 아날로그 전압제어 발진기를 사용하지 않고, 전압제어 지연수단과 이를 제어하기 위한 지연 제어수단을 이용하여 내부 클럭신호를 분주함으로써 높은 주파수와 안정된 듀티비를 갖는 새로운 클럭신호를 발생시키는 효과가 있다.

Description

클럭 발생기
본 고안은 클럭 발생기에 관한 것으로 특히 내부 클럭신호보다 주파수가 높거나 낮은 외부 클럭신호를 발생시키는 클럭 발생기에 관한 것이다.
클럭신호는 디지탈 시스템에서는 필수적인 신호이다. 이 클럭신호는 시스템을 구성하는 각각의 구성요소들의 동작을 일치시키거나, 동작 타이밍을 결정하는 기준신호로 사용된다. 대개의 경우 메인 클럭신호가 존재하고, 이 메인 클럭신호의 주파수를 조절하여 각각의 구성요소의 동작에 필요한 주파수의 서브 클럭신호를 만들어 사용한다.
반도체 기술의 집적도가 충분히 발달하여 메모리의 데이타 저장용량이 크게 증가하였고, 이 때문에 중앙처리장치로 사용되는 마이크로 프로세서 등에서 처리해야할 데이타의 양 또한 크게 증가하였다. 따라서 현재로서는 디지탈 시스템의 동작속도를 향상시키는 것이 무엇보다도 중요한 것으로 인식되고 있다. 중앙처리장치용 마이크로 프로세서뿐만 아니라 근래에는 디지탈 형태의 영상신호와 음성신호를 처리하는 엠펙 디코더(MPEG decoder)나 디에스피(DSP, Digital Signal Processing) 등의 사용이 크게 증가하였으며, 더구나 온라인으로 전달되는 데이타를 실시간으로 처리해야 하는 경우도 많다. 이와 같이 디지탈화된 영상신호나 음성신호를 실시간으로 처리하기 위해서는 시스템을 매우 높은 주파수의 안정된 클럭신호로 구동해야 할 필요가 있다.
클럭신호를 발생시키는 수단으로는 칩 외부에 수정 발진자를 연결하여 필요한 발진신호를 얻는다. 이와 같이 수정 발진자를 이용하여 만든 클럭신호는 다소 안정적이지 못하다. 또한 시스템의 각각의 구성요소에서 요구하는 주파수와 다를 수 있기 때문에 이에 대한 별도의 클럭신호 주파수 변환과정이 필요하다.
이와 같은 클럭신호 변환수단 가운데 하나인 위상동기루프 회로를 도 1에 나타내었다. 위상동기루프 회로는 일반적으로 내부 클럭신호와 기준 클럭신호의 위상을 동기 시키기 위한 회로이지만, 도 1에 나타낸 바와 같은 전하펌프를 이용한 위상동기루프회로를 응용하여 주파수 발생기로 사용하기도 한다.
위상동기루프 회로는 위상 검출기(11)와 전하펌프 회로(12), 저역통과필터(13), 아날로그 전압제어 발진기(14) 및 분주기(15)로 구성된다. 아날로그 전압제어 발진기(14)는 내부의 발진소자를 이용하여 소정 주파수의 발진신호를 만들어낸다. 이 발진신호는 분주기(15)를 통해 위상 검출기(11)에 피드백된다. 위상 검출기(11)에서는 아날로그 전압제어 발진기(14)에서 피드백된 발진신호와 내부 클럭신호(CLK_IN)의 위상을 상호 비교한다. 만약 내부 클럭신호(CLK_IN)가 피드백된 발진신호보다 위상이 앞서면 다운 신호(D)를 출력하고, 반대로 내부 클럭신호(CLK_IN)가 피드백된 발진신호보다 위상이 뒤지면 업 신호(U)를 출력한다. 이 업 신호(U)와 다운 신호(D)는 전하펌프 회로(12)의 펌핑 동작을 제어한다. 위상 검출기에서 업 신호(U)가 출력되면 전하펌프 회로(12)의 펌핑 동작이 활발해져서 보다 높은 전압의 출력신호를 발생시킨다. 반대로 위상 검출기(11)에서 다운 신호(D)가 출력되면 전하펌프 회로(12)의 동작이 둔화되어 상대적으로 낮은 전압의 출력신호가 발생한다. 저역통과필터(13)에서는 전하펌프 회로(12)의 출력신호를 필터링하여 소정 레벨의 직류전압으로 변환한다. 이 직류전압에 의해 아날로그 전압제어 발진기(14)의 발진 정도가 제어된다. 이 아날로그 전압제어 발진기(14)에서 출력되는 발진신호가 곧 주파수 변환된 외부 클럭신호(CLK_OUT)이다. 이 외부 클럭신호(CLK_OUT)가 분주기(15)를 통해 다시 위상 검출기(11)로 피드백되어 상술한 일련의 동작이 반복된다. 이때 분주기(15)의 값을 얼마로 정하는지에 따라 외부 클럭신호(CLK_OUT)의 주파수를 제어할 수 있는 것이다.
그러나 이와 같은 종래의 클럭신호 발생기는 아날로그 전압제어 발진기를 필요로 하기 때문에 칩의 크기와 전력소모를 크게 증가시키는 원인이 된다. 또한 내부 클럭신호가 기준 발진신호의 위상에 동기(locking)되기 까지는 수 ms의 시간이 필요하기 때문에 동작속도를 떨어뜨리는 원인이 되기도 한다.
따라서 본 고안은 아날로그 전압제어 발진기를 사용하지 않고, 전압제어 지연수단과 이를 제어하기 위한 지연 제어수단을 이용하여 내부 클럭신호를 분주함으로써 높은 주파수와 안정된 듀티비를 갖는 새로운 클럭신호를 발생시키는데 그 목적이 있다.
도 1은 종래의 위상동기루프회로를 이용한 클럭 발생기를 나타낸 블록도.
도 2는 본 고안에 따른 클럭 발생기를 나타낸 블록도.
도 3은 도 2에 나타낸 본 고안에 따른 클럭 발생기의 입출력 특성을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 22 : 위상 검출기 12 : 전하펌프
13 : 저역통과필터 14 : 아날로그 전압제어 발진기
15 : 분주기 21 : 전압제어 지연부
23 : 지연 제어부
본 고안은 내부 클럭신호를 소정의 지연수단을 이용하여 지연시킨 다음 상기 내부 클럭신호를 상기 지연수단에 의해 지연된 클럭신호와 논리 연산하여 그 위상차에 비례하는 주파수 및 듀티비를 갖는 외부 클럭신호를 발생시키도록 이루어진다.
이와 같이 이루어진 본 고안의 바람직한 실시예를 도 2와 도 3을 참조하여 설명하면 다음과 같다. 도 2는 본 고안에 따른 클럭 발생기를 나타낸 블록도이며, 도 3은 도 2에 나타낸 본 고안에 따른 클럭 발생기의 입출력 특성을 나타낸 타이밍도이다.
도 2에 나타낸 바와 같이 본 고안의 클럭 발생기는 전압제어 지연부(21)와 위상 검출기(22), 지연 제어부(23)로 구성된다. 위상 검출기(22)는 모두 두 개의 입력신호를 갖는다. 두 개의 입력신호 가운데 하나는 내부 클럭신호(CLK_IN)가 직접 입력되는 것이며, 다른 하나는 전압제어 지연부(21)에 의해 본래의 내부 클럭신호(CLK_IN)보다 다소 지연된 클럭신호(CLK_D)이다.
위상 검출기(21)는 이 두 개의 클럭신호(CLK_IN)(CLK_D)의 위상을 검출한다. 이때 위상 검출기(21)의 위상검출 방법은 두 클럭신호(CLK_IN)(CLK_D)를 배타적 오어 연산하거나 배타적 노어 연산하는 것이다. 이렇게 되면 위상 검출기(22)에 입력된 두 클럭신호(CLK_IN)(CLK_D)의 위상차에 기인한 새로운 듀티비(duty ratio)와 주파수를 갖는 외부 클럭신호(CLK_OUT)가 만들어진다.
새로운 외부 클럭신호(CLK_OUT)의 주파수가 내부 클럭신호(CLK_IN)의 주파수와 다른 것은 본 고안이 본래 의도하는 바이므로 문제될 것이 없지만, 듀티비가 변하는 것은 바람직하지 못한다. 왜냐하면 시스템의 구성요소들이 클럭신호에 동기될때 클럭신호의 상승 모서리뿐만 아니라 하강 모서리에서도 동기되기 때문이다. 만약 클럭신호의 듀티비가 다르다면 시스템 전체의 동작 타이밍 특성을 최적화하는것이 매우 곤란해진다. 이 때문에 클럭신호는 50%의 듀티비를 가질 필요가 있는 것이다.
이와 같은 동작특성에 따른 입출력 신호가 도 3에 나타나있다. 도 3의 (1)과 (2)가 각각 내부 클럭신호(CLK_IN)와 지연된 클럭신호(CLK_D)이다. 지연된 클럭신호(CLK_D)가 내부 클럭신호(CLK_IN)보다 위상이 45도 뒤지는 것을 알 수 있는데, 이는 전압제어 지연부(23)의 작용에 의한 것이다. 이 두 클럭신호(CLK_IN)(CLK_D)를 배타적 오어 연산한 결과가 도 3의 (3)이며, 배타적 노어 연산한 결과가 도 3의 (4)이다. 도 3의 (3)과 (4) 모두 50%의 듀티비를 갖는다.
도 3의 타이밍도는 본 고안에 따른 클럭 발생기의 전압제어 지연부(21)가 내부 클럭신호(CLK_IN)의 위상을 정확히 45도 뒤지도록 지연시킨 것을 가정한 것이다. 그러나 실제의 지연수단은 제조 공정상의 미스매치로 인하여 그 값이 달라질 수 있는 여지가 충분히 있다. 만약 지연수단이 설계자가 의도했던 정확한 값을 구현해내지 못한다면 본래의 내부 클럭신호(CLK_IN)와 지연된 클럭신호(CLK_D)의 위상차를 정확히 제어할 수 없게되고, 이로 인하여 외부 클럭신호(CLK_OUT)의 듀티비가 50%로 유지되지 못한다. 따라서 위상 검출기(22)에서 출력되는 외부 클럭신호(CLK_OUT)를 지연 제어부(23)를 통하여 전압제어 지연부(21)로 피드백 시킨다. 이 피드백된 신호를 전압제어 지연부(21)의 제어전압으로 사용함으로써 외부 클럭신호(CLK_OUT)의 듀티비의 오차를 전압제어 지연부(21)의 지연값에 반영시키는 것이다.
따라서 본 고안은 아날로그 전압제어 발진기를 사용하지 않고, 전압제어 지연수단과 이를 제어하기 위한 지연 제어수단을 이용하여 내부 클럭신호를 분주함으로써 높은 주파수와 안정된 듀티비를 갖는 새로운 클럭신호를 발생시키는 효과가 있다.

Claims (5)

  1. 클럭 발생기에 있어서,
    내부 클럭신호를 소정의 지연수단을 이용하여 지연시킨 다음 상기 내부 클럭신호를 상기 지연수단에 의해 지연된 클럭신호와 논리 연산하여 그 위상차에 비례하는 주파수 및 듀티비를 갖는 외부 클럭신호를 발생시키는 클럭 발생기.
  2. 청구항 1에 있어서, 상기 지연수단이 전압제어 지연수단인 것이 특징인 클럭 발생기.
  3. 청구항 2에 있어서, 상기 전압제어 지연수단이 상기 출력 클럭신호의 듀티비에 따라 그 지연시간의 크기가 제어되는 클럭 발생기.
  4. 청구항 1에 있어서, 상기 내부 클럭신호와 상기 지연된 클럭신호의 논리연산이 배타적 오어 연산인 것이 특징인 클럭 발생기.
  5. 청구항 1에 있어서, 상기 내부 클럭신호와 상기 지연된 클럭신호의 논리연산이 배타적 노어 연산인 것이 특징인 클럭 발생기.
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