JP2000106524A

JP2000106524A - Ｐｌｌ回路

Info

Publication number: JP2000106524A
Application number: JP11020405A
Authority: JP
Inventors: Ikuaki Washimi; 育亮鷲見
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1998-07-31
Filing date: 1999-01-28
Publication date: 2000-04-11

Abstract

(57)【要約】【課題】消費電力が小さい、高い周波数帯でも使用で
き、かつロックアップ時間が短いＰＬＬ回路を提供す
る。【解決手段】電圧制御発振器１２の出力を分周する可
変分周装置１１と、第１固定分周器１ａを介して、位相
が異なる第１基準信号と第２基準信号を発生する発生手
段５と、第１基準信号と可変分周装置１１の出力の各位
相を比較する第１比較器６と、第２基準信号と可変分周
装置１１の出力の各位相を比較する第２比較器１０と、
可変分周装置１１と電圧制御発振器１２との間に設けら
れた第２固定分周器１２ａとを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関す
る。

【０００２】

【従来の技術】従来より、この種の回路は例えば「ＳＡ
ＮＹＯＴＥＣＨＮＩＣＡＬＲＥＶＩＥＷ」、ＶＯ
Ｌ．１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁の図
１に示されている。この図１によると、基準信号ＦＲを
発生する基準発振器と、出力信号ＦＯを分周して帰還信
号ＦＶを発生する可変分周器と、帰還信号ＦＶの位相
を、基準信号ＦＲの位相と比較し、誤差信号ＥＲを発生
する１個の位相比較器が設けられている。そして誤差信
号ＥＲに応答し制御電圧ＣＶを発生するローパスフィル
タと、制御電圧ＣＶに応答し出力信号ＦＯを発生する電
圧制御発振器とが設けられている。

【０００３】

【発明が解決しようとする課題】しかし上述の回路で
は、論理回路部分は主にＣＭＯＳで構成されるが、可変
分周器を構成するＣＭＯＳに於ては、高速動作可変分周
を実現するため、消費電力が大きい第１の欠点がある。

【０００４】また近年、加入者の増加により、現行の周
波数帯域では、チャンネル数の増加に対処できない。そ
こで、高い周波数帯を使用できるＰＬＬ回路が必要とな
る。しかし、従来の可変分周器は、分周値の可変性によ
り、分周できる上限の周波数には限界がある第２の欠点
がある。

【０００５】これらの欠点を解決するために本発明者
は、基準発振器と位相比較器との間に電力消費の少ない
固定分周器と、電圧制御発振器と可変分周器との間に固
定分周器を設ける固定プリスケーラ方式を試みた。

【０００６】例えば分周比４の固定分周器を設けた場
合、位相比較器に供給される基準信号は元の周波数の１
／４倍となり、位相比較の回数も１／４倍となる。その
結果、ロックアップ時間（出力信号ＦＯと同期する迄の
時間）が長くなる第３の欠点がある。故に、本発明はこ
の様な従来の欠点を考慮し、消費電力が小さい、高い周
波数帯でも使用できる、ロックアップ時間が短いＰＬＬ
回路を提供する。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、電圧制御発振器の出力を分
周する可変分周装置と、第１固定分周器を介して、位相
が異なる第１基準信号と第２基準信号を発生する発生手
段と、前記第１基準信号と前記可変分周装置の出力の各
位相を比較する第１比較器と、前記第２基準信号と前記
可変分周装置の出力の各位相を比較する第２比較器と、
前記可変分周装置と前記電圧制御発振器との間に設けら
れた第２固定分周器とを具備する。

【０００８】請求項２の本発明では、前記発生手段は、
前記第１基準信号と各々異なる位相を持つ複数の第２基
準信号を発生し、前記第２比較器は、各々の前記第２基
準信号と前記可変分周装置の出力の位相を各々比較する
複数の位相比較器により構成する。

【０００９】請求項３の本発明では、前記可変分周装置
を複数の可変分周器で構成し、制御部を設け、該制御部
は、前記可変分周器に所定のイネーブル信号を与え動作
させる。

【００１０】請求項４の本発明では、第１固定分周器を
介して、電圧制御発振器の出力を分周する可変分周器
と、第２固定分周器を介して基準周波数を分周し、位相
が異なる複数の基準信号を発生する発生手段と、前記可
変分周器の出力と前記基準信号の位相を比較する位相比
較器とを備え、前記可変分周器および前記位相比較器を
各々、複数個設ける。

【００１１】請求項５の本発明では、前記第１固定分周
器および前記第２固定分周器の分周比をＰとし、前記可
変分周器および前記位相比較器の各々の数をＮとし、Ｐ
＝Ｎに設定する。

【００１２】

【発明の実施の形態】以下に、本発明の実施の形態１に
係るＰＬＬ回路を図１のブロック図に従い説明する。図
１に於て、基準発振器１は、例えば周波数９ＫＨＺの基
準信号ＦＲを第１固定分周器１ａへ出力する。第１固定
分周器１ａの分周比は例えば４であり、第１固定分周器
１ａが出力する第１基準信号ＦＲ１は周波数が９ＫＨＺ
／４＝２．２５ＫＨＺとなる。

【００１３】遅延回路２、３、４は第１基準信号ＦＲ１
に応答して、各々、位相が互いに異なる複数の第２基準
信号ＦＲ２、ＦＲ３、ＦＲ４を発生する。これらの基準
発振器１と遅延回路２、３、４とにより（基準信号）発
生手段５が構成されている。即ち、発生手段５は、第１
固定分周器１ａを介して、位相が異なる第１基準信号Ｆ
Ｒ１と、第２基準信号ＦＲ２、ＦＲ３、ＦＲ４を発生す
る。

【００１４】より具体的には、第１基準信号ＦＲ１は第
１比較器（位相比較器）６に入力される。遅延回路２
は、第１基準信号ＦＲ１を１／４周期だけ遅延させ、そ
れを第２基準信号ＦＲ２として、位相比較器７へ出力す
る。遅延回路３は、第１基準信号ＦＲ１を１／２周期だ
け遅延させ、それを第２基準信号ＦＲ３として、位相比
較器８へ出力する。遅延回路４は、第１基準信号ＦＲ１
を３／４周期だけ遅延させ、それを第２基準信号ＦＲ４
として、位相比較器９へ出力する。これらの位相比較器
７、８、９により、第２比較器１０が構成される。

【００１５】可変分周装置１１は、電圧制御発振器１２
からの出力信号ＦＯを第２固定分周器（例えば分周比
４）１２ａを介して分周し、帰還信号を発生する。可変
分周装置１１は例えば可変分周器１３、１４、１５、１
６から構成され、可変分周器１３、１４、１５、１６の
各入力側は共に、第２固定分周器１２ａの出力側に接続
されている。

【００１６】第１比較器６は、可変分周装置１１（詳し
くは可変分周器１３）の出力（帰還信号ＦＶ１）の位相
および周波数と、第１基準信号ＦＲ１の位相および周波
数を比較する。第１比較器６は上記比較の結果、２個の
出力端子に各々、ポンプアップ信号と、ポンプダウン信
号を出力する。検出器１７はアンドゲート等から成りポ
ンプアップ信号とポンプダウン信号のアンドをとり、そ
の信号を制御部１８（ＣＰＵ等から成る）へ出力する。
検出器１７によりロック状態が検出される。チャージポ
ンプ１９はポンプアップ信号およびポンプダウン信号が
入力され誤差信号ＥＲ１を出力する。

【００１７】同様に、第２比較器１０は、可変分周装置
１１の出力の位相および周波数と、第２基準信号の位相
および周波数を比較する。具体的には、位相比較器７は
可変分周器１４の帰還信号ＦＶ２の位相および周波数
と、第２基準信号ＦＲ２の位相および周波数を比較す
る。位相比較器７は上記比較の結果、ポンプアップ信号
とポンプダウン信号を検出器２０へ出力し、検出器２０
は上記両信号のアンドをとり、制御部１８へ出力する。
チャージポンプ２１は上記両信号が入力され、誤差信号
ＥＲ２を出力する。

【００１８】また、位相比較器８は、可変分周器１５の
帰還信号ＦＶ３の位相および周波数と、第２基準信号Ｆ
Ｒ３の位相および周波数を比較する。位相比較器８は上
記比較の結果、ポンプアップ信号とポンプダウン信号を
検出器２２へ出力し、検出器２２は上記両信号のアンド
をとり、制御部１８へ出力する。チャージボンプ２３は
上記両信号が入力され、誤差信号ＥＲ３を出力する。

【００１９】位相比較器９は、可変分周器１６の帰還信
号ＦＶ４の位相および周波数と、第２基準信号ＦＲ４の
位相および周波数を比較する。位相比較器９は上記比較
の結果、ポンプアップ信号とポンプダウン信号を検出器
２４へ出力し、検出器２４は上記両信号のアンドをと
り、制御部１８へ出力する。チャージボンプ２５は上記
両信号が入力され、誤差信号ＥＲ４を出力する。この様
に、第２比較器１０は各々の第２基準信号ＦＲ２、ＦＲ
３、ＦＲ４と、可変分周装置１１の出力ＦＶ２、ＦＶ
３、ＦＶ４との位相等を各々比較する。複数の位相比較
器７、８、９により構成されている。

【００２０】ローパスフィルタ２６は位相比較器６、
７、８、９からの誤差信号ＥＲ１、ＥＲ２、ＥＲ３、Ｅ
Ｒ４に応答して、制御電圧ＣＶを電圧制御発振器１２へ
出力する。電圧制御発振器１２は制御電圧ＣＶに応答し
て、出力信号ＦＯを発生する。

【００２１】制御部１８の出力端子ａ、ｂ、ｃは位相比
較器７の端子ａと、位相比較器８の端子ｂと、位相比較
器９の端子ｃに各々接続されている（接続線は図示せ
ず）。制御部１８は、端子ａ、ｂ、ｃを介して、位相比
較器７、８、９に所定のイネーブル信号を出力する。ま
た制御部１８は、可変分周器１３、１４、１５、１６に
所定のイネーブル信号を出力する。

【００２２】制御部１８は第１基準信号ＦＲ１に基づ
き、遅延回路２、３、４および位相比較器７、８、９お
よび可変分周器１３、１４、１５、１６を制御する。即
ち、位相比較器７、８、９への各イネーブル信号出力タ
イミングと、可変分周器１４、１５、１６への各イネー
ブル信号出力タイミングとは、遅延回路２、３、４への
各出力タイミングと同期すべく、制御部１８は制御す
る。

【００２３】具体的には、制御部１８の制御により第１
基準信号ＦＲ１が第１比較器（位相比較器）６に入力さ
れるのに同期し、可変分周器１３はイネーブル化され
る。そして、可変分周器１４は、可変分周器１３よりも
１／４周期だけ遅れてイネーブル化される。可変分周器
１５は可変分周器１４よりも１／４周期だけ遅れてイネ
ーブル化される。可変分周器１６は可変分周器１５より
も１／４周期だけ遅れてイネーブル化される。その結
果、１／４周期遅れで、位相を比較する４つのループを
備えた構成となる。

【００２４】また、第１固定分周器１ａおよび第２固定
分周器１２ａの分周比をＰとし（上述の例では４）、第
１比較器６および第２比較器１０の総数（上述の例では
位相比較器６、７、８、９）をＮとし、Ｐ＝Ｎに設定す
ると固定分周器１ａ、１２ａのロックアップ時間が遅れ
る欠点が解消される。そして、固定分周器を使わない従
来方式と同等の性能を持つ。以上の部品により、本ＰＬ
Ｌ回路２７が構成されている。

【００２５】次に、このＰＬＬ回路２７の動作を図１と
図２のタイミングチャートに従い説明する。基準発振器
１は例えば周波数９ＫＨＺの基準信号ＦＲを出力する。
基準信号ＦＲは、第１固定分周器１ａにより、周波数
２．２５ＫＨＺの第１基準信号ＦＲ１に変換され、第１
比較器６へ与えられる。

【００２６】第１基準信号ＦＲ１は遅延回路２により１
／４周期（Ｔｒｅｆ／４）だけ遅延され、第２基準信号
ＦＲ２として、位相比較器７へ与えられる。第１基準信
号ＦＲ１は遅延回路３により１／２周期だけ遅延され、
第２基準信号ＦＲ３として、位相比較器８へ与えられ
る。第１基準信号ＦＲ１は遅延回路４により３／４周期
だけ遅延され、第２基準信号ＦＲ４として、位相比較器
９へ与えられる。

【００２７】一方、電圧制御発振器１２からの出力信号
ＦＯは、第２固定分周器１２ａと可変分周器１３により
分周され、帰還信号ＦＶ１として、位相比較器６へ与え
られる。同様に、帰還信号ＦＶ２、ＦＶ３、ＦＶ４は位
相比較器７、８、９へ与えられる。

【００２８】帰還信号ＦＶ１の位相および周波数は、位
相比較器６により、第１基準信号ＦＲ１の位相および周
波数と比較され、その結果として、誤差信号ＥＲ１がロ
ーパスフィルタ２６へ与えられる。同様にして、誤差信
号ＥＲ２、ＥＲ３、ＥＲ４がローパスフィルタ２６へ与
えられる。従って、位相比較器６、７、８、９は全体と
して、第１基準信号ＦＲ１の１周期（Ｔｒｅｆ）の間
に、位相比較を４回（タイミングＴ１、Ｔ２、Ｔ３、Ｔ
４）行う。

【００２９】誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４
はローパスフィルタ２６により制御電圧ＣＶに変換さ
れ、電圧制御発振器１２は、制御電圧ＣＶに比例した周
波数を有する出力信号ＦＯを発生する。

【００３０】この様に、タイミングＴ１を基準位置とし
て、位相比較器６は、第１基準信号ＦＲ１と帰還信号Ｆ
Ｖ１につき、位相および周波数を比較する。タイミング
Ｔ２を基準位置として、位相比較器１４は第２基準信号
ＦＲ２と帰還信号ＦＶ２につき、位相および周波数を比
較する。可変分周器１５、１６も同様の動作を行う。こ
の様にして、出力信号ＦＯは第１基準信号ＦＲ１に位相
同期（ロックアップ）されることになる。

【００３１】このＰＬＬ回路２７では、第２基準信号Ｆ
Ｒ２が第１基準信号ＦＲ１に対しπ／２ずつずらされ、
第１基準信号ＦＲ１の１周期（Ｔｒｅｆ）の間に位相比
較が４回行われるため、ロックアップ時間が短縮され
る。ところが上述した様に、本発明では、従来に比べ、
第１固定分周器１ａと第２固定分周器１２ａを設けてい
るので、基準信号の周波数は１／４倍である。従って、
本発明は従来と同程度のロックアップ時間となる。

【００３２】しかし、第２固定分周器１２ａを電力消費
の少ない固定分周器で構成し、電力消費効率の悪い可変
分周装置１１を低速デバイスにて、低い周波数で動作で
きる様に構成できるので、全体的に、消費電力を軽減す
る事ができる。

【００３３】次に、本発明の実施の形態２に係るＰＬＬ
回路を図３のブロック図に従い説明する。図３に於て、
基準発振器３１は、例えば周波数９ＫＨＺの基準信号Ｆ
Ｒを第２固定分周器３１ａへ出力する。第２固定分周器
３１ａの分周比は例えばＰであり、第２固定分周器３１
ａが出力する基準信号ＦＲ１は周波数が９ＫＨＺ／Ｐと
なる。

【００３４】遅延回路３２、３３、３４、…３Ｐは基準
信号ＦＲ１に応答して、各々、位相が互いに異なる複数
の基準信号ＦＲ２、ＦＲ３、…ＦＲＮを発生する。これ
らの基準発振器３１と、遅延回路３２、３３、３４、…
３Ｐとにより、（基準信号）発生手段３５が構成されて
いる。即ち、発生手段３５は、第２固定分周器３１ａを
介して、位相が異なる基準信号ＦＲ１と、基準信号ＦＲ
２、ＦＲ３、…ＦＲＮを発生する。

【００３５】より具体的には、基準信号ＦＲ１は位相比
較器３６に入力される。遅延回路３２は、基準信号ＦＲ
１を１／Ｐ周期だけ遅延させ、それを基準信号ＦＲ２と
して位相比較器３７へ出力する。遅延回路３３は、基準
信号ＦＲ１を２／Ｐ周期だけ遅延させ、それを基準信号
ＦＲ３として、位相比較器３８へ出力する。遅延回路３
Ｎは、基準信号ＦＲ１を（Ｐ−１）／Ｐ周期だけ遅延さ
せ、それを基準信号ＦＲＮとして、位相比較器３Ｎへ出
力する。

【００３６】可変分周装置４１は、電圧制御発振器４２
からの出力信号ＦＯを第１固定分周器（例えば分周比
Ｐ）４２ａを介して分周し、帰還信号を発生する。可変
分周器４３、４４、…４Ｎの各入力側は共に、第１固定
分周器４２ａの出力側に接続されている。

【００３７】位相比較器３６は、可変分周器４１の出力
（帰還信号ＦＶ１）の位相および周波数と、基準信号Ｆ
Ｒ１の位相および周波数を比較する。位相比較器３６は
上記比較の結果、２個の出力端子に各々、ポンプアップ
信号と、ポンプダウン信号を出力する。検出器（図示せ
ず）はアンドゲート等から成りポンプアップ信号とポン
プダウン信号のアンドをとり、その信号を制御部（図示
せず）へ出力する。この検出器により、ロック状態が検
出される。チャージポンプ５０はポンプアップ信号およ
びポンプダウン信号が入力され誤差信号ＥＲ１を出力す
る。

【００３８】同様に、位相比較器３７は可変分周器４３
の帰還信号ＦＶ２の位相および周波数と、基準信号ＦＲ
２の位相および周波数を比較する。位相比較器３７は上
記比較の結果、ポンプアップ信号とポンプダウン信号を
検出器（図示せず）へ出力し検出器は上記両信号のアン
ドをとり、制御部へ出力する。チャージポンプ５１は上
記両信号が入力され、誤差信号ＥＲ２を出力する。

【００３９】また、位相比較器３８は、可変分周器４４
の帰還信号ＦＶ３の位相および周波数と、基準信号ＦＲ
３の位相および周波数を比較する。位相比較器３８は上
記比較の結果、ポンプアップ信号とポンプダウン信号を
検出器（図示せず）へ出力し検出器は上記両信号のアン
ドをとり、制御部へ出力する。チャージポンプ５２は上
記両信号が入力され、誤差信号ＥＲ３を出力する。

【００４０】位相比較器３Ｎは、可変分周器４Ｎの帰還
信号ＦＶＮの位相および周波数と、基準信号ＦＲＮの位
相および周波数を比較する。位相比較器３Ｎは上記比較
の結果、ポンプアップ信号とポンプダウン信号を検出器
（図示せず）へ出力し、検出器は上記両信号のアンドを
とり、制御部へ出力する。チャージポンプ５Ｎは上記両
信号が入力され、誤差信号ＥＲＮを出力する。

【００４１】ローパスフィルタ６１は、チャージポンプ
５０、５１、５２、…５Ｎからの誤差信号ＥＲ１、ＥＲ
２、ＥＲ３、…、ＥＲＮに応答して、制御電圧ＣＶを電
圧制御発振器４２へ出力する。電圧制御発振器４２は、
制御電圧ＣＶに応答して、出力信号ＦＯを発生する。

【００４２】制御部は、基準信号ＦＲ１に基づき、遅延
回路３２、３３、３４、…３Ｎおよびゲート回路６２、
６３、６４、…６Ｎを制御する。ゲート回路６２、６
３、６４、…６Ｎは、可変分周器４１、４３、４４、…
４Ｎの各分周開始時期を、それぞれの遅延回路３２、３
３、３４、…３Ｎに同期させるものである。

【００４３】具体的には、制御部の制御により、ゲート
回路６２の開き方の１例として、電圧制御発振器４２の
出力を分周する時には、まずゲート回路６２を開く。そ
れに引きつづき、ゲート回路６３を、ゲート回路６２よ
りも１／Ｎ周期だけ遅れて開く。ゲート回路６４を、ゲ
ート回路６３よりも１／Ｎ周期だけ遅れて開く。同様
に、ゲート回路６Ｎを、ゲート回路６２よりも（Ｎ−
１）／Ｎ周期だけ遅れて開く。この様に、１／Ｎ周期遅
れで、位相を比較する最大Ｎ個のループを備えた構成と
なっている。

【００４４】また、第１固定分周器４２ａおよび第２固
定分周器３１ａの分周比をＰとし、位相比較器３６〜３
Ｎの総数および可変分周器４１〜４Ｎの総数を各々Ｎと
し、Ｐ＝Ｎに設定すると、固定分周器４２ａ、３１ａの
ロックアップ時間が遅れる欠点が解消される。そして、
固定分周器を使わない従来方式と同等の性能を持つ。以
上の部品により、本ＰＬＬ回路７０が構成されている。

【００４５】次に、このＰＬＬ回路７０の動作を図３に
従い説明する。基準発振器３１は例えば周波数９ＫＨＺ
の基準信号ＦＲを出力する。基準信号ＦＲは、第２固定
分周器３１ａにより、周波数（９／Ｎ）ＫＨＺの基準信
号ＦＲ１に変換され、位相比較器３６へ与えられる。

【００４６】基準信号ＦＲ１は遅延回路３２により１／
Ｎ周期だけ遅延され、基準信号ＦＲ２として、位相比較
器３７へ与えられる。基準信号ＦＲ１は遅延回路３３に
より２／Ｎ周期だけ遅延され、基準信号ＦＲ３として位
相比較器３８へ与えられる。基準信号ＦＲ１は遅延回路
３Ｎにより（Ｎ−１）／Ｎ周期だけ遅延され、基準信号
ＦＲＮとして、位相比較器３Ｐへ与えられる。

【００４７】一方、電圧制御発振器４２からの出力信号
ＦＯは、第１固定分周器４２ａと可変分周器４１により
分周され、帰還信号ＦＶ１として、位相比較器３６へ与
えられる。同様に、帰還信号ＦＶ２、ＦＶ３、…ＦＶＮ
は位相比較器３７、３８、…３Ｎへ与えられる。

【００４８】帰還信号ＦＶ１の位相および周波数は、位
相比較器３６により、基準信号ＦＲ１の位相および周波
数と比較され、その結果として、誤差信号ＥＲ１がロー
パスフィルタ６１へ与えられる。同様にして、誤差信号
ＥＲ２、ＥＲ３、…ＥＲＮがローパスフィルタ６１へ与
えられる。従って、位相比較器３６、３７、３８、…３
Ｎは全体として、基準信号ＦＲ１の１周期（Ｔｒｅｆ）
の間に、位相比較をＮ回（タイミングＴ１、Ｔ２、Ｔ
３、…ＴＮ）行う。

【００４９】誤差信号ＥＲ１、ＥＲ２、ＥＲ３、…ＥＲ
Ｎはローパスフィルタ６１により制御電圧ＣＶに変換さ
れ、電圧制御発振器４２は、制御電圧ＣＶに比例した周
波数を有する出力信号ＦＯを発生する。

【００５０】この様に、タイミングＴ１を基準位置とし
て、位相比較器３６は、基準信号ＦＲ１と帰還信号ＦＶ
１につき、位相および周波数を比較する。タイミングＴ
２を基準位置として、位相比較器３７は基準信号ＦＲ２
と帰還信号ＦＶ２につき、位相および周波数を比較す
る。位相比較器３８、…３Ｎも同様の動作を行う。この
様にして、出力信号ＦＯは基準信号ＦＲ１に位相同期
（ロックアップ）されることになる。

【００５１】このＰＬＬ回路７０では、基準信号ＦＲ２
が基準信号ＦＲ１に対しπ／Ｎずつずらされ、基準信号
ＦＲ１の１周期（Ｔｒｅｆ）の間に位相比較がＮ回行わ
れるため、ロックアップ時間が短縮される。ところが上
述した様に、本発明では、従来に比べ、第１固定分周器
４２ａと第２固定分周器３１ａを設けているので、基準
信号の周波数は１／Ｎ倍である。従って、本発明は従来
と同程度のロックアップ時間となる。

【００５２】しかし、第１固定分周器４２ａを電力消費
の少ない固定分周器で構成し、電力消費効率の悪い可変
分周器４１、４３、４４、…４Ｎを低速デバイスにて、
低い周波数で動作できる様に構成できるので、全体的
に、消費電力を軽減する事ができる。

【００５３】

【発明の効果】上述の様に請求項１の本発明では、第１
固定分周器を介して、位相が異なる第１基準信号と第２
基準信号を発生する発生手段と、第１比較器と、第２比
較器と可変分周装置と電圧制御発振器との間に第２固定
分周器とを設ける。この様に第２固定分周器を電力消費
の少ない固定分周器で構成し、電力消費効率の悪い可変
分周装置を低速デバイスにて、低い周波数で動作できる
様に構成できる。その結果、ＰＬＬ回路全体として、消
費電力を軽減できる。

【００５４】また、第１固定分周器と第２固定分周器に
より基準信号の周波数が小さくなるが、比較器を多段に
する事により、１周期中の位相比較を複数回行うので、
ロックアップ時間は短縮できる（又は従来と同程度にな
る）。

【００５５】請求項２の本発明では、第２比較器は、各
々の第２基準信号と可変分周装置の出力の位相を各々比
較する複数の位相比較器により構成する。その結果、第
１基準信号の１周期中の位相比較の回数が更に増えるの
で、ロックアップ時間が更に早くなる。

【００５６】請求項３の本発明では、可変分周装置を複
数の可変分周器で構成し、制御部は可変分周器に所定の
イネーブル信号を与え動作させる。その結果、各可変分
周器に開閉器（ゲート回路）を設けなくても、各可変分
周器を所定の期間に動作させる事ができ、構成が簡単に
なり、製造コストが安くなる。

【００５７】請求項４の本発明では、第１固定分周器を
介して、電圧制御発振器の出力を分周する可変分周器
と、第２固定分周器を介して基準周波数を分周し、位相
が異なる複数の基準信号を発生する発生手段と、可変分
周器の出力と基準信号の位相を比較する位相比較器とを
備え、可変分周器および位相比較器を各々、複数個設け
る。

【００５８】この様に、第１および第２固定分周器を電
力消費の少ない固定分周器で構成し電力消費効率の悪い
可変分周器を低速デバイスにて、低い周波数で動作でき
るので、消費電力を軽減できる。また、電圧制御発振器
と可変分周器との間に第１固定分周器を設けるので、可
変分周器を可変分周できる動作周波数まで低減できるの
で、高い周波数帯で使用できる。更に、可変分周器およ
び位相比較器を各々、複数個設ける事により、１周期中
の位相比較を複数回行うので、ロックアップ時間は短縮
できる。

【００５９】請求項５の本発明では、第１固定分周器お
よび第２固定分周器の分周比をＰとし、可変分周器およ
び位相比較器の各々の数をＮとし、Ｐ＝Ｎに設ける。こ
の様に構成する事により、基準信号の周波数は元の１／
Ｐ倍になるが、基準信号の１周期中の位相比較はＮ（Ｎ
＝Ｐ）回となるので、ロックアップ時間は従来と同程度
に抑えられる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＰＬＬ回路のブロ
ック図である。

【図２】上記ＰＬＬ回路のタイミングチャートである。

【図３】本発明の実施の形態２に係るＰＬＬ回路のブロ
ック図である。

【符号の説明】

１ａ第１固定手段５発生手段６第１比較器１０第２比較器１１可変分周装置１２電圧制御発振器１２ａ第２固定手段

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J106 AA04 BB10 CC01 CC30 CC38 CC41 CC52 CC53 CC58 DD32 GG09 HH09 KK02 KK03 KK39 KK40 PP03 QQ09 QQ12 RR01 RR06 RR07 RR18

Claims

【特許請求の範囲】

【請求項１】電圧制御発振器の出力を分周する可変分
周装置と、第１固定分周器を介して、位相が異なる第１
基準信号と第２基準信号を発生する発生手段と、前記第
１基準信号と前記可変分周装置の出力の各位相を比較す
る第１比較器と、前記第２基準信号と前記可変分周装置
の出力の各位相を比較する第２比較器と、前記可変分周
装置と前記電圧制御発振器との間に設けられた第２固定
分周器とを具備する事を特徴とするＰＬＬ回路。
【請求項２】前記発生手段は、前記第１基準信号と各
々異なる位相を持つ複数の第２基準信号を発生し、前記
第２比較器は、各々の前記第２基準信号と前記可変分周
装置の出力の位相を各々比較する複数の位相比較器によ
り構成した事を特徴とする請求項１のＰＬＬ回路。
【請求項３】前記可変分周装置を複数の可変分周器で
構成し、制御部を設け、該制御部は、前記可変分周器に
所定のイネーブル信号を与え動作させる事を特徴とする
請求項１又は請求項２のＰＬＬ回路。
【請求項４】第１固定分周器を介して、電圧制御発振
器の出力を分周する可変分周器と、第２固定分周器を介
して基準周波数を分周し、位相が異なる複数の基準信号
を発生する発生手段と、前記可変分周器の出力と前記基
準信号の位相を比較する位相比較器を備え、前記可変分
周器および前記位相比較器を各々、複数個設ける事を特
徴とするＰＬＬ回路。
【請求項５】前記第１固定分周器および前記第２固定
分周器の分周比をＰとし、前記可変分周器および前記位
相比較器の各々の数をＮとし、Ｐ＝Ｎである事を特徴と
する請求項４のＰＬＬ回路。