JP3363867B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関す
る。

【０００２】

【従来の技術】従来、この種の回路は例えば「ＳＡＮＹ
Ｏ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ」、ＶＯＬ．１
０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されて
いる。しかし、この回路は、位相比較器１段型（位置比
較器を１段しか用いないもの）であり、基準信号の１周
期中に、位相比較を１回しか行わないので、ロックアッ
プ時間（出力信号に同期する迄の時間）が短い第１の欠
点がある。

【０００３】この欠点を解消するために、特開平１０−
１３５８２２号公報が提案されている。この公報による
と、位相が互いに異なる複数の基準信号を発生する発生
手段と、電圧制御発振器の出力信号を分周する複数（例
えば４個）の分周器と、各分周器の帰還信号と各基準信
号を比較する複数の位相比較器等が設けられている。

【０００４】

【発明が解決しようとする課題】しかし上記公報の回路
では、電力消費量が大きい第２の欠点がある。本発明者
が、その原因を究明したところ、複数の分周器を設けて
いるためである事が分った。また、ロックアップ時間を
更に短縮するため、基準信号の１周期中に４回位相比較
をするならば、４個の分周器が必要となり電力消費量が
更に大きくなる。

【０００５】また、比較的、多くのスペースを必要とす
る分周器を複数個用いるので、装置が大きくなり、コス
トが高くなり、ＬＳＩ化が困難となる第３の欠点があ
る。故に、本発明はこの様な従来の欠点を考慮して、ロ
ックアップ時間が短い、電力消費量が少ない、コストが
安くＬＳＩ化し易い、ＰＬＬ回路を提供する。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、基準信号発生手段は第１基
準信号と該第１基準信号の周期の１／ｎ（ｎは２以上の
正整数）ずつ位相が遅れるｎ−１個の第２基準信号を発
生し、可変分周手段は電圧制御発振器の出力を分周比Ｎ
／ｎで分周する可変分周器と、該可変分周器の出力をｎ
個の信号に分割することにより前記第１基準信号の周期
の１／ｎずつ位相が遅れる分周比Ｎのｎ−１個の帰還信
号を発生する分割手段を備える。

【０００７】請求項２の本発明では、第１基準信号と該
第１基準信号の周期の１／ｎ（ｎは２以上の正整数）ず
つ位相が遅れるｎ−１個の第２基準信号を発生する基準
信号発生手段と、電圧制御発振器と、該電圧制御発振器
の出力を分周比Ｎで分周し帰還信号を出力する第１可変
分周器と、前記電圧制御発振器の出力を分周比Ｎ／ｎで
分周する第２可変分周器と、該第２可変分周器の出力を
ｎ個の信号に分割することにより前記第１可変分周器の
出力とは基準信号の周期の１／ｎずつ位相が遅れる分周
比Ｎのｎ−１個の帰還信号を発生する分割手段と、前記
第１基準信号と前記第１可変分周器の帰還信号との位相
差の誤差信号及び前記第２基準信号と前記分割手段の帰
還信号との位相差の誤差信号を出力する位相比較手段
と、該位相比較手段が出力する誤差信号を制御電圧に変
換し前記電圧制御発振器に入力する低周波濾波器と、ロ
ック状態で前記第２の可変分周器の動作を停止させる制
御手段を備える。

【０００８】

【０００９】請求項３の本発明では、前記第１可変分周
器及び／又は前記第２可変分周器を、パルススワロカウ
ンタにて構成する。

【００１０】

【発明の実施の形態】以下に、図１と図２に従い、本発
明の実施の形態に係るＰＬＬ回路１を説明する。図１は
ＰＬＬ回路１のブロック図、図２はＰＬＬ回路１に用い
られる各信号のタイムチャートである。

【００１１】これらの図に於て、発生手段３は例えば、
基準発振器ＯＳＣと、固定分周器Ｍと、リング式カウン
タＲＩＣ等から成る。固定分周器Ｍは例えば分周比５で
分周するものであり、基準発振器ＯＳＣとリング式カウ
ンタＲＩＣとの間に接続されている。固定分周器Ｍは、
基準発振器ＯＳＣが出力する信号（発振周波数が例えば
１３ＭＨＺ）を５分周した信号（周波数が２．６ＭＨ
Ｚ）を、リング式カウンタＲＩＣへ出力する。

【００１２】リング式カウンタＲＩＣは例えば、１３個
のフリップフロップ（図示せず）が接続されたものであ
り、上記２．６ＭＨＺの信号の入力に応じて、１３個の
基準信号ＦＲ１〜ＦＲ１３を出力する。

【００１３】図２に示す様に、基準信号ＦＲ２は、基準
信号ＦＲ１の１／１３周期だけ、基準信号ＦＲ１より遅
延する。同様に、基準信号ＦＲＡ（Ａは２から１３まで
の整数）は、Ａ／１３周期だけ、基準信号ＦＲ１より遅
延する。この様にして、基準信号ＦＲ１〜ＦＲ１３の各
基準周波数は、２．６ＭＨＺ÷１３＝２００ＫＨＺであ
り、所望のチャンネル・スペース（局間周波数）に一致
する。上述の様に、発生手段２は、位相が異なる複数の
基準信号ＦＲ１〜ＦＲ１３を発生する。

【００１４】基準信号ＦＲ１は、位相比較器ＰＣ１の１
入力側に入力される。基準信号ＦＲ２〜ＦＲ１３は各
々、オアゲート３の入力側に入力され、オアゲート３の
出力は位相比較器ＰＣ２の１入力側に入力される。

【００１５】第１可変分周器４は例えば、２係数プリス
ケラ５と、スワロカウンタＡ１と、コースカウンタＮ１
等から構成されている。２係数プリスケラ５は例えば、
分周比６４又は分周比６５の分周を行うものである。ス
ワロカウンタＡ１には第１一致回路（図示せず）が接続
され、コースカウンタＮ１には第２一致回路（図示せ
ず）が接続されている。第１可変分周器４から出力され
るロード信号Ｌｏは、スワロカウンタＡ１およびコース
カウンタＮ１に印加されている。

【００１６】例えば、使用者が設定周波数キー（図示せ
ず）に於て、２．０８ＧＨＺを設定したとする。設定周
波数キーに接続された制御部（マイクロコンピュータ等
から成るが、図示せず）は、第１可変分周器４の設定分
周データＮを演算し、第１可変分周器４へ出力する。即
ち、Ｎ＝２０８０×１０３ＫＨＺ÷２００ＫＨＺ＝１０
４００となる（基準周波数が２００ＫＨＺだから）。

【００１７】制御部は、上記設定分周データＮに基づい
て、スワロカウンタＡ１の運転回数Ｋ１と、コースカウ
ンタＮ１の運転回数Ｋ２を演算し、設定する（例えばＫ
１＝３２回、Ｋ２＝１６２回）。この様に、第１可変分
周器４をパルススワロカウンタにて構成分周数が２種類
だけで切り替えられるので、伝搬遅延時間を小さくでき
動作速度が向上する。

【００１８】この様に、電圧制御発振器ＶＣＯの出力信
号ＶＯをＮ分周された帰還信号ＦＰ１は、位相比較器Ｐ
Ｃ１の他の入力側に入力される。

【００１９】位相比較器ＰＣ１は、上記基準信号ＦＲ１
と、上記帰還信号ＦＰ１を位相比較し、位相比較信号
（ポンプアップ信号Ｕ１）をオアゲート６へ出力し、位
相比較信号（ポンプダウン信号Ｄ１）をオアゲート７へ
出力する。

【００２０】オアゲート６、７は上記位相比較信号Ｕ
１、Ｄ１を、チャージポンプＣＰへ出力する。チャージ
ポンプＣＰは、これらの位相比較信号Ｕ１、Ｄ１に基づ
き、誤差信号を生成し、ローパスフィルタＬＰＦに対
し、誤差信号を出力する。

【００２１】ローパスフィルタＬＰＦは、誤差信号の高
調波成分をカットした制御電圧ＣＶを生成し、電圧制御
発振器ＶＣＯへ出力する。これらの、発生手段２と、位
相比較器ＰＣ１と、オアゲート６、７と、チャージポン
プＣＰと、ローパスフィルタＬＰＦと、電圧制御発振器
ＶＣＯと、第１可変分周器４等により、ＰＬＬ周波数シ
ンセサイザ８が構成されている。

【００２２】第２可変分周器９は例えば、２係数プリス
ケラ１０と、スワロカウンタＡ２とコースカウンタＮ２
等から構成されている。２係数プリスケラ１０は例え
ば、分周比１６又は分周比１７の分周を行うものであ
る。スワロカウンタＡ２には第１一致回路（図示せず）
が接続され、コースカウンタＮ２には第２一致回路（図
示せず）が接続されている。第２可変分周器９から出力
されるロード信号Ｌｏは、スワロカウンタＡ２およびコ
ースカウンタＮ２に印加されている。

【００２３】上述の様に、第１可変分周器４に分周デー
タＮが与えられている。複数の位相比較信号（後述）の
個数をｎとして、第２可変分周器９に対し、ｎを演算し
た分周データ、例えばＮ／ｎが与えられる。

【００２４】例えばｎ＝１３個とするならば、制御部は
第２可変分周器９に対し、Ｎ／ｎ＝１０４００／１３＝
８００を与える。制御部は、上記設定分周データＮ／ｎ
に基づいて、スワロカウンタＡ１の運転回数Ｋ３と、コ
ースカウンタＮ２の運転回数Ｋ４を演算し、設定する
（例えば、Ｋ３＝１６回、Ｋ４＝４９回）。

【００２５】この様にして、電圧制御発振器ＶＣＯの出
力信号ＶＯをＮ／１３分周された中間信号ＦＶは各々、
アンドゲート１１の入力側と、アップカウンタ１２の入
力側に入力される。また、これらの第１可変分周器４
と、第２可変分周器９により、可変分周器１３が構成さ
れている。

【００２６】アップカウンタ１２は例えば本出願人によ
る特願平１１−２０１７５２号に示した４ビットのカウ
ンタ４４ａと略同一のものであり、詳細な説明は省く。
簡単に説明すると、アップカウンタ１２は入力端子と複
数のトグルフリップフロップが接続されたものである。
上記トグルフリップフロップの各出力側は、例えば信号
Ｃ１、Ｃ２、Ｃ３、Ｃ４を出力する。

【００２７】例えば、信号Ｃ１は中間信号ＦＶを２分周
した信号であり、信号Ｃ２は中間信号ＦＶを４分周した
信号であり、信号Ｃ３は中間信号ＦＶを８分周した信号
であり、信号Ｃ４は中間信号ＦＶを１６分周した信号で
ある。この様にして、アップカウンタ１２は例えば、信
号Ｃ１、Ｃ２、Ｃ３、Ｃ４を、デコーダＤＥＣへ出力す
る。

【００２８】デコーダＤＥＣは、その入力側がアップカ
ウンタ１２の出力側に接続されている。デコーダＤＥＣ
は、例えば、本出願人による特願平１１−２０１７５２
号に示した分配回路３２と、基本的構成が同一であり、
詳細な説明は省く。

【００２９】簡単に説明すると、デコーダＤＥＣは、４
本の導電線と、１３個のアンドゲート等から成る。該４
本の導電線は各々、信号Ｃ１、Ｃ２、Ｃ３、Ｃ４に接続
されている。４本の導電線は各々、各アンドゲートに設
けられた第１入力端子、第２入力端子、第３入力端子、
第４入力端子に接続されている。

【００３０】また、各アンドゲートの第１〜第４入力端
子には、適宜入力反転機能が設けられている。そして各
アンドゲートの出力側は各々、帰還信号ＦＰ２〜ＦＰ１
３を出力する（帰還信号ＦＰ１は利用されない）。

【００３１】帰還信号ＦＰ２〜ＦＰ１３は各々、オアゲ
ート１４に入力される。オアゲート１４は、第２可変分
周器９とアップカウンタ１２とデコーダＤＥＣにより生
成された複数の帰還信号ＦＰ２〜ＦＰ１３の中から、順
に１個ずつの帰還信号を、アンドゲート１１へ出力す
る。アンドゲート１１には、中間信号ＦＶと、帰還信号
ＦＰ２〜ＦＰ１３が入力され、その出力は、位相比較器
ＰＣ２の他の入力側に入力される。

【００３２】前述した様に、位相比較器ＰＣ２の１入力
側には、発生手段２とオアゲート３により生成された複
数の基準信号の中から、１個ずつの基準信号ＦＲ２〜Ｆ
Ｒ１３が順に入力される。また、位相比較器ＰＣ２の他
の入力側には、オアゲート１４により生成された複数の
帰還信号の中から、１個ずつの帰還信号ＦＰ２〜ＦＰ１
３が順に入力される。

【００３３】位相比較器ＰＣ２は、各基準信号ＦＲ２〜
１３と各帰還信号ＦＰ２〜ＦＰ１３を位相比較し、複数
の位相比較信号Ｕ１〜Ｕ１３を、オアゲート６へ出力
し、複数の位相比較信号Ｄ１〜Ｄ１３を、オアゲート７
へ出力する。

【００３４】オアゲート６は、複数の位相比較信号Ｕ２
〜Ｕ１３を、チャージポンプＣＰへ順に出力する。同様
に、オアゲート７は、複数の位相比較信号Ｄ２〜Ｄ１３
を、チャージポンプＣＰへ順に出力する。なお、上記説
明では、位相比較器ＰＣ１、ＰＣ２を複数個として説明
したが、単数の位相比較器に於て、上記複数の位相比較
信号を出力する様に、構成しても良い。また、第１可変
分周器４が出力する帰還信号ＦＰ１は、リセット信号Ｒ
として、アップカウンタ１２へ印加される。

【００３５】更に、第１検出器および第２検出器は例え
ば共に、アンドゲートと抵抗等からなり（共に図示せ
ず）、各々がＰＣ１とＰＣ２の位相比較信号に接続され
ている。切替端子１５は例えば、制御部の出力端子と接
続されると共に、位相比較器ＰＣ２のリセット端子に接
続されている。出力端子１６は、電圧制御発振器ＶＣＯ
の出力側に接続されている。以上の部品により、ＰＬＬ
回路１が構成されている。

【００３６】以下に、上記ＰＬＬ回路１の特徴をまとめ
る。ＰＬＬ回路１に於て、位相が異なる複数の基準信号
ＦＲ１〜ＦＲ１３を発生する発生手段２が設けられてい
る。可変分周器１３は、電圧制御発振器ＶＣＯの出力信
号ＶＯを分周し、各帰還信号ＦＰ１〜ＦＰ１３を出力す
る。位相比較器ＰＣ１、ＰＣ２は、各帰還信号ＦＰ１〜
ＦＰ１３と、各基準信号ＦＲ１〜ＦＲ１３を各々、位相
比較し、ｎ個（上記例では１３個）位相比較信号（Ｕ１
〜Ｕ１３、Ｄ１〜Ｄ１３）を出力する。なお、１個の位
相比較信号は、１個のポンプアップ信号（Ｕ１等）及び
／又は１個のポンプダウン信号（Ｄ１等）から成る。そ
して、可変分周器１３に対し、前記ｎを演算した分周デ
ータ（分周比）が与えられている。

【００３７】次に、図１と図２に従い、本ＰＬＬ回路１
の動作を説明する。最初に、例えば使用者が設定周波数
キーに於て、２．０８ＧＨＺを設定し、スタートキーを
押したとする。制御部は第１可変分周器４に対し、設定
分周データＮ＝１０４００を出力する。それと同時に、
制御部は第２可変分周器９に対し、位相比較信号の個数
ｎを演算した分周データ（上記例ではＮ／ｎ＝１０４０
０／１３＝８００）を出力する。

【００３８】基準発振器ＯＳＣの信号１３ＭＨＺは、固
定分周器Ｍにより、２．６ＭＨＺに分周され、発生手段
２により、位相が異なる複数の基準信号ＦＲ１〜ＦＲ１
３が出力される。基準信号ＦＲ１〜ＦＲ１３は基準周波
数が２００ＫＨＺであり、タイミングＴ１〜Ｔ１４にて
各々、立上っている（図２を参照）。

【００３９】第１可変分周器４は、電圧制御発振器ＶＣ
Ｏからの出力信号ＶＯを、分周比Ｎ＝１０４００にて分
周し、帰還信号ＦＰ１を生成し、帰還信号ＦＰ１（図２
を参照）を、位相比較器ＰＣ１へ出力する。

【００４０】第２可変分周器９は、電圧制御発振器ＶＣ
Ｏからの出力信号ＶＯを、分周比Ｎ／ｎ＝８００にて分
周し、中間信号ＦＶを出力する。アップカウンタ１２
は、中間信号ＦＶの入力により、信号Ｃ１、Ｃ２、Ｃ
３、Ｃ４を出力する。デコーダＤＥＣは、信号Ｃ１、Ｃ
２、Ｃ３、Ｃ４の入力により、オアゲート１４に対し、
帰還信号ＦＰ２〜ＦＰ１３を出力する。

【００４１】アンドゲート１４は、中間信号と帰還信号
ＦＰ２〜ＦＰ１３のアンドをとり、位相比較器ＰＣ２に
対し、１個ずつの帰還信号ＦＰ２〜ＦＰ１３を出力す
る。この様にして、帰還信号ＦＰ１〜ＦＰ１３は各々、
基準信号ＦＲ１〜ＦＲ１３の立上り（Ｔ１〜Ｔ１３）に
少し遅れて、立上る（図２を参照）。

【００４２】位相比較器ＰＣ１は、基準信号ＦＲ１と帰
還信号ＦＰ１を位相比較し、オアゲート６、７を介し
て、チャージポンプＣＰに対し、位相比較信号Ｕ１、Ｄ
１を出力する。チャージポンプＣＰは前記位相比較信号
Ｕ１、Ｄ１に従い、ローパスフィルタＬＰＦに対し、誤
差信号ＥＲ１を出力する。ローパスフィルタＬＰＦは、
誤差信号ＥＲ１に従い、電圧制御発振器ＶＣＯに対し、
制御電圧ＣＶ１を出力する事により、出力信号ＶＯは基
準信号ＦＲ１の位相および周波数に近づく。

【００４３】次に、位相比較器ＰＣ２は、基準信号ＦＲ
２〜ＦＲ１３と帰還信号ＦＰ２〜ＦＰ１３を各々位相比
較し、オアゲート６、７を介して、チャージポンプＣＰ
に対し、位相比較信号Ｕ２〜Ｕ１３、Ｄ２〜Ｄ１３を出
力する。

【００４４】チャージポンプＣＰは、上記位相比較信号
に従い、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ
２〜ＥＲ１３を出力する。ローパスフィルタＬＰＦは、
上記誤差信号ＥＲ２〜ＥＲ１３に従い、電圧制御発振器
ＶＣＯに対し、各制御電圧ＣＶ２〜ＣＶ１３を出力す
る。その結果、制御発振器ＶＣＯから出力される出力信
号ＶＯは、基準信号ＦＲ２〜ＦＲ１３の位相および周波
数に近づく。この様な位相比較動作を繰り返す。

【００４５】この構成により、基準信号ＦＲ１の１周期
の間に、位相比較が１３回行われるため（図２を参
照）、従来の位相比較器１段型に比べて、ロックアップ
時間（出力信号ＶＯが設定周波数に略到達する時間）が
約１／１３倍に短縮される。

【００４６】この様にして、上記位相比較が繰返される
と、出力信号ＶＯはロック直前となる。即ち、第１検出
器及び／又は第２検出器は、検出信号がロック時（出力
信号ＶＯの周波数が設定周波数に略到達した時）の８０
％〜９５％に達した事を検出すると（これを、「ロック
直前」と呼ぶ）、その旨の信号を制御部へ出力する。

【００４７】制御部は、上記信号の入力により、第２可
変分周器９および位相比較器ＰＣ２の動作を停止させ
る。制御部は、それと同時に、第１可変分周器４および
位相比較器ＰＣ１を継続して動作させる。即ち、ロック
直前に於て、第１可変分周器４および位相比較器ＰＣ１
のみを継続して運転させ、特定の位相比較信号（上記例
では、位相比較器ＰＣ１が出力するもの）を出力させ
る。

【００４８】この様にして、位相比較器ＰＣ１は、第１
可変分周器４からの帰還信号ＦＰ１と、基準信号ＦＲ１
を位相比較し、チャージポンプＣＰに対し、位相比較信
号を出力する。チャージポンプＣＰは、ローパスフィル
タＬＰＦに対し、誤差信号ＥＲ１を出力する。ローパス
フィルタＬＰＦは電圧制御発振器ＶＣＯに対し、制御電
圧ＣＶ１を出力する。

【００４９】上記ループ内での動作を繰り返す事によ
り、ＰＬＬ回路１は、電圧制御発振器ＶＣＯに接続され
た出力端子１６に対し、設定周波数２．０８ＧＨＺを持
つ出力信号ＶＯを、安定して出力し、ロック状態に到達
し、同期がとれる。

【００５０】この様に、ロック直前に、第１可変分周器
４（分周比Ｎ（整数）で分周しているので、正確な分周
比を持つ帰還信号ＦＲ１を出力できる）を継続運転し、
ＰＬＬ周波数シンセサイザ８を構成する位相比較器ＰＣ
１にて位相比較させ、位相比較信号を出力させている。

【００５１】その結果、上記位相比較信号の位相は、基
準信号ＦＲ１の位相と正確に一致する。その結果、出力
信号ＶＯの周波数は、設定周波数に正確に一致する。

【００５２】

【発明の効果】請求項１の本発明では、位相が異なる複
数の基準信号を発生する発生手段と、電圧制御発振器の
出力信号を分周し、各帰還信号を出力する可変分周器
と、前記各帰還信号と前記各基準信号を各々位相比較
し、ｎ個（ｎは２以上の整数）の位相比較信号を出力す
る位相比較器を備え、前記可変分周器に対し、前記ｎを
演算した分周データを与える構成とする。この様に、複
数の位相比較信号を出力させるので、基準信号の１周期
の間に、位相比較を複数回行う事となり、ロックアップ
時間が早くなる。また、可変分周器に対し、位相比較信
号の個数（ｎ個）を演算した分周データを与えるので、
位相比較信号の個数ｎに合せて、帰還信号の個数および
基準信号の個数を決定する事ができる。この様にして、
基準信号の個数（上記例では１３個）を選択する事によ
り、入力信号の周波数（上記例では１３ＭＨＺ÷５＝
２．６ＭＨＺ）を、基準信号の個数で割った、所望の基
準周波数（チャンネルスペースであり、上記例では２０
０ＫＨＺ）を得る事ができる。

【００５３】請求項２の本発明では、前記可変分周器
を、第１可変分周器および第２可変分周器により構成
し、前記第１可変分周器を有するＰＬＬ周波数シンセサ
イザを設け、前記第１可変分周器に対し、分周データＮ
を与え、前記第２可変分周器に対し、分周データＮ／ｎ
を与える構成とする。この様に、第２可変分周器に対
し、分周データＮ／ｎ（ｎは位相比較信号の個数）を与
えるので、位相比較信号の個数は帰還信号の個数と同一
にする事ができる。従って、複数の位相比較を過不足な
く行なう事ができ、正確な位相比較ができる。

【００５４】請求項３の本発明では、前記第２可変分周
器からの複数の前記帰還信号の中から１個ずつの帰還信
号を出力し、複数の前記基準信号の中から１個ずつの基
準信号を出力し、出力された前記両信号を各々位相比較
する事により、複数の前記位相比較信号を出力する構成
とする。この構成により、出力信号を分周するのは、第
１可変分周器および第２可変分周器であるので、従来の
様に、１３個も必要ない。それ故、コストが安く、ＬＳ
Ｉ化がし易く、電力消費量も少ない。また、この構成に
より、位相比較器は多くても２個で済み、従来の様に、
１３個も必要ない。それ故、コストが安く、ＬＳＩ化が
し易い。

【００５５】請求項４の本発明では、前記第１可変分周
器及び／又は前記第２可変分周器をパルススワロカウン
タにて構成する。この様に、上記可変分周器は２係数プ
リスケラと可変分周部で構成され、可変分周部は比較的
小さい分周比で分周すれば良く、分周能力が小さいもの
で済み、コストも安い。また、２係数プリスケラによ
り、分周数が２種類だけで切り替えられるので、伝搬遅
延時間を小さくでき、動作速度が早い。以上の理由によ
り、高周波の出力信号を扱い易い。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＰＬＬ回路１のブロ
ック図である。

【図２】上記ＰＬＬ回路１に用いられる各信号のタイム
チャートである。

【符号の説明】

２ 発生手段 １３ 可変分周器 ＰＣ１、ＰＣ２ 位相比較器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−46226（ＪＰ，Ａ) 特開2001−36402（ＪＰ，Ａ) 特開 平10−135822（ＪＰ，Ａ) 特公 昭49−22227（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/23

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 電圧制御発振器と、該電圧制御発振器の
   出力を所定の分周比Ｎで分周し帰還信号を出力する可変
   分周手段と、基準信号を発生する基準信号発生手段と、
   該基準信号発生手段が発生する基準信号と前記可変分周
   手段が出力する帰還信号の位相を比較し誤差信号を出力
   する位相比較手段と、該位相比較手段が出力する誤差信
   号を制御電圧に変換し前記電圧制御発振器に入力する低
   周波濾波器とを有したＰＬＬ回路において、 前記基準信号発生手段は第１基準信号と該第１基準信号
   の周期の１／ｎ（ｎは２以上の正整数）ずつ位相が遅れ
   るｎ−１個の第２基準信号を発生し、前記可変分周手段
   は前記電圧制御発振器の出力を分周比Ｎ／ｎで分周する
   可変分周器と、該可変分周器の出力をｎ個の信号に分割
   することにより前記第１基準信号の周期の１／ｎずつ位
   相が遅れる分周比Ｎのｎ−１個の帰還信号を発生する分
   割手段を備え、前記位相比較手段は前記第２基準信号と
   前記分割手段の帰還信号の位相を比較し誤差信号を前記
   低周波濾波器に入力する 事を特徴とするＰＬＬ回路。
2. 【請求項２】 第１基準信号と該第１基準信号の周期の
   １／ｎ（ｎは２以上の正整数）ずつ位相が遅れるｎ−１
   個の第２基準信号を発生する基準信号発生手段と、電圧
   制御発振器と、該電圧制御発振器の出力を分周比Ｎで分
   周し帰還信号を出力する第１可変分周器と、前記電圧制
   御発振器の出力を分周比Ｎ／ｎで分周する第２可変分周
   器と、該第２可変分周器の出力をｎ個の信号に分割する
   ことにより前記第１可変分周器の出力とは基準信号の周
   期の１／ｎずつ位相が遅れる分周比Ｎのｎ−１個の帰還
   信号を発生する分割手段と、前記第１基準信号と前記第
   １可変分周器の帰還信号との位相差の誤差信号及び前記
   第２基準信号と前記分割手段の帰還信号との位相差の誤
   差信号を出力する位相比較手段と、該位相比較手段が出
   力する誤差信号を制御電圧に変換し前記電圧制御発振器
   に入力する低周波濾波器と、ロック状態で前記第２の可
   変分周器の動作を停止させる制御手段を備えた事を特徴
   とするＰＬＬ回路。
3. 【請求項３】 前記第１可変分周器及び／又は前記第２
   可変分周器を、パルススワロカウンタにて構成した事を
   特徴とする請求項２のＰＬＬ回路。