JP3857878B2 - Pll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はPLL回路に関する。
【0002】
【従来の技術】
従来、この種の回路は例えば「SANYO TECHNICAL REVIEW」、VOL.10、NO.1、FEB.1978の第32頁に示されている。しかし、この回路は、位相比較器1段型(位置比較器を1段しか用いないもの)であり、基準信号の1周期中に、位相比較を1回しか行わないので、ロックアップ時間(出力信号に同期する迄の時間)が短い第1の欠点がある。
【0003】
この欠点を解消するために、特開平10−135822号公報が提案されている。この公報によると、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周する複数(例えば4個)の分周器と、各分周器の帰還信号と各基準信号を比較する複数の位相比較器等が設けられている。
【0004】
【発明が解決しようとする課題】
しかし上記公報の回路では、電力消費量が大きい第2の欠点がある。本発明者が、その原因を究明したところ、複数の分周器を設けているためである事が分った。また、ロックアップ時間を更に短縮するため、基準信号の1周期中に4回位相比較をするならば、4個の分周器が必要となり電力消費量が更に大きくなる。
【0005】
また、比較的、多くのスペースを必要とする分周器を複数個用いるので、装置が大きくなり、コストが高くなり、LSI化が困難となる第3の欠点がある。
【0006】
本出願人は、これらの欠点を解消するために、特願2000−76250にて出願している。この出願によると、2個の可変分周器4、9を用いて、複数回の位相比較をさせている。しかし、可変分周器9の出力側と、位相比較器PC2との間に、アップカウンタと、デコーダと、オア回路と、アンド回路等を設け、回路が複雑になる第4の欠点がある。
【0007】
故に、本発明はこの様な従来の欠点を考慮して、ロックアップ時間が早い、電力消費量が少ない、コストが安くLSI化し易い、回路構成が簡単な、PLL回路を提供する。
【0008】
【課題を解決するための手段】
上記課題を解決するために、請求項1の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を各々分周し、各帰還信号を出力する複数の可変分周器と、各帰還信号と各基準信号を位相比較し、複数の位相比較信号を出力する位相比較器を備え、前記可変分周器の内、少なくとも2つの可変分周器に対し、異なる分周データが設定される。
【0009】
請求項2の本発明では、前記可変分周器を構成する第1可変分周器に対し、分周データN(Nは設定周波数を基準周波数で割った値)が設定される。
【0010】
請求項3の本発明では、前記可変分周器を構成する第2可変分周器に対し、分周データN/n(nは前記基準信号の総数)が設定される。
【0011】
請求項4の本発明では、1個の前記基準信号と、前記第1可変分周器が出力する1個の前記帰還信号を位相比較する第1位相比較器を設けた。
【0012】
請求項5の本発明では、複数の前記基準信号が加算されて入力され、前記第2可変分周器が出力する複数の前記帰還信号が直接に入力される第2位相比較器を設けた。
【0014】
【発明の実施の形態】
以下に、図1と図2に従い、本発明の実施の形態に係るPLL回路1を説明する。図1はPLL回路1のブロック図、図2はPLL回路1に用いられる各信号のタイムチャートである。
【0015】
これらの図に於て、発生手段2は例えば、基準発振器OSCと、固定分周器Mと、リング式カウンタRIC等から成る。固定分周器Mは例えば分周比64で分周するものであり、基準発振器OSCとリング式カウンタRICとの間に接続されている。固定分周器Mは、基準発振器OSCが出力する信号(発振周波数が例えば25.6MHz)を14分周した信号(周波数が400KHz)を、リング式カウンタRICへ出力する。
【0016】
リング式カウンタRICは例えば、16個のフリップフロップ(図示せず)が接続されたものであり、上記400KHzの信号の入力に応じて、16個の基準信号FR1〜FR16を出力する。
【0017】
図2に示す様に、基準信号FR2は、基準信号FR1の1/16周期だけ、基準信号FR1より遅延する。同様に、基準信号FRA(Aは2から16までの整数)は(A−1)/16周期だけ、基準信号FR1より遅延する。この様にして基準信号FR1〜FR16の各基準周波数は、400KHz÷16=25KHzであり、所望のチャンネル・スペース(局間周波数)に一致する。上述の様に、発生手段2は、位相が異なる複数の基準信号FR1〜FR16を発生する。
【0018】
基準信号FR1は、第1位相比較器PC1の1入力側に入力される。基準信号FR2〜FR16は各々、オアゲート3の入力側に入力され、オアゲート3の出力は第2位相比較器PC2の1入力側に入力される。即ち、1個の基準信号FR1は、第1位相比較器PC1に入力され、複数の基準信号FR2〜FR16は、オアゲート3により加算され、その加算された信号は、第2位相比較器PC2に入力される。
【0019】
第1可変分周器4は例えば、2係数プリスケラ5と、スワロカウンタA1と、コースカウンタN1等から構成されている。2係数プリスケラ5は例えば、分周比64又は分周比65の分周を行うものである。スワロカウンタA1には第1一致回路(図示せず)が接続され、コースカウンタN1には第2一致回路(図示せず)が接続されている。第1可変分周器4から出力されるロード信号L1は、スワロカウンタA1およびコースカウンタN1に印加されている。
【0020】
例えば、使用者が設定周波数キー(図示せず)に於て、1.65GHzを設定したとする。設定周波数キーに接続された制御部6(マイクロコンピュータ等から成る)は、第1可変分周器4の分周データNを演算し、第1可変分周器4へ出力する。即ち、N=1.65×106KHz÷25KHz=66000となる(基準周波数が25KHzだから)。即ち、第1可変分周器4は、設定周波数を基準周波数で割った値、分周データNが設定される。
【0021】
制御部6は、上記分周データNに基づいて、スワロカウンタA1の運転回数K1と、コースカウンタN1の運転回数K2を演算し、設定する(例えばK1=16回、K2=1031回)。この様に、第1可変分周器4をパルススワロカウンタにて構成分周数が2種類だけで切り替えられるので、伝搬遅延時間を小さくでき動作速度が向上する。
【0022】
この様に、電圧制御発振器VCOの出力信号VOをN分周された帰還信号FP1は、第1位相比較器PC1の他の入力側に入力される。
【0023】
第1位相比較器PC1は、上記基準信号FR1と、上記帰還信号FP1を位相比較し、位相比較信号(ポンプアップ信号U1)と、位相比較信号(ポンプダウン信号D1)を第1チャージポンプCP1へ出力する。即ち、第1位相比較器PC1は、1個の基準信号FR1と、第1可変分周器4が出力する1個の帰還信号FP1を位相比較する。
【0024】
第1チャージポンプCP1は、これらの位相比較信号U1、D1に基づき、誤差信号ER1を生成し、ローパスフィルタLPFに対し、誤差信号ER1を出力する。
【0025】
ローパスフィルタLPFは、誤差信号ER1の高周波成分をカットした制御電圧CVを生成し、電圧制御発振器VCOへ出力する。これらの、発生手段2と、第1位相比較器PC1と、第1チャージポンプCP1と、ローパスフィルタLPFと、電圧制御発振器VCOと、第1可変分周器4等により、第1PLL周波数シンセサイザ7が構成されている。
【0026】
第2可変分周器8は例えば、2係数プリスケラ9と、スワロカウンタA2とコースカウンタN2等から構成されている。2係数プリスケラ9は例えば、分周比32又は分周比33の分周を行うものである。スワロカウンタA2には第1一致回路(図示せず)が接続され、コースカウンタN2には、第2一致回路(図示せず)が接続されている。第2可変分周器8から出力されるロード信号L2は、スワロカウンタA2およびコースカウンタN2に印加されている。
【0027】
上述の様に、第1可変分周器4に分周データNが与えられている。複数の基準信号FR1〜FR16の総数をnとして、第2可変分周器8に対し、例えばN/nが与えられる(設定される)。
【0028】
例えばn=16個とするならば、制御部6は第2可変分周器8に対し、N/n=66000/16=4125を与える。制御部6は、上記分周データN/nに基づいて、スワロカウンタA1の運転回数K3と、コースカウンタN2の運転回数K4を演算し、設定する(例えば、K3=29回、K4=128回)。
【0029】
この様にして、第2可変分周器8は、電圧制御発振器VCOの出力信号VOを分周データN/n(例えば4125)にて分周し、16個の帰還信号fp1、FP2〜FP16を出力する(図2に於て、帰還信号fp1を図示せず)。
【0030】
第2位相比較器PC2の1入力側には、発生手段2とオアゲート3により生成された複数の基準信号の中から、1個ずつの基準信号FR2〜FR16が順に入力される。また、第2位相比較器PC2の他の入力側には、第2可変分周器8により生成された複数の帰還信号の中から、1個ずつの帰還信号fp1、FP2〜FP16が順に入力される。即ち、第2位相比較器PC2には、複数の基準信号FR2〜FR16が加算された信号が入力される。また、第2位相比較器PC2には、第2可変分周器8が出力する複数の帰還信号fp1、FP2〜FP16が直接に(即ち、従来の様に、アップカウンタとデコーダとオア回路とアンド回路等の別部品を介する事なく)入力される。
【0031】
第2位相比較器PC2は、各基準信号FR2〜FR16と、各帰還信号FP2〜FP16を各々位相比較し、位相比較信号(ポンプアップ信号U2〜U16)と、位相比較信号(ポンプダウン信号D2〜D16)を、第2チャージポンプCP2へ出力する。なお、この時、第2位相比較器PC2に於て、帰還信号fp1に対応する基準信号FR1の入力がないため、帰還信号fp1に応答する位相比較信号は生成されない。
【0032】
第2チャージポンプCP2は、これらの位相比較信号U2〜U16、D2〜D16に基づき、誤差信号ER2を生成し、ローパスフィルタLPFに対し、誤差信号ER2を出力する。
【0033】
ローパスフィルタLPFは、誤差信号ER2の高周波成分をカットした制御電圧CVを生成し、電圧制御発振器VCOへ出力する。これらの発生手段2と、オアゲート3と、第2位相比較器PC2と、第2チャージポンプCP2と、ローパスフィルタLPFと、電圧制御発振器VCOと、第2可変分周器8等により、第2PLL周波数シンセサイザ10が構成されている。
【0034】
ロック検出器11は、第1可変分周器4が出力する帰還信号FP1と、基準信号FR1が入力される。ロック検出器11は例えば、アンドゲートと抵抗等から成る公知のものである。このPLL回路1が立上る時(サーチ時)は、電圧制御発振器VCOの出力信号VOの周波数は、設定周波数と異なるので、帰還信号FP1と基準信号FR1は同期がとれていない。従って、この時、ロック検出器11は制御部6に対し、Lo信号(非同期検出信号)を出力する。
【0035】
PLL回路1がロックした時(例えば、上記出力信号VOの周波数が設定周波数の±300Hz以内になった時)、帰還信号FP1と基準信号FR1は殆んど同期されている。この時、ロック検出器11は制御部6に対し、Hi信号(同期検出信号)を出力する。この状態を「定常時」と表現する。
【0036】
制御部6の各出力端子は、各々、第2可変分周器8と、第2位相比較器PC2と、第2チャージポンプCP2に電気的接続されている。なお、ロック検出器11は、第1位相比較器PC1に付属させて設けても良く、又は、第1位相比較器PC1と一体的に設けても良い。以上の部品により、PLL回路1は構成されている。
【0037】
以下に、このPLL回路1の特徴をまとめる。PLL回路1に於て、位相が異なる複数の基準信号FR1〜FR16を発生する発生手段2が設けられている。複数の可変分周器12は、電圧制御発振器VCOの出力信号VOを各々分周し、各帰還信号FP1〜FP16を出力する。
【0038】
位相比較器13は各帰還信号FP1〜FP16と、各基準信号FR1〜FR16を各々、位相比較し、複数の位相比較信号(U1〜U16、D1〜D16)を出力する。
【0039】
また、第1可変分周器4には、分周データN(Nは、出力信号VOの設定周波数を基準周波数で割った値)が設定される。第1可変分周器4が出力する帰還信号FP1と、基準信号FR1は、ロック検出器11に入力される。ロック検出器11は、出力信号VOが設定周波数に同期した事を検出する。
【0040】
可変分周器12を第1可変分周器4と、第2可変分周器8とにより構成する。第2可変分周器8には、分周データN/n(nは、基準信号FR1〜FR16の総数、16個)が設定される。
【0041】
上記説明では、N/n=4125となり、この値は整数であるので、分周データとして、そのまま設定される。例えば、出力信号VOの設定周波数が755MHzの場合、N=755×103KHz/25KHz=30200、N/n=30200/16=1887.5となる。この様にして、N/nが分数を含む場合(即ち、整数でない場合)分周データN/nは、この値1887.5に近い整数、即ち1887又は1888が分周データN/nとして設定される。
【0042】
この様にして、可変分周器12の内、少なくとも2つの可変分周器(上記説明では、第1可変分周器4と、第2可変分周器8を示す)に対し、異なる分周データ(上記説明では、NとN/nを示す)が設定される。
【0043】
次に、図1と図2に従い、本PLL回路1の動作を説明する。最初に、例えば使用者は設定周波数キーに於て、1.65GHzを設定し、スタートキーを押したとする。
【0044】
制御部6は第1可変分周器4に対し、分周データN=66000を出力する。それと同時に、制御部6は第2可変分周器8に対し、N/n=66000/16=4125を出力する。
【0045】
基準発振器OSCの信号25.6MHzは固定分周器Mにより、400KHzに分周され、発生手段2により、位相が異なる複数の基準信号FR1〜FR16が出力される。基準信号FR1〜FR16は、基準周波数が25KHzであり、タイミングT1〜T16にて各々、立上っている(図2参照)。
【0046】
第1可変分周器4は、電圧制御発振器VCOからの出力信号VOを、分周データN=66000にて分周し、帰還信号FP1を生成し、帰還信号FP1(図2参照)を、第1位相比較器PC1へ出力する。
【0047】
第2可変分周器8は出力信号VOを、分周データN/n=4125にて分周し帰還信号FP2〜FP16を生成し、帰還信号FP2〜FP16(図2参照)を第2位相比較器PC2へ出力する。
【0048】
第1位相比較器PC1は、基準信号FR1と帰還信号FP1を位相比較し、第1チャージポンプCP1に対し、位相比較信号U1、D1を出力する。第1チャージポンプCP1は、位相比較信号U1、D1に従い、ローパスフィルタLPFに対し、誤差信号ER1を出力する。ローパスフィルタLPFは、誤差信号ER1に従い、電圧制御発振器VCOに対し、制御電圧CVを出力する。
【0049】
次に、第2位相比較器PC2は、基準信号FR2〜FR16と、帰還信号FP2〜FP16を各々位相比較し、第2チャージポンプCP2に対し、位相比較信号U2〜U16、D2〜D16を出力する。
【0050】
第2チャージポンプCP2は、上記位相比較信号に従い、ローパスフィルタLPFに対し、誤差信号ER2を出力する。ローパスフィルタLPFは、上記誤差信号ER2に従い、電圧制御発振器VCOに対し、制御電圧CVを出力する。その結果、電圧制御発振器VCOから出力される出力信号VOは、設定周波数に近づく。この様な、位相比較動作を繰り返す。
【0051】
この構成により、基準信号FR1の1周期(TR)の間に、位相比較が16回行われるため(図2参照)、従来の位相比較器1段型に比べて、ロックアップ時間(出力信号VOが設定周波数に略同期するまでの時間)が、約1/16倍に短縮される。
【0052】
この様に、前記同期が検出されない場合(即ち、ロック検出器11が制御部6に対し、Lo信号を出力しているサーチ時)、第1可変分周器4と、第1位相比較器CP1と、第1チャージポンプCP1と、第2可変分周器8と、第2位相比較器CP2と、第2チャージポンプCP2等は動作している。
【0053】
この様にして、上記位相比較が繰返されると、出力信号VOは、設定周波数に同期する。即ち、この時、出力信号VOの周波数が、設定周波数の±300Hz以内になる。この時(定常時)、ロック検出器11は制御部6に対し、Hi信号(同期検出信号)を出力する。
【0054】
定常時に、上記同期検出信号の入力により、制御部6は、第2可変分周器8を停止させ、第2位相比較器PC2を停止させ、第2チャージポンプCP2を停止させる。
【0055】
また、定常時に、制御部6は、第1可変分周器4のみの動作を継続させ、第1位相比較器PC1と第1チャージポンプCP1の動作を継続させる。即ち、制御部6は、第1PLL周波数シンセサイザ7の動作を継続させ、第2PLL周波数シンセサイザ10の動作を停止させる。
【0056】
この様に、同期検出信号が入力されると(定常時)、制御部6は第1PLL周波数シンセサイザ7の動作を継続させるので、分周、位相比較動作は正確に行われる。その結果、設定周波数1.65GHzを持つ出力信号VOを、安定して出力させる事ができる。
【0057】
また、同期検出信号が入力されると(定常時)、制御部6は第2可変分周器8と第2位相比較器PC2と、第2チャージポンプCP2の運転を停止させる。その結果、このPLL回路1の電力消費量は少なくなる。
【0058】
上記動作の特徴を以下に、まとめる。出力信号VOが設定周波数に同期した場合(定常時)、1つの可変分周器4のみを動作させ、他の可変分周器8の動作を停止する。
【0059】
即ち、前記同期が検出されない場合(サーチ時)、第1可変分周器4および第2可変分周器8を動作させる。そして、前記同期が検出された場合(定常時)、第1可変分周器4のみを動作させ、第2可変分周器8の動作を停止させる。
【0060】
【発明の効果】
請求項1の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を各々分周し、各帰還信号を出力する複数の可変分周器と、各帰還信号と各基準信号を位相比較し、複数の位相比較信号を出力する位相比較器を備え、前記可変分周器の内、少なくとも2つの可変分周器に対し、異なる分周データが設定される構成とする。この構成により、1つの可変分周器が正規の分周(例えば分周データN)をする事により、定常時に、設定周波数に正確に一致する出力信号を出力できる。また、他の可変分周器が例えばN/nにて分周する事により、サーチ時に、基準信号1周期の間に、複数回位相比較する事ができ、ロックアップ時間が早くなる。
【0061】
請求項2の本発明では、前記可変分周器を構成する第1可変分周器に対して、分周データN(Nは設定周波数を基準周波数で割った値)が設定される構成とする。この様に、第1可変分周器に対し、分周データNを設定するので、正確な分周が行える。その結果、設定周波数に正確に一致した出力信号を出力できる。
【0062】
請求項3の本発明では、前記可変分周器を構成する第2可変分周器に対し、分周データN/n(nは前記基準信号の総数)が設定される構成とする。この様に第2可変分周器に対し、分周データN/nを設定するので、第2可変分周器は、基準信号の1周期の間に、複数個の帰還信号を出力する。その結果、第2位相比較器は、基準信号の1周期の間に、位相比較を複数回行う事となり、ロックアップ時間が早くなる。更に、この様に、基準信号1周期の間に、複数回(例えば16回)位相比較するのに、可変分周器を2個のみ設けるので、従来に比べ、可変分周器の数を減らせる。その結果、このPLL回路はコストが安く、LSI化し易い。
【0063】
請求項4の本発明では、1個の前記基準信号と、前記第1可変分周器が出力する1個の前記帰還信号を位相比較する第1位相比較器を設けた構成とする。この様に、第1位相比較器には、発生手段が発生する複数の基準信号の中から1個の基準信号が入力される。そして、第1位相比較器は、上記1個の基準信号と、第1可変分周器が出力する1個の帰還信号を位相比較するので、正確な位相比較が行える。その結果、定常時に、設定周波数に正確に一致する出力信号を出力できる。
【0064】
請求項5の本発明では、複数の前記基準信号が加算されて入力され、前記第2可変分周器が出力する複数の前記帰還信号が直接に入力される第2位相比較器を設けた構成とする。この様に、第2位相比較器に対し、複数の基準信号が加算されて入力されるので、複数の基準信号を1個ずつ順次、第2位相比較器に入力できる。また、第2可変分周器が出力する複数の帰還信号は、第2位相比較器に対し、直接に入力される。その結果、従来の様に、可変分周器の出力側と、位相比較器との間に、アップカウンタと、デコーダと、オア回路と、アンド回路等が不要となる。故に、回路構成が簡単となり、コストが安く、かつLSI化し易くなる。
【0065】
請求項6の本発明では、サーチ時に、前記第1可変分周器と前記第2可変分周器を共に動作させ、そして定常時に、前記第1可変分周器のみを動作させる構成とする。この様に、サーチ時に、両方の可変分周器を動作させるので、ロックアップ時間が早くなる。そして定常時に、第1可変分周器のみを動作させるので、このPLL回路の電力消費量は少なくなる。更に、定常時に、第1可変分周器は分周データN(Nは設定周波数を基準周波数で割った値)にて、出力信号を分周する。その結果、このPLL回路は定常時に、設定周波数に正確に一致する出力信号を、安定して出力する事ができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るPLL回路1のブロック図である。
【図2】上記PLL回路1に用いられる各信号のタイムチャートである。
【符号の説明】
2 発生手段
12 可変分周器
13 位相比較器
Claims (5)
- 位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を各々分周し、各帰還信号を出力する複数の可変分周器と、各帰還信号と各基準信号を位相比較し、複数の位相比較信号を出力する位相比較器を備え、前記可変分周器の内、少なくとも2つの可変分周器に対し、異なる分周デ−タが設定される事を特徴とするPLL回路。
- 前記可変分周器を構成する第1可変分周器に対し、分周デ−タN(Nは設定周波数を基準周波数で割つた値)が設定される事を特徴とする請求項1のPLL回路。
- 前記可変分周器を構成する第2可変分周器に対し、分周デ−タN/n(nは前記基準信号の総数)が設定される事を特徴とする請求項2のPLL回路。
- 1個の前記基準信号と、前記第1可変分周器が出力する1個の前記帰還信号を位相比較する第1位相比較器を設けた事を特徴とする請求項3のPLL回路。
- 複数の前記基準信号が加算されて入力され、前記第2可変分周器が出力する複数の前記帰還信号が直接に入力される第2位相比較器を設けた事を特徴とする請求項4のPLL回路。
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