JP3281820B2 - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JP3281820B2 JP3281820B2 JP28436696A JP28436696A JP3281820B2 JP 3281820 B2 JP3281820 B2 JP 3281820B2 JP 28436696 A JP28436696 A JP 28436696A JP 28436696 A JP28436696 A JP 28436696A JP 3281820 B2 JP3281820 B2 JP 3281820B2
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Description
【０００１】
【発明の属する技術分野】この発明はＰＬＬ周波数シン
セサイザに関し、さらに詳しくは、基準信号に位相同期
された出力信号を発生するＰＬＬ周波数シンセサイザに
関する。
セサイザに関し、さらに詳しくは、基準信号に位相同期
された出力信号を発生するＰＬＬ周波数シンセサイザに
関する。
【０００２】
【従来の技術】図５を参照して、ラジオ受信機などに用
いられる従来のＰＬＬ周波数シンセサイザは、基準信号
ＲＦに位相同期された出力信号ＣＶを発生するためのも
のであって、基準信号ＲＦを発生する基準発振器１と、
出力信号ＣＶを分周して帰還信号ＦＢを発生するプログ
ラマブル分周器２と、帰還信号ＦＢの位相および周波数
を基準信号ＲＦの位相および周波数と比較して誤差信号
ＥＲを発生する位相比較器３と、誤差信号ＥＲに応答し
て制御電圧ＣＮを発生するローパスフィルタ（ＬＰＦ）
４と、制御電圧ＣＮに応答して出力信号ＣＶを発生する
電圧制御発振器（ＶＣＯ）５とを備える。このようなＰ
ＬＬ周波数シンセサイザは、「SANYO TECHNICAL REVIE
W」,VOL.10,NO.1,FEB.1978 の第３２頁の図１に開示さ
れている。
いられる従来のＰＬＬ周波数シンセサイザは、基準信号
ＲＦに位相同期された出力信号ＣＶを発生するためのも
のであって、基準信号ＲＦを発生する基準発振器１と、
出力信号ＣＶを分周して帰還信号ＦＢを発生するプログ
ラマブル分周器２と、帰還信号ＦＢの位相および周波数
を基準信号ＲＦの位相および周波数と比較して誤差信号
ＥＲを発生する位相比較器３と、誤差信号ＥＲに応答し
て制御電圧ＣＮを発生するローパスフィルタ（ＬＰＦ）
４と、制御電圧ＣＮに応答して出力信号ＣＶを発生する
電圧制御発振器（ＶＣＯ）５とを備える。このようなＰ
ＬＬ周波数シンセサイザは、「SANYO TECHNICAL REVIE
W」,VOL.10,NO.1,FEB.1978 の第３２頁の図１に開示さ
れている。
【０００３】ここで、基準信号ＲＦの基準周波数ｆｒ
は、各バンドごとに定められた局間周波数と基本的に同
一に設定される。即ち、基準周波数ｆｒは通常、局間周
波数よりも高くされることはなく、チャンネルスペース
を考慮して一定の値に決定される。
は、各バンドごとに定められた局間周波数と基本的に同
一に設定される。即ち、基準周波数ｆｒは通常、局間周
波数よりも高くされることはなく、チャンネルスペース
を考慮して一定の値に決定される。
【０００４】ところで、ＰＬＬ周波数シンセサイザには
上述した典型的なものの他に、プリスケーラ方式、パル
ススワロ方式、分数分周方式などがある。プリスケーラ
方式のＰＬＬ周波数シンセサイザでは、基準周波数が局
間周波数よりも低く設定される。パルススワロ方式のＰ
ＬＬ周波数シンセサイザでは、基準周波数は局間周波数
と基本的に同一に設定される。分数分周方式のＰＬＬ周
波数シンセサイザでは、基準周波数は局間周波数よりも
高く設定される。
上述した典型的なものの他に、プリスケーラ方式、パル
ススワロ方式、分数分周方式などがある。プリスケーラ
方式のＰＬＬ周波数シンセサイザでは、基準周波数が局
間周波数よりも低く設定される。パルススワロ方式のＰ
ＬＬ周波数シンセサイザでは、基準周波数は局間周波数
と基本的に同一に設定される。分数分周方式のＰＬＬ周
波数シンセサイザでは、基準周波数は局間周波数よりも
高く設定される。
【０００５】プリスケーラ方式は、上記「SANYO TECHNI
CAL REVIEW」の第３２頁の図２、および小沢利行著，
「ＰＬＬ周波数シンセサイザ・回路設計法」，総合電子
出版社，１９９４年７月１０日発行の第７４頁〜第７５
頁に開示されている。パルススワロ方式は、上記「ＰＬ
Ｌ周波数シンセサイザ・回路設計法」の第１１１頁〜第
１１２頁に開示されている。分数分周方式は、Ken Mais
on著，多田敏宏訳，Philips Semiconductors Applicati
on Note,「周波数シンセサイザＵＭＡ１００５デザイナ
ーズガイド」，１９９２年１１月５日発行の第７頁〜第
１０頁に開示されている。
CAL REVIEW」の第３２頁の図２、および小沢利行著，
「ＰＬＬ周波数シンセサイザ・回路設計法」，総合電子
出版社，１９９４年７月１０日発行の第７４頁〜第７５
頁に開示されている。パルススワロ方式は、上記「ＰＬ
Ｌ周波数シンセサイザ・回路設計法」の第１１１頁〜第
１１２頁に開示されている。分数分周方式は、Ken Mais
on著，多田敏宏訳，Philips Semiconductors Applicati
on Note,「周波数シンセサイザＵＭＡ１００５デザイナ
ーズガイド」，１９９２年１１月５日発行の第７頁〜第
１０頁に開示されている。
【０００６】
【発明が解決しようとする課題】上述したＰＬＬ周波数
シンセサイザのロック時間は短い方が望ましいが、基準
周波数ｆｒとロック時間との関係は最適に設計されれば
理論的に一元的に決定されてしまうものである。このよ
うなロック時間を短縮する手法としては、上記「ＰＬＬ
周波数シンセサイザ・回路設計法」の第２１７頁にＬＰ
Ｆ４の時定数を切換える方式が開示されている。
シンセサイザのロック時間は短い方が望ましいが、基準
周波数ｆｒとロック時間との関係は最適に設計されれば
理論的に一元的に決定されてしまうものである。このよ
うなロック時間を短縮する手法としては、上記「ＰＬＬ
周波数シンセサイザ・回路設計法」の第２１７頁にＬＰ
Ｆ４の時定数を切換える方式が開示されている。
【０００７】また、上述した分数分周方式では基準周波
数を局間周波数よりも高く設定することができるが、常
に位相誤差が発生するのでこれに対する補償出力が必要
になるなど、この方式は最終的に種々の調整を必要とす
るという問題がある。
数を局間周波数よりも高く設定することができるが、常
に位相誤差が発生するのでこれに対する補償出力が必要
になるなど、この方式は最終的に種々の調整を必要とす
るという問題がある。
【０００８】この発明は上述した問題点を解決するため
になされたもので、ロック時間が短縮されたＰＬＬ周波
数シンセサイザを提供することを目的とする。
になされたもので、ロック時間が短縮されたＰＬＬ周波
数シンセサイザを提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明の１つの局面に
従うと、電圧制御発振器と、該電圧制御発振器の出力を
所定の分周比Ｎで分周する可変分周装置と、第１の基準
信号と該基準信号と位相が異なる少なくとも１つの第２
の基準信号を発生する基準信号発生手段と、前記第１の
基準信号と前記可変分周装置の出力の位相を比較する第
１の位相比較器と、前記第２の基準信号と前記可変分周
装置の出力の位相を比較する第２の位相比較器と、前記
第１の位相比較器の出力と前記第２の位相比較器の出力
を制御電圧に変換し前記電圧制御発振器に入力する低周
波濾波器と、周波数ロック時は前記第１の位相比較器の
出力のみ制御電圧に変換させる制御回路とを備える。
従うと、電圧制御発振器と、該電圧制御発振器の出力を
所定の分周比Ｎで分周する可変分周装置と、第１の基準
信号と該基準信号と位相が異なる少なくとも１つの第２
の基準信号を発生する基準信号発生手段と、前記第１の
基準信号と前記可変分周装置の出力の位相を比較する第
１の位相比較器と、前記第２の基準信号と前記可変分周
装置の出力の位相を比較する第２の位相比較器と、前記
第１の位相比較器の出力と前記第２の位相比較器の出力
を制御電圧に変換し前記電圧制御発振器に入力する低周
波濾波器と、周波数ロック時は前記第１の位相比較器の
出力のみ制御電圧に変換させる制御回路とを備える。
【００１０】
【００１１】
【発明の実施の形態】以下、この発明の実施の形態を図
を参照して詳しく説明する。尚、図中同一符号は同一ま
たは相当部分を示す。
を参照して詳しく説明する。尚、図中同一符号は同一ま
たは相当部分を示す。
【００１２】図１を参照して、この発明の実施の形態に
よるＰＬＬ周波数シンセサイザは、基準発振器１と、複
数のプログラマブル分周器２１〜２４と、複数の位相比
較器３１〜３４と、ローパスフィルタ（ＬＰＦ）４と、
電圧制御発振器（ＶＣＯ）５と、遅延回路６１〜６４
と、ゲート回路７１〜７４と、スイッチ８１，８２と、
制御回路８とを備える。
よるＰＬＬ周波数シンセサイザは、基準発振器１と、複
数のプログラマブル分周器２１〜２４と、複数の位相比
較器３１〜３４と、ローパスフィルタ（ＬＰＦ）４と、
電圧制御発振器（ＶＣＯ）５と、遅延回路６１〜６４
と、ゲート回路７１〜７４と、スイッチ８１，８２と、
制御回路８とを備える。
【００１３】基準発振器１は、基準信号ＲＦを発生す
る。遅延回路６１〜６４は、基準発振器１からの基準信
号ＲＦに応答して位相が互いに異なる複数の基準信号Ｒ
Ｆ１〜ＲＦ４を発生する。
る。遅延回路６１〜６４は、基準発振器１からの基準信
号ＲＦに応答して位相が互いに異なる複数の基準信号Ｒ
Ｆ１〜ＲＦ４を発生する。
【００１４】より具体的には、遅延回路６１は、基準信
号ＲＦを遅延させることなく、そのまま基準信号ＲＦ１
として位相比較器３１に与える。従って、この実施の形
態における遅延回路６１は単なるゲート回路として機能
する。遅延回路６２は、基準信号ＲＦを１／４周期だけ
遅延させ、それを基準信号ＲＦ２として位相比較器３２
に与える。遅延回路６３は、基準信号ＲＦを１／２周期
だけ遅延させ、それを基準信号ＲＦ３として位相比較器
３３に与える。遅延回路６４は、基準信号ＲＦを３／４
周期だけ遅延させ、それを基準信号ＲＦ４として位相比
較器３４に与える。
号ＲＦを遅延させることなく、そのまま基準信号ＲＦ１
として位相比較器３１に与える。従って、この実施の形
態における遅延回路６１は単なるゲート回路として機能
する。遅延回路６２は、基準信号ＲＦを１／４周期だけ
遅延させ、それを基準信号ＲＦ２として位相比較器３２
に与える。遅延回路６３は、基準信号ＲＦを１／２周期
だけ遅延させ、それを基準信号ＲＦ３として位相比較器
３３に与える。遅延回路６４は、基準信号ＲＦを３／４
周期だけ遅延させ、それを基準信号ＲＦ４として位相比
較器３４に与える。
【００１５】プログラマブル分周器２１〜２４は、ＶＣ
Ｏ５からの出力信号ＣＶを分周して帰還信号ＦＢ１〜Ｆ
Ｂ４を発生する。位相比較器３１〜３４は、帰還信号Ｆ
Ｂ１〜ＦＢ４の位相および周波数を基準信号ＲＦ１〜Ｒ
Ｆ４の位相および周波数と比較して誤差信号ＥＲ１〜Ｅ
Ｒ４を発生する。
Ｏ５からの出力信号ＣＶを分周して帰還信号ＦＢ１〜Ｆ
Ｂ４を発生する。位相比較器３１〜３４は、帰還信号Ｆ
Ｂ１〜ＦＢ４の位相および周波数を基準信号ＲＦ１〜Ｒ
Ｆ４の位相および周波数と比較して誤差信号ＥＲ１〜Ｅ
Ｒ４を発生する。
【００１６】より具体的には、位相比較器３１は、プロ
グラマブル分周器２１からの帰還信号ＦＢ１の位相およ
び周波数を遅延回路６１からの基準信号ＲＦ１の位相お
よび周波数と比較して誤差信号ＥＲ１を発生する。位相
比較器３２は、プログラマブル分周器２２からの帰還信
号ＦＢ２の位相および周波数を遅延回路６２からの基準
信号ＲＦ２の位相および周波数と比較して誤差信号ＥＲ
２を発生する。位相比較器３３は、プログラマブル分周
器２３からの帰還信号ＦＢ３の位相および周波数を遅延
回路６３からの基準信号ＲＦ３の位相および周波数と比
較して誤差信号ＥＲ３を発生する。位相比較器３４は、
プログラマブル分周器２４からの帰還信号ＦＢ４の位相
および周波数を遅延回路６４からの基準信号ＲＦ４の位
相および周波数と比較して誤差信号ＥＲ４を発生する。
グラマブル分周器２１からの帰還信号ＦＢ１の位相およ
び周波数を遅延回路６１からの基準信号ＲＦ１の位相お
よび周波数と比較して誤差信号ＥＲ１を発生する。位相
比較器３２は、プログラマブル分周器２２からの帰還信
号ＦＢ２の位相および周波数を遅延回路６２からの基準
信号ＲＦ２の位相および周波数と比較して誤差信号ＥＲ
２を発生する。位相比較器３３は、プログラマブル分周
器２３からの帰還信号ＦＢ３の位相および周波数を遅延
回路６３からの基準信号ＲＦ３の位相および周波数と比
較して誤差信号ＥＲ３を発生する。位相比較器３４は、
プログラマブル分周器２４からの帰還信号ＦＢ４の位相
および周波数を遅延回路６４からの基準信号ＲＦ４の位
相および周波数と比較して誤差信号ＥＲ４を発生する。
【００１７】ＬＰＦ４は、位相比較器３１〜３４からの
誤差信号ＥＲ１〜ＥＲ４に応答して制御電圧ＣＮを発生
する。ＶＣＯ５は、ＬＰＦ４からの制御電圧ＣＮに応答
して出力信号ＣＶを発生する。ＬＰＦ４は通常の４倍の
誤差信号ＥＲ１〜ＥＲ４を受けるため、制御電圧ＣＮは
通常の１／４に設定される。あるいは、その代わりに誤
差信号ＥＲ１〜ＥＲ４が通常の１／４に設定されてもよ
い。
誤差信号ＥＲ１〜ＥＲ４に応答して制御電圧ＣＮを発生
する。ＶＣＯ５は、ＬＰＦ４からの制御電圧ＣＮに応答
して出力信号ＣＶを発生する。ＬＰＦ４は通常の４倍の
誤差信号ＥＲ１〜ＥＲ４を受けるため、制御電圧ＣＮは
通常の１／４に設定される。あるいは、その代わりに誤
差信号ＥＲ１〜ＥＲ４が通常の１／４に設定されてもよ
い。
【００１８】制御回路８は、ＲＦに基づき遅延回路６１
〜６４ならびにゲート回路７１〜７４を制御する。ゲー
ト回路７１〜７４は、プログラマブル分周器２１〜２４
の分周開始時期をそれぞれの遅延回路６１〜６４に同期
させるためのもので、基準信号ＲＦの最初の１周期だけ
動作する。より具体的には、制御回路８の制御により、
ゲート回路７１は基準発振器１からの基準信号ＲＦに同
期して、すなわち遅延回路６１に同期してオンになる。
そして、ゲート回路７２はゲート回路７１よりも１／４
周期だけ遅れてオンになる。ゲート回路７３はゲート回
路７２よりも１／４周期だけ遅れてオンになる。ゲート
回路７４はゲート回路７３よりも１／４周期だけ遅れて
オンになる。ゲート回路７１〜７４は、２周期以降で連
続的にオン状態にある。
〜６４ならびにゲート回路７１〜７４を制御する。ゲー
ト回路７１〜７４は、プログラマブル分周器２１〜２４
の分周開始時期をそれぞれの遅延回路６１〜６４に同期
させるためのもので、基準信号ＲＦの最初の１周期だけ
動作する。より具体的には、制御回路８の制御により、
ゲート回路７１は基準発振器１からの基準信号ＲＦに同
期して、すなわち遅延回路６１に同期してオンになる。
そして、ゲート回路７２はゲート回路７１よりも１／４
周期だけ遅れてオンになる。ゲート回路７３はゲート回
路７２よりも１／４周期だけ遅れてオンになる。ゲート
回路７４はゲート回路７３よりも１／４周期だけ遅れて
オンになる。ゲート回路７１〜７４は、２周期以降で連
続的にオン状態にある。
【００１９】このように、１／４周期遅れで位相を比較
する４つのループを備えた構成となっている。
する４つのループを備えた構成となっている。
【００２０】そして、スイッチ８１は基準発振器１と３
つの遅延回路６２〜６４の接続を開閉し、スイッチ８２
は３つの位相比較器３２〜３４とＬＰＦ４の夫々の接続
を開閉する。スイッチ８１とスイッチ８２が共に開いた
状態では位相比較器３１を含む１つのループとなり、ス
イッチ８１とスイッチ８２が共に閉じた状態では位相比
較器３１〜３４を含む４つのループとなる。これらのス
イッチ８１，８２の開閉動作は位相比較器３１〜３４の
ロック信号に基づく制御回路８の制御によって行われ
る。即ち、制御回路８は１つの位相比較ループと４つの
位相比較ループを切り替える。
つの遅延回路６２〜６４の接続を開閉し、スイッチ８２
は３つの位相比較器３２〜３４とＬＰＦ４の夫々の接続
を開閉する。スイッチ８１とスイッチ８２が共に開いた
状態では位相比較器３１を含む１つのループとなり、ス
イッチ８１とスイッチ８２が共に閉じた状態では位相比
較器３１〜３４を含む４つのループとなる。これらのス
イッチ８１，８２の開閉動作は位相比較器３１〜３４の
ロック信号に基づく制御回路８の制御によって行われ
る。即ち、制御回路８は１つの位相比較ループと４つの
位相比較ループを切り替える。
【００２１】次に、上記のように構成されたＰＬＬ周波
数シンセサイザの動作を説明する。図２はタイミングチ
ャートであり、図３は制御回路８の動作を示すフローチ
ャートである。
数シンセサイザの動作を説明する。図２はタイミングチ
ャートであり、図３は制御回路８の動作を示すフローチ
ャートである。
【００２２】新たな分周比Ｎが設定されると、制御回路
８は初期状態としてスイッチ８１とスイッチ８２を閉じ
させることにより、位相比較器３１〜３４が働く４つの
ループモードとする（Ｓ１）。そして、基準発振器１が
基準周波数ｆｒ（周期Ｔｒ＝１／ｆｒ）の基準信号ＲＦ
を発生する。すると、制御回路８は基準信号ＲＦの周期
情報に基づき、図２の如く、ＲＦ１〜ＲＦ４を基準信号
ＲＦの１／４周期（Ｔｒ／４）ずつ順次遅延させるよ
う、遅延回路６１〜６４を設定する（Ｓ２）。位相比較
器３１〜３４に与えられる基準信号ＲＦ１〜ＲＦ４の周
波数は同一であるが、その位相はπ／２ずつずれてい
る。
８は初期状態としてスイッチ８１とスイッチ８２を閉じ
させることにより、位相比較器３１〜３４が働く４つの
ループモードとする（Ｓ１）。そして、基準発振器１が
基準周波数ｆｒ（周期Ｔｒ＝１／ｆｒ）の基準信号ＲＦ
を発生する。すると、制御回路８は基準信号ＲＦの周期
情報に基づき、図２の如く、ＲＦ１〜ＲＦ４を基準信号
ＲＦの１／４周期（Ｔｒ／４）ずつ順次遅延させるよ
う、遅延回路６１〜６４を設定する（Ｓ２）。位相比較
器３１〜３４に与えられる基準信号ＲＦ１〜ＲＦ４の周
波数は同一であるが、その位相はπ／２ずつずれてい
る。
【００２３】一方、ＲＦの最初の１周期において、制御
回路８は基準信号ＲＦの周期と位相情報に基づき、図２
に示す如く、ゲート回路７１〜７４が夫々ＲＦ１〜ＲＦ
４の立ち上がりに同期して開くように制御する（Ｓ３，
４）。これにより、プログラマブル分周器２１〜２４
は、夫々ＲＦ１〜ＲＦ４の立ち上がりに同期してＶＣＯ
をカウント開始することができる。
回路８は基準信号ＲＦの周期と位相情報に基づき、図２
に示す如く、ゲート回路７１〜７４が夫々ＲＦ１〜ＲＦ
４の立ち上がりに同期して開くように制御する（Ｓ３，
４）。これにより、プログラマブル分周器２１〜２４
は、夫々ＲＦ１〜ＲＦ４の立ち上がりに同期してＶＣＯ
をカウント開始することができる。
【００２４】このようにして、ＶＣＯ５からの出力信号
ＣＶは、プログラマブル分周器２１〜２４によって順次
ＲＦの１／４周期遅れで所定の分周比に分周され、帰還
信号ＦＢ１〜ＦＢ４として位相比較器３１〜３４に与え
られる。
ＣＶは、プログラマブル分周器２１〜２４によって順次
ＲＦの１／４周期遅れで所定の分周比に分周され、帰還
信号ＦＢ１〜ＦＢ４として位相比較器３１〜３４に与え
られる。
【００２５】帰還信号ＦＢ１〜ＦＢ４の位相および周波
数は夫々位相比較器３１〜３４によって夫々基準信号Ｒ
Ｆ１〜ＲＦ４の位相および周波数と比較され、その結果
として夫々誤差信号ＥＲ１〜ＥＲ４がＬＰＦ４に与えら
れる。従って、位相比較器３１〜３４は全体として、基
準信号ＲＦの１周期の間に位相比較を４回（タイミング
Ｔ１〜Ｔ４）行なうことになる。
数は夫々位相比較器３１〜３４によって夫々基準信号Ｒ
Ｆ１〜ＲＦ４の位相および周波数と比較され、その結果
として夫々誤差信号ＥＲ１〜ＥＲ４がＬＰＦ４に与えら
れる。従って、位相比較器３１〜３４は全体として、基
準信号ＲＦの１周期の間に位相比較を４回（タイミング
Ｔ１〜Ｔ４）行なうことになる。
【００２６】誤差信号ＥＲ１〜ＥＲ４はＬＰＦ４によっ
て制御電圧ＣＮに変換される。ＶＣＯ５は、制御電圧Ｃ
Ｎに比例した周波数ｆ0 を有する出力信号ＣＶを発生す
る。
て制御電圧ＣＮに変換される。ＶＣＯ５は、制御電圧Ｃ
Ｎに比例した周波数ｆ0 を有する出力信号ＣＶを発生す
る。
【００２７】これにより、出力信号ＣＶは基準信号ＲＦ
に位相同期（ロック）されることになる。ロックされる
と（Ｓ５）、制御回路８はスイッチ８１とスイッチ８２
を開き、位相比較器３１のみが働く１つのループモード
にする（Ｓ６）。
に位相同期（ロック）されることになる。ロックされる
と（Ｓ５）、制御回路８はスイッチ８１とスイッチ８２
を開き、位相比較器３１のみが働く１つのループモード
にする（Ｓ６）。
【００２８】このＰＬＬ周波数シンセサイザにおいて
は、基準信号ＲＦがπ／２ずつずらされ、基準信号ＲＦ
の１周期の間に位相比較が４回行なわれるため、ロック
時間は従来の４分の１に短縮される。たとえば基準信号
ＲＦの周波数ｆｒを１ＫＨｚとし、プログラマブル分周
器２１〜２４の分周比Ｎを１０００とした場合、基準信
号ＲＦに位相同期された１０００ＫＨｚの出力信号ＣＶ
が出力される。１０００ＫＨｚの出力信号ＣＶが安定し
て出力されている状態でプログラマブル分周器２１〜２
４の分周比Ｎを１０００から２０００に変更すると、出
力信号ＣＶは１０００ＫＨｚから２０００ＫＨｚに向か
って変化するが、基準信号ＲＦの１周期の間に位相比較
が４回行なわれるため、出力信号ＣＶの周波数ｆ0 は従
来の４倍の速さで２０００ＫＨｚに収束する。このこと
は、基準信号ＲＦの見かけ上の周波数が４倍の４ＫＨｚ
になったことを意味する。
は、基準信号ＲＦがπ／２ずつずらされ、基準信号ＲＦ
の１周期の間に位相比較が４回行なわれるため、ロック
時間は従来の４分の１に短縮される。たとえば基準信号
ＲＦの周波数ｆｒを１ＫＨｚとし、プログラマブル分周
器２１〜２４の分周比Ｎを１０００とした場合、基準信
号ＲＦに位相同期された１０００ＫＨｚの出力信号ＣＶ
が出力される。１０００ＫＨｚの出力信号ＣＶが安定し
て出力されている状態でプログラマブル分周器２１〜２
４の分周比Ｎを１０００から２０００に変更すると、出
力信号ＣＶは１０００ＫＨｚから２０００ＫＨｚに向か
って変化するが、基準信号ＲＦの１周期の間に位相比較
が４回行なわれるため、出力信号ＣＶの周波数ｆ0 は従
来の４倍の速さで２０００ＫＨｚに収束する。このこと
は、基準信号ＲＦの見かけ上の周波数が４倍の４ＫＨｚ
になったことを意味する。
【００２９】また、ロック後は位相比較器３１のみが働
く１つのループモードにするため、ループを多段にする
ことによる消費電力の増加を抑えることができる。
く１つのループモードにするため、ループを多段にする
ことによる消費電力の増加を抑えることができる。
【００３０】また、本発明に前述のプリスケーラ方式を
適応することができる。即ち、図４の如く、ＶＣＯ５の
後段に分周比４の固定分周器９１と基準発振器１の後段
に分周比４の固定分周器９２を配設する。これにより、
プログラム分周器２１〜２４の動作周波数を低くするこ
とができ、低消費電力となる。
適応することができる。即ち、図４の如く、ＶＣＯ５の
後段に分周比４の固定分周器９１と基準発振器１の後段
に分周比４の固定分周器９２を配設する。これにより、
プログラム分周器２１〜２４の動作周波数を低くするこ
とができ、低消費電力となる。
【００３１】また、上述した実施の形態ではプログラマ
ブル分周器および位相比較器の数はそれぞれ４つである
が、特に限定されるものではない。たとえば４つのプロ
グラマブル分周器２１〜２４をまとめ、時分割でプログ
ラマブル分周器２１〜２４の各々の機能を果たすプログ
ラマブル分周器を１つだけ設けてもよい。また、位相比
較器３１〜３４をまとめ、時分割で位相比較器３１〜３
４の各々の機能を果たす位相比較器を１つだけ設けても
よい。
ブル分周器および位相比較器の数はそれぞれ４つである
が、特に限定されるものではない。たとえば４つのプロ
グラマブル分周器２１〜２４をまとめ、時分割でプログ
ラマブル分周器２１〜２４の各々の機能を果たすプログ
ラマブル分周器を１つだけ設けてもよい。また、位相比
較器３１〜３４をまとめ、時分割で位相比較器３１〜３
４の各々の機能を果たす位相比較器を１つだけ設けても
よい。
【００３２】また、上述した実施の形態では基準信号の
立上がり時に位相比較が行なわれるが、基準信号の立下
がり時に位相比較が行なわれてもよい。従って、基準信
号の立上がり時に位相比較を行なう通常の位相比較器
と、基準信号の立下がり時に位相比較を行なう逆相の位
相比較器とを設けてもよい。要するに、基準信号の１周
期の間に位相比較が複数回行なわれればよい。
立上がり時に位相比較が行なわれるが、基準信号の立下
がり時に位相比較が行なわれてもよい。従って、基準信
号の立上がり時に位相比較を行なう通常の位相比較器
と、基準信号の立下がり時に位相比較を行なう逆相の位
相比較器とを設けてもよい。要するに、基準信号の１周
期の間に位相比較が複数回行なわれればよい。
【００３３】また、制御回路８は、位相比較器３１〜３
４のいずれかがロックすると他の３つの位相比較器をプ
リセットするように位相比較器３１〜３４を制御するの
が好ましい。
４のいずれかがロックすると他の３つの位相比較器をプ
リセットするように位相比較器３１〜３４を制御するの
が好ましい。
【００３４】
【発明の効果】この発明に係るＰＬＬ周波数シンセサイ
ザによれば、基準信号の１周期内に位相比較が複数回行
なわれるため、ロック時間が短縮される。
ザによれば、基準信号の１周期内に位相比較が複数回行
なわれるため、ロック時間が短縮される。
【図１】この発明の実施の形態によるＰＬＬ周波数シン
セサイザの構成を示すブロック図である。
セサイザの構成を示すブロック図である。
【図２】図１のＰＬＬ周波数シンセサイザの動作を示す
タイミングチャートである。
タイミングチャートである。
【図３】図１の制御回路の動作を示すフローチャートで
ある。
ある。
【図４】他の実施例を示すブロック図である。
【図５】従来のＰＬＬ周波数シンセサイザの構成を示す
ブロック図である。
ブロック図である。
１ 基準発振器 ２１〜２４ プログラマブル分周器 ３１〜３４ 位相比較器 ４ ローパスフィルタ ５ 電圧制御発振器 ６１〜６４ 遅延回路 ７１〜７４ ゲート回路 ８１，８２ スイッチ ９１，９２ 固定分周器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23
Claims (1)
- 【請求項１】 電圧制御発振器と、該電圧制御発振器の
出力を所定の分周比Ｎで分周する可変分周装置と、第１
の基準信号と該基準信号と位相が異なる少なくとも１つ
の第２の基準信号を発生する基準信号発生手段と、前記
第１の基準信号と前記可変分周装置の出力の位相を比較
する第１の位相比較器と、前記第２の基準信号と前記可
変分周装置の出力の位相を比較する第２の位相比較器
と、前記第１の位相比較器の出力と前記第２の位相比較
器の出力を制御電圧に変換し前記電圧制御発振器に入力
する低周波濾波器と、周波数ロック時は前記第１の位相
比較器の出力のみ制御電圧に変換させる制御回路とを備
えたことを特徴とするＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28436696A JP3281820B2 (ja) | 1996-10-25 | 1996-10-25 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28436696A JP3281820B2 (ja) | 1996-10-25 | 1996-10-25 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135822A JPH10135822A (ja) | 1998-05-22 |
| JP3281820B2 true JP3281820B2 (ja) | 2002-05-13 |
Family
ID=17677658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28436696A Expired - Fee Related JP3281820B2 (ja) | 1996-10-25 | 1996-10-25 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281820B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100767A (en) * | 1997-09-29 | 2000-08-08 | Sanyo Electric Co., Ltd. | Phase-locked loop with improved trade-off between lock-up time and power dissipation |
| WO2000045515A1 (fr) | 1999-01-29 | 2000-08-03 | Sanyo Electric Co., Ltd. | Appareil a boucle a phase asservie (pll) et dispositif de repartition en frequence variable |
| WO2001017113A1 (fr) * | 1999-08-26 | 2001-03-08 | Sanyo Electric Co., Ltd. | Boucle a phase asservie |
| WO2001026229A1 (fr) * | 1999-09-30 | 2001-04-12 | Sanyo Electric Co., Ltd. | Boucle a phase asservie |
| WO2001067613A1 (fr) | 2000-03-10 | 2001-09-13 | Sanyo Electric Co., Ltd. | Circuit pll |
| WO2001080426A1 (fr) | 2000-04-14 | 2001-10-25 | Sanyo Electric Co., Ltd. | Circuit pll |
| WO2002056476A1 (fr) * | 2001-01-15 | 2002-07-18 | Sanyo Electric Co., Ltd. | Circuit pll (boucle a verrouillage de phase) |
-
1996
- 1996-10-25 JP JP28436696A patent/JP3281820B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10135822A (ja) | 1998-05-22 |
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