JP2000196448A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JP2000196448A JP2000196448A JP10369094A JP36909498A JP2000196448A JP 2000196448 A JP2000196448 A JP 2000196448A JP 10369094 A JP10369094 A JP 10369094A JP 36909498 A JP36909498 A JP 36909498A JP 2000196448 A JP2000196448 A JP 2000196448A
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase
- signal
- counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000010355 oscillation Effects 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 位相同期回路のロックアップタイムを短縮す
ることにある。 【解決手段】 制御回路８によって、基準信号源１の出
力を分周する第１のカウンタ２からの出力される第１の
出力信号ＦＲに対し、電圧制御発振回路３の出力を分周
する第２のカウンタから出力される第２の出力信号ＦＶ
の位相の遅れ区間に第１のカウンタ２をリセット状態と
し、位相の進み区間に第２のカウンタ４をリセット状態
とするため、第１、第２のカウンタ２、４のカウント開
始の同期が取られ、位相比較回路５で検出される位相差
と実際の第１、第２の出力信号ＦＲ、ＦＶの位相差とを
一致させる。これによって、位相差を適切に電圧制御発
振回路３の制御電圧にフィードバックしてロックアップ
タイムを短縮する。
ることにある。 【解決手段】 制御回路８によって、基準信号源１の出
力を分周する第１のカウンタ２からの出力される第１の
出力信号ＦＲに対し、電圧制御発振回路３の出力を分周
する第２のカウンタから出力される第２の出力信号ＦＶ
の位相の遅れ区間に第１のカウンタ２をリセット状態と
し、位相の進み区間に第２のカウンタ４をリセット状態
とするため、第１、第２のカウンタ２、４のカウント開
始の同期が取られ、位相比較回路５で検出される位相差
と実際の第１、第２の出力信号ＦＲ、ＦＶの位相差とを
一致させる。これによって、位相差を適切に電圧制御発
振回路３の制御電圧にフィードバックしてロックアップ
タイムを短縮する。
Description
【０００１】
【発明の技術分野】本発明は位相同期回路に関するもの
である。
である。
【０００２】
【従来の技術】現在、移動体通信等に利用されるＰＬＬ
周波数シンセサイザ、いわゆる位相同期回路としては、
図４に示すようなものがある。基準信号源４１の出力を
分周するカウンタ４２の出力信号と、電圧制御発振回路
４３の出力を分周するカウンタ４４の出力信号とを位相
比較回路４５にて比較し、カウンタ４２の出力信号ＦＲ
の位相に対するカウンタ４４の出力信号ＦＶの遅れ、進
みに応じたパルス幅の出力をそれぞれ端子ＵＰ、ＤＮよ
り発生させる。チャージポンプ４６は、端子ＵＰ、ＤＮ
の出力によって図示しない容量素子をチャージ、ディス
チャージさせる。チャージポンプ４６の充電電流はロー
パスフィルタ４７によって平均化された電圧となり、電
圧制御発振回路４３の制御電圧として与えられる。これ
によって、起動時やチャネル切替時において生じる出力
信号ＦＲ、ＦＶの位相のずれは電圧制御発振回路４３の
制御電圧にフィードバックされ、出力信号ＦＲ、ＦＶの
周波数が一致する、すなわち、ロックアップする。
周波数シンセサイザ、いわゆる位相同期回路としては、
図４に示すようなものがある。基準信号源４１の出力を
分周するカウンタ４２の出力信号と、電圧制御発振回路
４３の出力を分周するカウンタ４４の出力信号とを位相
比較回路４５にて比較し、カウンタ４２の出力信号ＦＲ
の位相に対するカウンタ４４の出力信号ＦＶの遅れ、進
みに応じたパルス幅の出力をそれぞれ端子ＵＰ、ＤＮよ
り発生させる。チャージポンプ４６は、端子ＵＰ、ＤＮ
の出力によって図示しない容量素子をチャージ、ディス
チャージさせる。チャージポンプ４６の充電電流はロー
パスフィルタ４７によって平均化された電圧となり、電
圧制御発振回路４３の制御電圧として与えられる。これ
によって、起動時やチャネル切替時において生じる出力
信号ＦＲ、ＦＶの位相のずれは電圧制御発振回路４３の
制御電圧にフィードバックされ、出力信号ＦＲ、ＦＶの
周波数が一致する、すなわち、ロックアップする。
【０００３】
【発明が解決しようとする課題】しかしながら、図４に
示すものではカウンタ４２、４４のカウント開始が同一
ではないため、位相比較回路４５にて検出される位相差
は実際の出力信号ＦＲ、ＦＶの位相差と一致しない。例
えば、図５のタイミングチャートに示すように初期状態
として出力信号ＦＲ、ＦＶの１周期をそれぞれｆR、ｆV
１とし、位相比較回路４５から出力される位相差をα１
とし、その後出力信号ＦＶの１周期はｆV２とすれば、
次の位相比較のタイミングにおいて、位相比較回路４５
から出力される位相差α２は、α２＝（ｆR−α１）−
ｆV２となる。これに対して出力信号ＦＲ、ＦＶの実際
の位相差α３は、α３＝ｆR−ｆV２である。このよう
に、実際の位相差α３と、位相比較回路４５から出力さ
れる位相差α２とが一致していないために制御電圧への
フィードバックが適切に行われず、ロックアップタイム
を引き延ばしていた。
示すものではカウンタ４２、４４のカウント開始が同一
ではないため、位相比較回路４５にて検出される位相差
は実際の出力信号ＦＲ、ＦＶの位相差と一致しない。例
えば、図５のタイミングチャートに示すように初期状態
として出力信号ＦＲ、ＦＶの１周期をそれぞれｆR、ｆV
１とし、位相比較回路４５から出力される位相差をα１
とし、その後出力信号ＦＶの１周期はｆV２とすれば、
次の位相比較のタイミングにおいて、位相比較回路４５
から出力される位相差α２は、α２＝（ｆR−α１）−
ｆV２となる。これに対して出力信号ＦＲ、ＦＶの実際
の位相差α３は、α３＝ｆR−ｆV２である。このよう
に、実際の位相差α３と、位相比較回路４５から出力さ
れる位相差α２とが一致していないために制御電圧への
フィードバックが適切に行われず、ロックアップタイム
を引き延ばしていた。
【０００４】
【課題を解決するための手段】本発明では、位相比較回
路によって、基準信号源の出力を分周する第１のカウン
タの第１の出力信号と、電圧制御発振回路の出力を分周
する第２のカウンタの第２の出力信号との位相を比較
し、上記第１の出力信号に対して上記第２の出力信号の
位相が遅れている際にはこの位相の遅れに対応したパル
ス幅の第１の誤差信号を出力し、上記第１の出力信号に
対して上記第２の出力信号の位相が進んでいる際にはこ
の位相の進みに対応したパルス幅の第２の誤差信号を出
力し、第１または第２の誤差信号をチャージポンプ回
路、ローパスフィルタ回路を介して上記電圧制御発振回
路の制御電圧とする位相同期回路において、上記位相の
遅れ区間に第１のカウンタをリセット状態とし、上記位
相の進み区間に第２のカウンタをリセット状態とする。
これによって第１、第２のカウンタのカウント開始を同
期させ、位相比較回路によって比較される位相差と実際
の第１、第２の出力信号の位相差とを一致させ、ロック
アップタイムの短縮を可能とする。
路によって、基準信号源の出力を分周する第１のカウン
タの第１の出力信号と、電圧制御発振回路の出力を分周
する第２のカウンタの第２の出力信号との位相を比較
し、上記第１の出力信号に対して上記第２の出力信号の
位相が遅れている際にはこの位相の遅れに対応したパル
ス幅の第１の誤差信号を出力し、上記第１の出力信号に
対して上記第２の出力信号の位相が進んでいる際にはこ
の位相の進みに対応したパルス幅の第２の誤差信号を出
力し、第１または第２の誤差信号をチャージポンプ回
路、ローパスフィルタ回路を介して上記電圧制御発振回
路の制御電圧とする位相同期回路において、上記位相の
遅れ区間に第１のカウンタをリセット状態とし、上記位
相の進み区間に第２のカウンタをリセット状態とする。
これによって第１、第２のカウンタのカウント開始を同
期させ、位相比較回路によって比較される位相差と実際
の第１、第２の出力信号の位相差とを一致させ、ロック
アップタイムの短縮を可能とする。
【０００５】
【発明の実施の形態】そこで、本発明では、基準周波数
信号を発生する基準信号源と、上記基準信号源から出力
される上記基準周波数信号を分周し、第１の出力信号を
出力する第１のカウンタと、制御電圧に応じた周波数の
信号を出力する電圧制御発振回路と、上記電圧制御発振
回路から出力される上記信号を分周し、第２の出力信号
を出力する第２のカウンタと、上記第１、第２のカウン
タからそれぞれ出力される上記第１、第２の出力信号の
位相を比較し、上記第１の出力信号に対して上記第２の
出力信号の位相が遅れている際にはこの位相の遅れに対
応したパルス幅の第１の誤差信号を出力し、上記第１の
出力信号に対して上記第２の出力信号の位相が進んでい
る際にはこの位相の進みに対応したパルス幅の第２の誤
差信号を出力する位相比較回路と、上記位相比較回路か
ら出力される上記第１、第２の誤差信号により駆動され
るチャージポンプ回路と、上記チャージポンプ回路の出
力を上記制御電圧に変換して上記電圧制御発振回路に出
力するローパスフィルタ回路と、上記位相の遅れ区間に
第１のカウンタをリセット状態とし、上記位相の進み区
間に第２のカウンタをリセット状態とする制御回路とか
ら、位相同期回路を構成する。
信号を発生する基準信号源と、上記基準信号源から出力
される上記基準周波数信号を分周し、第１の出力信号を
出力する第１のカウンタと、制御電圧に応じた周波数の
信号を出力する電圧制御発振回路と、上記電圧制御発振
回路から出力される上記信号を分周し、第２の出力信号
を出力する第２のカウンタと、上記第１、第２のカウン
タからそれぞれ出力される上記第１、第２の出力信号の
位相を比較し、上記第１の出力信号に対して上記第２の
出力信号の位相が遅れている際にはこの位相の遅れに対
応したパルス幅の第１の誤差信号を出力し、上記第１の
出力信号に対して上記第２の出力信号の位相が進んでい
る際にはこの位相の進みに対応したパルス幅の第２の誤
差信号を出力する位相比較回路と、上記位相比較回路か
ら出力される上記第１、第２の誤差信号により駆動され
るチャージポンプ回路と、上記チャージポンプ回路の出
力を上記制御電圧に変換して上記電圧制御発振回路に出
力するローパスフィルタ回路と、上記位相の遅れ区間に
第１のカウンタをリセット状態とし、上記位相の進み区
間に第２のカウンタをリセット状態とする制御回路とか
ら、位相同期回路を構成する。
【０００６】また、上記制御回路は、上記第１、第２の
誤差信号に基づき、上記位相の遅れ区間に第１のカウン
タをリセット状態とし、上記位相の進み区間に第２のカ
ウンタをリセット状態とすることが好ましい。
誤差信号に基づき、上記位相の遅れ区間に第１のカウン
タをリセット状態とし、上記位相の進み区間に第２のカ
ウンタをリセット状態とすることが好ましい。
【０００７】
【実施例】次に、本発明の一実施例の位相同期回路につ
いて説明する。まず、本例の構成について図１を参照し
ながら説明する。同図において、１は基準信号源であ
り、２は第１のカウンタである。第１のカウンタ２は、
基準信号源１の基準周波数信号を適当な分周比で分周し
て第１の出力信号ＦＲを発生する。３は電圧制御発振回
路であり、４は第２のカウンタである。第２のカウンタ
４は、電圧制御発振回路３の周波数信号を適当な分周比
で分周して第２の出力信号ＦＶを発生する。第１、第２
のカウンタ２、４はプログラマブルカウンタであり、図
示しない制御部によって分周比を制御され、チャネル切
替を行う。５は位相比較回路であり、第１、第２の出力
信号ＦＲ、ＦＶの位相を比較し、第１の出力信号ＦＲに
対して第２の出力信号ＦＶの位相が遅れている際にはこ
の位相の遅れに対応したパルス幅の第１の誤差信号ＵＰ
を出力し、第１の出力信号ＦＲに対して上記第２の出力
信号ＦＶの位相が進んでいる際にはこの位相の進みに対
応したパルス幅の第２の誤差信号ＤＮを出力する。６は
チャージポンプであり、第１、第２の誤差信号ＵＰ、Ｄ
Ｎにより駆動される。７はローパスフィルタ回路であ
り、チャージポンプ回路６の出力を制御電圧に変換して
電圧制御発振回路３に出力する。８は制御回路であり、
上記位相の遅れ区間に第１のカウンタ２をリセット状態
とし、上記位相の進み区間に第２のカウンタ４をリセッ
ト状態とするものである。
いて説明する。まず、本例の構成について図１を参照し
ながら説明する。同図において、１は基準信号源であ
り、２は第１のカウンタである。第１のカウンタ２は、
基準信号源１の基準周波数信号を適当な分周比で分周し
て第１の出力信号ＦＲを発生する。３は電圧制御発振回
路であり、４は第２のカウンタである。第２のカウンタ
４は、電圧制御発振回路３の周波数信号を適当な分周比
で分周して第２の出力信号ＦＶを発生する。第１、第２
のカウンタ２、４はプログラマブルカウンタであり、図
示しない制御部によって分周比を制御され、チャネル切
替を行う。５は位相比較回路であり、第１、第２の出力
信号ＦＲ、ＦＶの位相を比較し、第１の出力信号ＦＲに
対して第２の出力信号ＦＶの位相が遅れている際にはこ
の位相の遅れに対応したパルス幅の第１の誤差信号ＵＰ
を出力し、第１の出力信号ＦＲに対して上記第２の出力
信号ＦＶの位相が進んでいる際にはこの位相の進みに対
応したパルス幅の第２の誤差信号ＤＮを出力する。６は
チャージポンプであり、第１、第２の誤差信号ＵＰ、Ｄ
Ｎにより駆動される。７はローパスフィルタ回路であ
り、チャージポンプ回路６の出力を制御電圧に変換して
電圧制御発振回路３に出力する。８は制御回路であり、
上記位相の遅れ区間に第１のカウンタ２をリセット状態
とし、上記位相の進み区間に第２のカウンタ４をリセッ
ト状態とするものである。
【０００８】制御回路８はこのように第１、第２のカウ
ンタ２、４を制御するものであればよく、具体的には、
図２に示すような回路が使用される。同図において、フ
リップフロップ８１は第１、第２の誤差信号ＵＰ、ＤＮ
を受け、その出力端子Ｑ、Ｑバーをセット、リセット状
態とし、これらの出力はインバータ８２、８３によって
反転されて、ＮＡＮＤゲート８４、８５の一方の入力に
与えられる。ＮＡＮＤゲート８４、８５の他方の入力と
してはそれぞれ第２、第１、の出力信号ＦＶ、ＦＲが与
えられる。ＮＡＮＤゲート８４、８５の出力はそれぞれ
インバータ８６、８７によって反転され、それぞれ第
１、第２のカウンタ２、４のリセット端子ＲＥＮ、ＮＥ
Ｎに与えられる。
ンタ２、４を制御するものであればよく、具体的には、
図２に示すような回路が使用される。同図において、フ
リップフロップ８１は第１、第２の誤差信号ＵＰ、ＤＮ
を受け、その出力端子Ｑ、Ｑバーをセット、リセット状
態とし、これらの出力はインバータ８２、８３によって
反転されて、ＮＡＮＤゲート８４、８５の一方の入力に
与えられる。ＮＡＮＤゲート８４、８５の他方の入力と
してはそれぞれ第２、第１、の出力信号ＦＶ、ＦＲが与
えられる。ＮＡＮＤゲート８４、８５の出力はそれぞれ
インバータ８６、８７によって反転され、それぞれ第
１、第２のカウンタ２、４のリセット端子ＲＥＮ、ＮＥ
Ｎに与えられる。
【０００９】次に図３のタイミングチャートを参照しな
がら本例の動作について説明する。
がら本例の動作について説明する。
【００１０】まず、第１の出力信号ＦＲに対し、第２の
出力信号ＦＶが遅れている場合について説明する。タイ
ミングｔ０に第１の出力信号ＦＲが立ち上がり、タイミ
ングｔ１に第２の出力信号ＦＶが立ち上がっているとす
る。また、制御回路８では、フリップフロップ８１への
入力である第１、第２の誤差信号ＵＰ、ＤＮは共に
“Ｌ”であり、一般的には禁止状態とされるものである
が、この禁止状態において、端子Ｑ、Ｑバーの信号をイ
ンバータ８２、８３の入力からは十分“Ｈ”と見なせる
出力としてある。
出力信号ＦＶが遅れている場合について説明する。タイ
ミングｔ０に第１の出力信号ＦＲが立ち上がり、タイミ
ングｔ１に第２の出力信号ＦＶが立ち上がっているとす
る。また、制御回路８では、フリップフロップ８１への
入力である第１、第２の誤差信号ＵＰ、ＤＮは共に
“Ｌ”であり、一般的には禁止状態とされるものである
が、この禁止状態において、端子Ｑ、Ｑバーの信号をイ
ンバータ８２、８３の入力からは十分“Ｈ”と見なせる
出力としてある。
【００１１】タイミングｔ２に第１の出力信号ＦＲが立
ち下がると、位相比較回路５の端子ＵＰからの第１の誤
差信号ＵＰが立ち上がる。これを受けて制御回路８で
は、信号Ｑが立ち下がる。この信号Ｑはインバータ８２
を介してＮＡＮＤゲート８４の一方の入力となってお
り、他方の入力である信号ＦＶが“Ｈ”であるので、Ｎ
ＡＮＤゲート８４の出力は“Ｌ”となる。ＮＡＮＤゲー
ト８４の出力はインバータ８６を介して第１のカウンタ
２のリセット端子ＲＥＮに与えられる。すなわち、信号
Ｑの立ち下がりを受けて信号ＲＥＮが立ち上がり、第１
のカウンタ２はリセットされる。なお、第１のカウンタ
２はリセット状態において、第１の出力信号ＦＲは
“Ｌ”に維持されるので後段の位相比較回路５への影響
はない。
ち下がると、位相比較回路５の端子ＵＰからの第１の誤
差信号ＵＰが立ち上がる。これを受けて制御回路８で
は、信号Ｑが立ち下がる。この信号Ｑはインバータ８２
を介してＮＡＮＤゲート８４の一方の入力となってお
り、他方の入力である信号ＦＶが“Ｈ”であるので、Ｎ
ＡＮＤゲート８４の出力は“Ｌ”となる。ＮＡＮＤゲー
ト８４の出力はインバータ８６を介して第１のカウンタ
２のリセット端子ＲＥＮに与えられる。すなわち、信号
Ｑの立ち下がりを受けて信号ＲＥＮが立ち上がり、第１
のカウンタ２はリセットされる。なお、第１のカウンタ
２はリセット状態において、第１の出力信号ＦＲは
“Ｌ”に維持されるので後段の位相比較回路５への影響
はない。
【００１２】次にタイミングｔ３に第２の出力信号ＦＶ
が立ち下がると、第１の誤差信号ＵＰが立ち下がる。こ
れにより、信号Ｑは立ち上がり、信号ＲＥＮは立ち下が
り、第１のカウンタ２のリセット状態は解除され、第１
のカウンタ２のカウント動作は再開される。これと同時
に第２のカウンタ４では信号ＦＶの次のパルス周期のカ
ウントを開始しており、第１、第２のカウンタ２、４の
カウント開始の同期が取られる。このため、従来のもの
のように、第２のカウンタ４において次のパルス周期の
カウントが開始されるときに、既に第１のカウンタ２で
は次のパルス周期のカウントが進行されていることがな
く、位相比較回路５で検出される位相差と実際の第１、
第２の出力信号ＦＲ、ＦＶの位相差とを一致させること
ができる。これによって、位相差は適切に電圧制御発振
回路３の制御電圧としてフィードバックされ、ロックア
ップタイムを短縮することが可能となる。
が立ち下がると、第１の誤差信号ＵＰが立ち下がる。こ
れにより、信号Ｑは立ち上がり、信号ＲＥＮは立ち下が
り、第１のカウンタ２のリセット状態は解除され、第１
のカウンタ２のカウント動作は再開される。これと同時
に第２のカウンタ４では信号ＦＶの次のパルス周期のカ
ウントを開始しており、第１、第２のカウンタ２、４の
カウント開始の同期が取られる。このため、従来のもの
のように、第２のカウンタ４において次のパルス周期の
カウントが開始されるときに、既に第１のカウンタ２で
は次のパルス周期のカウントが進行されていることがな
く、位相比較回路５で検出される位相差と実際の第１、
第２の出力信号ＦＲ、ＦＶの位相差とを一致させること
ができる。これによって、位相差は適切に電圧制御発振
回路３の制御電圧としてフィードバックされ、ロックア
ップタイムを短縮することが可能となる。
【００１３】次に、第１の出力信号ＦＲに対し、第２の
出力信号ＦＶが進んでいる場合について説明する。タイ
ミングｔ４に第２の出力信号ＦＶが立ち上がり、タイミ
ングｔ５に第２の出力信号ＦＲが立ち上がっているとす
る。制御回路８では、フリップフロップ８１への２つの
入力は共に“Ｌ”であり、その端子Ｑ、Ｑバーの信号は
インバータ８２、８３に対して“Ｈ”の出力となってい
る。
出力信号ＦＶが進んでいる場合について説明する。タイ
ミングｔ４に第２の出力信号ＦＶが立ち上がり、タイミ
ングｔ５に第２の出力信号ＦＲが立ち上がっているとす
る。制御回路８では、フリップフロップ８１への２つの
入力は共に“Ｌ”であり、その端子Ｑ、Ｑバーの信号は
インバータ８２、８３に対して“Ｈ”の出力となってい
る。
【００１４】タイミングｔ６に第１の出力信号ＦＶが立
ち下がると、位相比較回路５の端子ＤＮからの第２の誤
差信号ＤＮが立ち上がる。これを受けて制御回路８で
は、信号Ｑバーが立ち下がる。この信号Ｑバーはインバ
ータ８３を介してＮＡＮＤゲート８５の一方の入力とな
っており、他方の入力である第１の出力信号ＦＲが
“Ｈ”であるので、ＮＡＮＤゲート８５の出力は“Ｌ”
となる。ＮＡＮＤゲート８５の出力はインバータ８７を
介して第２のカウンタ４のリセット端子ＮＥＮに与えら
れる。すなわち、信号Ｑバーの立ち下がりを受けて信号
ＮＥＮが立ち上がり、第２のカウンタ４はリセットされ
る。
ち下がると、位相比較回路５の端子ＤＮからの第２の誤
差信号ＤＮが立ち上がる。これを受けて制御回路８で
は、信号Ｑバーが立ち下がる。この信号Ｑバーはインバ
ータ８３を介してＮＡＮＤゲート８５の一方の入力とな
っており、他方の入力である第１の出力信号ＦＲが
“Ｈ”であるので、ＮＡＮＤゲート８５の出力は“Ｌ”
となる。ＮＡＮＤゲート８５の出力はインバータ８７を
介して第２のカウンタ４のリセット端子ＮＥＮに与えら
れる。すなわち、信号Ｑバーの立ち下がりを受けて信号
ＮＥＮが立ち上がり、第２のカウンタ４はリセットされ
る。
【００１５】次にタイミングｔ７において第１の出力信
号ＦＲが立ち下がると、第２の誤差信号ＵＤが立ち下が
る。これにより、信号Ｑバーは立ち上がり、信号ＮＥＮ
は立ち下がり、第２のカウンタ４のリセット状態は解除
され、第２のカウンタ４のカウント動作は再開される。
これと同時に第１のカウンタ２では信号ＦＲの次のパル
ス周期のカウントを開始する。このように第１の出力信
号ＦＲに対し、第２の出力信号ＦＶが進んでいる場合に
も、第１、第２の出力信号ＦＲ、ＦＶの次のパルス周期
の位相比較のために第１、第２のカウンタ２、４のカウ
ント開始点の同期が取られる。
号ＦＲが立ち下がると、第２の誤差信号ＵＤが立ち下が
る。これにより、信号Ｑバーは立ち上がり、信号ＮＥＮ
は立ち下がり、第２のカウンタ４のリセット状態は解除
され、第２のカウンタ４のカウント動作は再開される。
これと同時に第１のカウンタ２では信号ＦＲの次のパル
ス周期のカウントを開始する。このように第１の出力信
号ＦＲに対し、第２の出力信号ＦＶが進んでいる場合に
も、第１、第２の出力信号ＦＲ、ＦＶの次のパルス周期
の位相比較のために第１、第２のカウンタ２、４のカウ
ント開始点の同期が取られる。
【００１６】以上のように本例では、制御回路８によっ
て、第１の出力信号ＦＲに対する第２の出力信号ＦＶの
位相の遅れ区間に第１のカウンタ２をリセット状態と
し、位相の進み区間に第２のカウンタ４をリセット状態
とするため、第１、第２のカウンタ２、４のカウント開
始の同期が取られ、位相比較回路５で検出される位相差
と実際の第１、第２の出力信号ＦＲ、ＦＶの位相差とを
一致させることができる。これによって、位相差は適切
に電圧制御発振回路３の制御電圧にフィードバックさ
れ、ロックアップタイムを短縮することが可能となる。
て、第１の出力信号ＦＲに対する第２の出力信号ＦＶの
位相の遅れ区間に第１のカウンタ２をリセット状態と
し、位相の進み区間に第２のカウンタ４をリセット状態
とするため、第１、第２のカウンタ２、４のカウント開
始の同期が取られ、位相比較回路５で検出される位相差
と実際の第１、第２の出力信号ＦＲ、ＦＶの位相差とを
一致させることができる。これによって、位相差は適切
に電圧制御発振回路３の制御電圧にフィードバックさ
れ、ロックアップタイムを短縮することが可能となる。
【００１７】
【発明の効果】本発明によれば、位相比較回路によっ
て、基準信号源の出力を分周する第１のカウンタの第１
の出力信号と、電圧制御発振回路の出力を分周する第２
のカウンタの第２の出力信号との位相を比較し、上記第
１の出力信号に対して上記第２の出力信号の位相が遅れ
ている際にはこの位相の遅れに対応したパルス幅の第１
の誤差信号を出力し、上記第１の出力信号に対して上記
第２の出力信号の位相が進んでいる際にはこの位相の進
みに対応したパルス幅の第２の誤差信号を出力し、第１
または第２の誤差信号をチャージポンプ回路、ローパス
フィルタ回路を介して電圧制御発振回路の制御電圧にフ
ィードバックス構成の位相同期回路において、上記位相
の遅れ区間に第１のカウンタをリセット状態とし、上記
位相の進み区間に第２のカウンタをリセット状態とする
制御回路を設けてある。このため、第１、第２のカウン
タのカウント開始を同期させ、位相比較回路によって比
較される位相差を実際の第１、第２の出力信号の位相差
と一致させることが可能となる。これによって、第１、
第２の誤差信号、すなわち、位相差は適切に電圧制御発
振回路の制御電圧としてフィードバックされ、ロックア
ップタイムを短縮することが可能となる。
て、基準信号源の出力を分周する第１のカウンタの第１
の出力信号と、電圧制御発振回路の出力を分周する第２
のカウンタの第２の出力信号との位相を比較し、上記第
１の出力信号に対して上記第２の出力信号の位相が遅れ
ている際にはこの位相の遅れに対応したパルス幅の第１
の誤差信号を出力し、上記第１の出力信号に対して上記
第２の出力信号の位相が進んでいる際にはこの位相の進
みに対応したパルス幅の第２の誤差信号を出力し、第１
または第２の誤差信号をチャージポンプ回路、ローパス
フィルタ回路を介して電圧制御発振回路の制御電圧にフ
ィードバックス構成の位相同期回路において、上記位相
の遅れ区間に第１のカウンタをリセット状態とし、上記
位相の進み区間に第２のカウンタをリセット状態とする
制御回路を設けてある。このため、第１、第２のカウン
タのカウント開始を同期させ、位相比較回路によって比
較される位相差を実際の第１、第２の出力信号の位相差
と一致させることが可能となる。これによって、第１、
第２の誤差信号、すなわち、位相差は適切に電圧制御発
振回路の制御電圧としてフィードバックされ、ロックア
ップタイムを短縮することが可能となる。
【図１】本発明の一実施例の位相同期回路の構成を説明
するための説明図。
するための説明図。
【図２】図１の要部の構成を説明するための説明図。
【図３】図１の動作説明のためのタイミングチャート。
【図４】従来の位相同期回路の構成を説明するための説
明図。
明図。
【図５】図４の動作説明のためのタイミングチャート。
１ 基準信号源 ２ 第１のカウンタ ３ 電圧制御発振回路 ４ 第２のカウンタ ５ 位相比較回路 ６ チャージポンプ回路 ７ ローパスフィルタ回路 ８ 制御回路
Claims (2)
- 【請求項１】 基準周波数信号を発生する基準信号源
と、 上記基準信号源から出力される上記基準周波数信号を分
周し、第１の出力信号を出力する第１のカウンタと、 制御電圧に応じた周波数の信号を出力する電圧制御発振
回路と、 上記電圧制御発振回路から出力される上記信号を分周
し、第２の出力信号を出力する第２のカウンタと、 上記第１、第２のカウンタからそれぞれ出力される上記
第１、第２の出力信号の位相を比較し、上記第１の出力
信号に対して上記第２の出力信号の位相が遅れている際
にはこの位相の遅れに対応したパルス幅の第１の誤差信
号を出力し、上記第１の出力信号に対して上記第２の出
力信号の位相が進んでいる際にはこの位相の進みに対応
したパルス幅の第２の誤差信号を出力する位相比較回路
と、 上記位相比較回路から出力される上記第１、第２の誤差
信号により駆動されるチャージポンプ回路と、 上記チャージポンプ回路の出力を上記制御電圧に変換し
て上記電圧制御発振回路に出力するローパスフィルタ回
路と、 上記位相の遅れ区間に第１のカウンタをリセット状態と
し、上記位相の進み区間に第２のカウンタをリセット状
態とする制御回路とを具備することを特徴とする位相同
期回路。 - 【請求項２】 上記制御回路は、上記第１、第２の誤差
信号に基づき、上記位相の遅れ区間に第１のカウンタを
リセット状態とし、上記位相の進み区間に第２のカウン
タをリセット状態とすることを特徴とする請求項１記載
の位相同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369094A JP2000196448A (ja) | 1998-12-25 | 1998-12-25 | 位相同期回路 |
| TW088119886A TW425767B (en) | 1998-12-25 | 1999-11-15 | Phase synchronizing circuit |
| KR1019990056520A KR20000048077A (ko) | 1998-12-25 | 1999-12-10 | 위상 동기 회로 |
| CNB991265106A CN1205751C (zh) | 1998-12-25 | 1999-12-22 | 锁相环电路 |
| US09/471,711 US6285260B1 (en) | 1998-12-25 | 1999-12-23 | Phase-locked loop having circuit for synchronizing starting points of two counters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369094A JP2000196448A (ja) | 1998-12-25 | 1998-12-25 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196448A true JP2000196448A (ja) | 2000-07-14 |
Family
ID=18493551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10369094A Withdrawn JP2000196448A (ja) | 1998-12-25 | 1998-12-25 | 位相同期回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6285260B1 (ja) |
| JP (1) | JP2000196448A (ja) |
| KR (1) | KR20000048077A (ja) |
| CN (1) | CN1205751C (ja) |
| TW (1) | TW425767B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2816075B1 (fr) * | 2000-10-30 | 2004-05-28 | St Microelectronics Sa | Generateur ameliore pour la production de signaux d'horloge |
| CN1305363C (zh) * | 2005-05-27 | 2007-03-21 | 中国农业科学院蔬菜花卉研究所 | 设施蔬菜肥水气一体化施用装置 |
| EP2814177B1 (en) * | 2013-06-10 | 2015-09-23 | Asahi Kasei Microdevices Corporation | Phase-locked loop device with synchronization means |
| DE112019007073B4 (de) * | 2019-04-25 | 2023-02-02 | Mitsubishi Electric Corporation | Phasensynchronisierungsschaltung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3001735B2 (ja) * | 1992-11-10 | 2000-01-24 | 三菱電機株式会社 | 位相同期ループ周波数シンセサイザ |
| US6150891A (en) * | 1998-05-29 | 2000-11-21 | Silicon Laboratories, Inc. | PLL synthesizer having phase shifted control signals |
-
1998
- 1998-12-25 JP JP10369094A patent/JP2000196448A/ja not_active Withdrawn
-
1999
- 1999-11-15 TW TW088119886A patent/TW425767B/zh not_active IP Right Cessation
- 1999-12-10 KR KR1019990056520A patent/KR20000048077A/ko not_active Application Discontinuation
- 1999-12-22 CN CNB991265106A patent/CN1205751C/zh not_active Expired - Fee Related
- 1999-12-23 US US09/471,711 patent/US6285260B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1258963A (zh) | 2000-07-05 |
| TW425767B (en) | 2001-03-11 |
| KR20000048077A (ko) | 2000-07-25 |
| US6285260B1 (en) | 2001-09-04 |
| CN1205751C (zh) | 2005-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2795323B2 (ja) | 位相差検出回路 | |
| JPH0993100A (ja) | 位相比較器 | |
| JP2817676B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| KR100256838B1 (ko) | Pll 회로와 pll 회로용 노이즈 감소 방법 | |
| JP2000196448A (ja) | 位相同期回路 | |
| US20030042948A1 (en) | PLL circuit | |
| CN100353673C (zh) | 锁相环频率合成器 | |
| KR102205037B1 (ko) | 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치 | |
| JPH07120942B2 (ja) | Ｐｌｌ回路 | |
| JP3883812B2 (ja) | Ｐｌｌ回路 | |
| JPS60247330A (ja) | アンロツク検出回路 | |
| JPH11163722A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JP3363867B2 (ja) | Ｐｌｌ回路 | |
| JPH06276089A (ja) | Ｐｌｌ回路 | |
| JP3099755B2 (ja) | 半導体集積回路 | |
| JP3857878B2 (ja) | Ｐｌｌ回路 | |
| JP3869661B2 (ja) | Ｐｌｌ回路 | |
| JP2000106524A (ja) | Ｐｌｌ回路 | |
| JP3263200B2 (ja) | 同期信号生成回路及び分周回路 | |
| JP2000106525A (ja) | Ｐｌｌ回路 | |
| KR0123182Y1 (ko) | 위상동기 루프회로의 동기시간 최소화장치 | |
| JP2002217719A (ja) | Ｐｌｌ回路 | |
| JP2001257585A (ja) | Ｐｌｌ回路 | |
| JPH04115625A (ja) | 入力信号遅延回路 | |
| JPS6037664B2 (ja) | 同期はずれ検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060307 |