TW425767B - Phase synchronizing circuit - Google Patents
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- 230000010355 oscillation Effects 0.000 claims abstract description 21
- 230000000875 corresponding effect Effects 0.000 claims description 11
- 230000002079 cooperative effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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Description
經濟部智慧財產局員工肩费合作社印-¾ —4 2F at ___B7 五、發明說明(1 ) 發明之技術領域 本發明係有關相位同步電路。 習知技術 目前用於移動體通信等之P L L (鎖相迥路)頻率同 步器,即所謂的相位同步電路,有第4圖所示者。以相位 比較電路4 5比較將基準信號源4 1之輸出分頻之計數器 4 2之輸出信號與將電壓控制振盪電路4 3之輸出分頻之 計數器4 4之輸出信號,分別自端子u P、DN產生與吕十 數器4 4之輸出信號F V相對於計數器4 2之輸出信號 F R相位之滯後,超前對應之脈寬之輸出。充電泵4 6藉 由端子UP、 DN之輸出對電容元件充電、放電。充電泵 4 6之充電電流,藉低通濾波器4 7變成均任電壓’供作 電壓控制振盪電路4 3之控制電壓。藉此’啓動時’頻道 轉換時所產生之輸出信號FR、 FV之相位差反饋成壓控 制電路43之控制電壓,輸出信號FR、 FV之頻率一致 ,亦即閉鎖。 發明所欲解決之問題 惟由於第4圖所示者之計數器4 2 1 4 4之計數開始 不同*故相位比較電路4 5所檢測出相位差與實際輸出信 號F R、F V之相位差不一致。例如,依第1圖之時序圖 所示,就初期狀態而言,分別令輸出信號FR、 RV之1 週期爲iR、 iVl,令輸出自相位比較電路45之相位 -------------- 聚-------訂 ------! * 線- (請先閱讀背面之注意事項再填寫本頁) 各汍乐用中0國家標隼(CNS>A4規格(210 X 297公釐) -4 - A7 B7_ 五、發明說明(2 ) 差爲α,若此後輸出信號FV之1週期爲fV2,於次一 相位比較之時標中’输出自相位比較電路4 5之相位差α 2即爲(fR-dl) — fV2。相對此於,輸出信 號FR、FV之實際相位差α3即爲a3=fR— fV2 。如此,由於實際相位差α 3與輸出自相位比較電路4 5 之相位差α 2不一致,故若適當反饋成控制電壓,閉鎖時 間即拉長。 用以解決問題之手段 本發明在配置成,藉相位比較電路,比較將基準信號 源之輸出分頻之第1計數器之第1輸出信號與將電壓控制 振盪電路之輸出分頻之第2計數器之第2輸出信號之相位 ,在相對於上述第1输出信號,上述第2輸出信號之相位 滞後之際,輸出對應於此相位滯後之脈寬之第1誤差信號 ,在相對於上述第1輸出信號 > 上述第2輸出信號之相位 超前之際,輸出對應於此相位超前之脈寬之第2誤差信號 ,經由充電泵、低通濾波器將第1或第2誤差信號反饋成 電壓控制振盪電路之控制電壓之相位同步電路中,於上述 相位滯後區段使第1計數器成重設狀態,於上述相位超前 區段使第2計數器成重設狀態。藉此,第1、第2計數器 之計數開始同步,相位比較電路所比較之相位差與實際第 1、第2輸出信號之相位差一致,可縮短閉鎖時間。 用中國國家標準規絡(210x 297公釐) · 5 - {請先閱讀背面之注意事項再填寫本頁) 裝!--丨訂---- ! *線* 經濟部智慧財產局員工"费合作社印-¾ 42576 7 A7 B7 經濟部智慧財產局員工消费合作社印焚 五、發明說明(3 ) 發明之實施形態 . 因此,本發明爲一種相位同步電路,由以下元件構成 :基準信號源,產生基準頻率信號;第1計數器,將輸出 自上述基準信號源之上述基準頻率信號分頻,輸出第1輸 出信號;電壓控制振盪電路 > 輸出對應於控制電壓之頻率 之信號;第2計數器,將輸出自上述電壓控制振盪電路之 上述信號分頻,輸出第2輸出信號;相位比較電路,比較 分別輸出自上述第1、第2計數器之上述第1、第2輸出 信號之相位,在相對於上述第1輸出信號,上述第2輸出 信號之相位滞後之際1輸出對應於此相位滯後之脈寬之第 1誤差信號,在相對於上述第1輸出信號,上述第2輸出 信號之相位超前之際,輸出對應於此相位超前之脈寬之第 2誤差信號;充電泵電路,藉輸出自上述相位比較電路之 上述第1、第2誤差信號驅動;低通濾波器,將上述充電 泵電路之輸出變換成上述控制電壓,輸出至上述電壓控制 振盪電路;以及控制電路,於上述相位之滞後區段使第1 計數器成重設狀態,於上述相位之超前區段使第2計數器 成重設狀態。 又,較佳地,上述控制電路根據上述第1、第2誤差 信號,於上述相位之滯後區段,使第1計數器成重設狀態 ,於上述相位之超前區段,使第2計數器成重設狀態。 〔實施例] 其次,就本發明一實施例之相位同步電路加以說明。 w气:用中國國家標準(CNS)A4規格(210 X 297公釐) -6 - -I I i I l· I----111K·---111 訂----111--線- <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消f合泎杜印k A7 B7 五、發明說明(4 ) 首先,一面參照第1圖一面就本例之配置加以說明。於同 圖中,i係基準信號源,2係第1計數器。第1計數器2 按適當分頻此將基準信號源1之基準頻率信號分頻’產生 第1輸出信號FR。3係電壓控制振盪電路’ 4係第2計 數器。第2計數器4按適當分頻比將電壓控制振盪電路3 之頻率信號分頻,產生第2輸出信號FV。第1、第2計 數器2、 4係可程式計數器,藉未圖示之控制部控制分頻 比,進行頻道轉換。5係相位比較電路,比較第1、第2 輸出信號FR、 FV之相位,在相對於第1輸出信號FR ,第2輸出信號F V之相位滯後之際,輸出對應於此相位 滞後之脈寬之第1誤差信號U P,在相對於第1輸出信號 F R,上述第2輸出信號FV之相位超前之際,輸出對應 於此相位超前之脈寬之第2誤差信號D N。6係充電泵, 藉第1、第2誤差信號U P、D N驅動。7係低通濾波器 電路,將充電泵電路6之輸出變換爲控制電壓,輸出至電 壓控制振盪電路3。8係控制電路,其係於上述相位之滯 後區段,使第1計數器2成重設狀態,於上述相位超前區 段,使第2計數器4成重設狀態者。 控制電路8以如此控制第1、第2計數器2、4者較 佳’具體而言,使用如第2圖所示電路。於同圖中,正反 器8 1接收第1、第2誤差信號UP、DN,使其輸出端 子Q、 Q成設置,重設(set、reset )狀態,其輸出藉反 向器82、83反轉,供作NAND (反及)閘84、 85之一輸入°第2、第1輸出信號FV、FR分別供作 夂,fKliS用中國國家悌準規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝--— — — — — — 訂 - ------ 線. 經濟部智慧时產局員工消費合怍社印㈢ 42576 7 A7 B7 五、發明說明(5 ) NAND閘84、8 5之另一輸入。NAND閘84、 85之輸出分別藉反向器86、 87反轉,其分別供至第 1、第2計數器2、4之重設端子REN、 其次一面參照第3圖之時序圖一面就本例之動作加以 說明。
首先就相對於第1輸出信號FR,第2輸出信號.FV 滯後情形加以說明。以第1輸出信號F R上升爲時標t 0 ,以第2輸出信號F U上升爲時標t 1。又,藉控制電路 8,朝正反器8 1輸入之第1、第2誤差信號UP、DN 均爲「L」,其固然一般成禁止狀態,惟於此禁止狀態中 ,自反向器8 2、8 3之輸入,視端子Q、i之信號爲十 分「Η」之輸出。 第1輸出信號FR—於時標t 2下降,來自相位比較 電路5之端子U P之第1誤差信號UP即上升。接收此信 號,藉控制電路8,信號Q下降。由於此信號經由反向器 8 2成爲NAND閘8 4之一輸入,另一輸入之信號FV 爲「H」,故NAND閘84之輸出爲「L」《NAND 閘8 4之輸出經由向向器8 6供至第1計數器2之重設端 子REN。亦即,接收信號Q之下降,信號QEN上升, 第1計數器2重設。且,由於在第1計數器2重設狀態下 ’第1輸出信號F R維持於「L」,故不會對後段相位比 較電路5有所影響。 其次,於時標t 3第2輸出信號FV —下降,第1誤 差信號U P即下降。藉此,信號Q上升,信號f e n下降 木纸UtiS用中S园家標準ICNSMJ規格(210 X 297公簸) -8- (請先閱讀背面之注意事項再填寫本頁) 裝--------訂·-------- 經-部智兹財產局員工涼費合作社印裝 9Π …、J 一 — κι _Β7_ 五、發明說明(6 ) ’第1計數器2之重設狀態解除,第1計數器2之計數動 作再開始。與此同時,第2計數器4開始進行信號F V之 次一脈波週期之計數,取得第1、第2計數器2、4之計 數開始之同步。因此,如同習知者,於第2計數器4開始 進行次一脈波週期之計數時*第1計數器2尙未進行次一 脈波週期之計數,可使相位比較電路5所檢測之相位差與 實際第1、第2輸出信號FR、FV之相位差一致。藉此 ,相位差可適當反饋,作爲電壓控制振盪電路3之控制電 壓,縮短閉鎖(lock-up )時間。 其次就相對於第1輸出信號F R,第2輸出信號F V 超前之情形加以說明。以第2輸出信號F V上升爲時標t 4,以第2輸出信號FR上升爲時標t 5。藉控制電路8 ,供向正反器8 1之二輸入均爲「L」,其端子Q、"^之 信號對反向器82、 83爲「H」之輸出。 於時標t 6第1輸出信號F V —下降,來自相位比較 電路5之端子DN之第2誤差信號DN即上升。接收此信 號,藉控制電路,信號i下降。由於此信號i經由反向器 8 3成爲NAND閘8 5之一輸入,另一輸入之第1輸出 信號FR爲「H」,故NAND閘85之輸出成爲「L」 。NAND閘8 5之輸出經由反向器8 7供至第2計數器 4之重設端子NEN。亦即,接收信號i之下降,信號 NEN上升,第2計數器4重設。 其次·於時標t 7第1輸出信號FR —下降1第2誤 差信號UD即下降。藉此,信號T上升,信號NEN下降 {請先Μ讀背面之注意事項再填寫本頁) ' L 裝-----1 訂 --------_ 夂用中國固家標準(CN’S)A4規格(210 X 297公笼) -9 - 經濟部智慧財產局員工消饽合作社印智 __B7 五、發明說明(7 ) ,第2計數器4之重設狀態解除,第2計數器4之計數動 作再開始。與此同時,第1計數器2開始信號F R之次一 脈波週期之計數。如此,在相對於第1輸出信號F R,第 2輸出信號FV超前情形,亦由於第1、第2輸出信號 F R . FV之次一脈波週期之相位比較,故取得第1,第 2計數器2、4之計數開始點之同步。 ’1 如以上,由於本例藉控制電路8,在相對於第1輸出 信號F R,第2輸出信號F V之相位滯後區段,使第1計 數器2成重設狀態,在相位之超前區段,使第2計數器4 成重設狀態,故取得第1、第2計數器2、4之第2、4 計數開始之同步,可使相位比較電路5所檢測之相位差與 實際第1、第2輸出信號FR、 FV之相位差一致。藉此 ,相位差適當反饋成電壓控制振盪電路3之控制電壓,可 縮短閉鎖時間。 發明效果 根據本發明,在配置成藉相位比較電路,比較將基準 信號源之輸出分頻之第1計數器之第1輸出信號與將電壓 控制振盪電路之輸出分頻之第2計數器之第2輸出信號之 相位,在相對於上述第1輸出信號,上述第2輸出信號之 相位滯後之際,輸出對應於此相位滯後之脈寬之第1誤差 信號,在相對於上述第1輸出信號,上述第2輸出信號之 相位超前之際,輸出對應於此相位超前之第2誤差信號, 經由充電泵、低通濾波器將第1或第2誤差信號反饋成電 表紙洽 <度这用中S a家揉準(CNSM4規格<210 X 297公爱) -10 - (請先閲讀背面之注意事項再填寫本頁) i裝 ----訂--------線· “ :/ 3 i A7 ____B7 五、發明說明(8 ) 壓控制振盪電路之控制電壓之相位同步電路中,設有控制 電路,其於上述相位滯後區段,使第1計數器成重設狀態 ,於上述相位超前區段,使第2計數器成重設狀態。因此 ,第1、第2計數器之計數開始同步,可使相位比較電路 所比較之相位差與實際第1、第2輸出信號之相位差一致 。藉此,第1、第2誤差信號,亦即相位差適當反饋成電 壓控制振盪電路之控制電壓,可縮短閉鎖時間。 圖式之簡單說明 第1圖係用來說明本發明一實施例之相位同步電路之 配置之說明圖。 第2圖係用來說明第1圖之要部配置之說明圖。 第3圖係用來說明第1圖之動作之時序圖。 第4圖係用來說明習知相位同步電路配置之說明圖。 第5圖係用來說明第4圖之動作之時序圖。 符號說明 -----I ------I.^·-------訂-----II--. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧柯產局P'工消费合作社印况 1 基準信號源 2 第1計數器 3 電壓控制振盪電路 4 第2計數器 5 相位比較電路 6 充電泵電路 7 低通濾波器電路 8 控制電路 «氏沄义用中國國家嘌準(CNS)A4規格(210 X 297公釐) -11 -
Claims (1)
- 425767 A8 B8 C8 D8 六、申請專利範圍 1 . 一種相位同步電路,特徵在於具備: 基準信號源,產生基準頻率信號; 第1計數器,將輸出自上述基準信號源之上述基準頻 率信號分頻,輸出第1輸出信號; 電壓控制振盪電路,輸出對塵於控制電壓之頻率之信 號; 第2計數器,將輸出自上述電壓控制振盪電路之上述 信號分頻,輸出第2輸出信號; 相位比較電路,比較分別輸出自上述第1、第2計數 器之上述第1、第2輸出信號之相位,在相對於上述第1 輸出信號,上述第2輸出信號之相位滯後之際,輸出對應 於此相位滯後之脈寬之第1誤差信號,在相對於上述第1 輸出信號,上述第2輸出信號之相位超前之際,輸出對應 於此相位超前之脈寬之第2誤差信號; 充電泵電路,藉輸出自上述相位比較電路之上述第1 、第2誤差信號驅動; 低通濾波器,將上述充電栗電路之輸出變換成上述控 制電壓,輸出至上述電壓控制振盪電路;以及 控制電路,於上述相位之滯後區段使第1計數器成重 設狀態,於上述相位之超前區段使第2計數器成重設狀態 〇 2 .如申請專利範圍第1項之相位同步電路,其中上 述控制電路根據上述第1、第2誤差信號,於上述相位之 滯後區段使第1計數器成重設狀態,於止述相位之超前區 (請先閲讀背面之注意事項再填寫本頁) 訂- Λ 經濟部智慧財產局員工消費合作社印製 本紙張尺度逋用中國國家揉準(CNS ) Α4規格(210X297公釐) -12- A8 Β8 C8 D8 425767 々、申請專利範圍 段使第2之計數器成重設狀態。 (請先聞讀背面之注意事項再填寫本頁) 、11. 經濟部智慧財產局員工消費合作社印製 本紙張尺度逍用中國國家橾準(CNS>A4洗格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10369094A JP2000196448A (ja) | 1998-12-25 | 1998-12-25 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW425767B true TW425767B (en) | 2001-03-11 |
Family
ID=18493551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088119886A TW425767B (en) | 1998-12-25 | 1999-11-15 | Phase synchronizing circuit |
Country Status (5)
Country | Link |
---|---|
US (1) | US6285260B1 (zh) |
JP (1) | JP2000196448A (zh) |
KR (1) | KR20000048077A (zh) |
CN (1) | CN1205751C (zh) |
TW (1) | TW425767B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2816075B1 (fr) * | 2000-10-30 | 2004-05-28 | St Microelectronics Sa | Generateur ameliore pour la production de signaux d'horloge |
CN1305363C (zh) * | 2005-05-27 | 2007-03-21 | 中国农业科学院蔬菜花卉研究所 | 设施蔬菜肥水气一体化施用装置 |
EP2814177B1 (en) * | 2013-06-10 | 2015-09-23 | Asahi Kasei Microdevices Corporation | Phase-locked loop device with synchronization means |
JP6932290B2 (ja) * | 2019-04-25 | 2021-09-08 | 三菱電機株式会社 | 位相同期回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3001735B2 (ja) * | 1992-11-10 | 2000-01-24 | 三菱電機株式会社 | 位相同期ループ周波数シンセサイザ |
US6150891A (en) * | 1998-05-29 | 2000-11-21 | Silicon Laboratories, Inc. | PLL synthesizer having phase shifted control signals |
-
1998
- 1998-12-25 JP JP10369094A patent/JP2000196448A/ja not_active Withdrawn
-
1999
- 1999-11-15 TW TW088119886A patent/TW425767B/zh not_active IP Right Cessation
- 1999-12-10 KR KR1019990056520A patent/KR20000048077A/ko not_active Application Discontinuation
- 1999-12-22 CN CNB991265106A patent/CN1205751C/zh not_active Expired - Fee Related
- 1999-12-23 US US09/471,711 patent/US6285260B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR20000048077A (ko) | 2000-07-25 |
US6285260B1 (en) | 2001-09-04 |
CN1258963A (zh) | 2000-07-05 |
CN1205751C (zh) | 2005-06-08 |
JP2000196448A (ja) | 2000-07-14 |
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Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |