KR20000048077A - 위상 동기 회로 - Google Patents

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KR20000048077A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

본 발명의 과제는 위상 동기 회로의 로크업 타임을 단축하는 것에 있다.
제어 회로(8)에 의해서, 기준 신호원(1)의 출력을 분할하는 제 1 카운터(2)로부터 출력되는 제 1 출력 신호(FR)에 대하여, 전압 제어 발진 회로(3)의 출력을 분할하는 제 2 카운터로부터 출력되는 제 2 출력 신호(FV)의 위상의 지연 구간에 제 1 카운터(2)를 리셋 상태로 하며, 위상의 빠른 구간에 제 2 카운터(4)를 리셋 상태로 하기 위해서, 제 1, 제 2 카운터(2, 4)의 카운트 개시의 동기가 취해져서, 위상 비교 회로(5)에서 검출되는 위상차와 실제의 제 1, 제 2 출력 신호(FR, FV)의 위상차를 일치시킨다. 이것에 의해서, 위상차를 적절하게 전압 제어 발진 회로(3)의 제어 전압에 피드백하여 로크업 타임을 단축한다.

Description

위상 동기 회로{Phase-locked loop circuit}
본 발명은 위상 동기 회로에 관한 것이다.
(종래의 기술)
현재, 이동체 통신 등에 이용되는 PLL 주파수 신시사이저, 소위 위상 동기 회로로서는, 도 4에 도시되는 바와 같은 것이 있다. 기준 신호원(41)의 출력을 분할하는 카운터(42)의 출력 신호와, 전압 제어 발진 회로(43)의 출력을 분할하는 카운터(44)의 출력 신호를 위상 비교 회로(45)로써 비교하여, 카운터(42)의 출력 신호(FR)의 위상에 대한 카운터(44)의 출력 신호(FV)의 늦고, 빠름에 따라 펄스 폭의 출력을 각각 단자(UP, DN)에서 발생시킨다. 충전 펌프(46)는 단자(UP, DN)의 출력에 의해서 도시하지 않은 용량 소자를 충전, 방전시킨다. 충전 펌프(46)의 충전 전류는 저역 필터(47)에 의해서 평균화된 전압으로 되어, 전압 제어 발진 회로(43)의 제어 전압으로서 주어진다. 이것에 의해서, 기동시나 채널 전환시에 있어서 발생하는 출력 신호(FR, FV)의 위상의 어긋남은 전압 제어 발진 회로(43)의 제어 전압에 피드백되어, 출력 신호(FR, FV)의 주파수가 일치하는, 즉, 로크업한다.
그러나, 도 4에 도시되는 것으로는 카운터(42, 44)의 카운트 개시가 동일하지 않기 때문에, 위상 비교 회로(45)로서 검출되는 위상차는 실제의 출력 신호(FR, FV)의 위상차와 일치하지 않다. 예를 들면, 도 5의 타이밍도에 도시되는 바와 같은 초기 상태로서 출력 신호(FR, FV)의 1주기를 각각 fR, fV1로 하며, 위상 비교회로(45)로부터 출력되는 위상차를 α1로 하여, 그 후 출력 신호(FV)의 1주기는 fV2라고 하면, 다음 위상 비교의 타이밍에 있어서, 위상 비교 회로(45)로부터 출력되는 위상차(α2)는 α2=(fR-α1)-fV2가 된다. 이것에 대하여 출력 신호(FR, FV)의 실제의 위상차(α3)는 α3=fR-fV2이다. 이와 같이, 실제의 위상차(α3)와, 위상 비교 회로(45)로부터 출력되는 위상차(α2)가 일치하지 않기 때문에 제어 전압에의 피드백이 적절하게 행하여지지 않고, 로크업 타임을 연장하고 있었다.
도 1은 본 발명의 한 실시예의 위상 동기 회로의 구성을 설명하기 위한 설명도.
도 2는 도 1의 주요부의 구성을 설명하기 위한 설명도.
도 3은 도 1의 동작 설명을 위한 타이밍도.
도 4는 종래의 위상 동기 회로의 구성을 설명하기 위한 설명도.
도 5는 도 4의 조작 설명을 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 기준 신호원 2 : 제 1 카운터
3 : 전압 제어 발진 회로 4 : 제 2 카운터
5: 위상 비교 회로 6 : 충전 펌프 회로
7 : 저역 필터 회로 8 : 제어 회로
(과제를 해결하기 위한 수단)
본 발명에서는 위상 비교 회로에 의해서, 기준 신호원의 출력을 분할하는 제 1 카운터의 제 1 출력 신호와, 전압 제어 발진 회로의 출력을 분할하는 제 2 카운터의 제 2 출력 신호와의 위상을 비교하여, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 지연되고 있을 때는 이 위상의 지연에 대응한 펄스폭의 제 1 오차 신호를 출력하고, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 빠를 때에는 이 위상의 빠름에 대응한 펄스폭의 제 2 오차 신호를 출력하며, 제 1 또는 제 2 오차 신호를 충전 펌프 회로, 저역 필터 회로를 통하여 상기 전압 제어 발진 회로의 제어 전압으로 하는 위상 동기 회로에서, 상기 위상의 지연 구간에 제 1 카운터를 리셋 상태로 하며, 상기 위상의 빠른 구간에 제 2 카운터를 리셋 상태로 한다. 이것에 의해서 제 1, 제 2 카운터의 카운트 개시를 동기시켜, 위상 비교 회로에 의해서 비교되는 위상차와 실제의 제 1, 제 2 출력 신호의 위상차를 일치시켜서, 로크업 타임의 단축을 가능하게 한다.
(발명의 실시형태)
여기서, 본 발명에서는 기준 주파수 신호를 발생하는 기준 신호원과, 상기 기준 신호원에서 출력되는 상기 기준 주파수 신호를 분할하여, 제 1 출력 신호를 출력하는 제 1 카운터와, 제어 전압에 따른 주파수의 신호를 출력하는 전압 제어 발진 회로와, 상기 전압 제어 발진 회로로부터 출력되는 상기 신호를 분할하며, 제 2 출력 신호를 출력하는 제 2 카운터와, 상기 제 1, 제 2 카운터로부터 각각 출력되는 상기 제 1, 제 2 출력 신호의 위상을 비교하여, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 지연되고 있을 때는 이 위상의 지연에 대응한 펄스폭의 제 1 오차 신호를 출력하며, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 빠를 때에는 이 위상의 빠름에 대응한 펄스폭의 제 2 오차 신호를 출력하는 위상 비교 회로와, 상기 위상 비교 회로에서 출력되는 상기 제 1, 제 2 오차 신호에 의해 구동되는 충전 펌프 회로와, 상기 충전 펌프 회로의 출력을 상기 제어 전압으로 변환하여 상기 전압 제어 발진 회로에 출력하는 저역 필터 회로와, 상기 위상의 지연 구간에 제 1 카운터를 리셋 상태로 하며, 상기 위상의 빠른 구간에 제 2 카운터를 리셋 상태로 하는 제어 회로로, 위상 동기 회로를 구성한다.
또한, 상기 제어 회로는 상기 제 1, 제 2 오차 신호에 근거하여, 상기 위상의 지연 구간에 제 1 카운터를 리셋 상태로 하며, 상기 위상의 빠른 구간에 제 2 카운터를 리셋 상태로 하는 것이 바람직하다.
(실시예)
다음에 본 발명의 한 실시예의 위상 동기 회로에 대해서 설명한다. 우선, 본 예의 구성에 대해서 도 1을 참조하면서 설명한다. 동 도면에 있어서, 1은 기준신호원이고, 2는 제 1 카운터이다. 제 1 카운터(2)는 기준 신호원(1)의 기준 주파수 신호를 적당한 분할비로 분할하여 제 1 출력 신호(FR)를 발생한다. 3은 전압 제어 발진 회로이고, 4는 제 2 카운터이다. 제 2 카운터(4)는 전압 제어 발진 회로(3)의 주파수 신호를 적당한 분할비로 분할하여 제 2 출력 신호(FV)를 발생한다. 제 1, 제 2 카운터(2, 4)는 프로그램 가능한 카운터이고, 도시하지 않은 제어부에 의해서 분할비가 제어되어, 채널 전환을 행한다. 5는 위상 비교 회로이고, 제 1, 제 2 출력 신호(FR, FV)의 위상을 비교하여, 제 1 출력 신호(FR)에 대하여 제 2 출력 신호(FV)의 위상이 지연되고 있을 때에는 이 위상의 지연에 대응한 펄스폭의 제 1 오차 신호(UP)를 출력하며, 제 1 출력 신호(FR)에 대하여 상기 제 2 출력 신호(FV)의 위상이 빠를 때에는 이 위상의 빠름에 대응한 펄스폭의 제 2 오차 신호(DN)를 출력한다. 6은 충전 펌프이고, 제 1, 제 2 오차 신호(UP, DN)에 의해 구동된다. 7은 저역 필터 회로이고, 충전 펌프 회로(6)의 출력을 제어 전압으로 변환하여 전압 제어 발진 회로(3)에 출력한다. 8은 제어 회로이고, 상기 위상의 지연 구간에 제 1 카운터(2)를 리셋 상태로 하며, 상기 위상의 빠른 구간에 제 2 카운터(4)를 리셋 상태로 하는 것이다.
제어 회로(8)는 이와 같이 제 1, 제 2 카운터(2, 4)를 제어하는 것이면 되며, 구체적으로는 도 2에 도시되는 바와 같은 회로가 사용된다. 동 도면에 있어서, 플립플롭(81)은 제 1, 제 2 오차 신호(UP, DN)를 수신하여, 그 출력 단자(Q,)를 세트, 리셋 상태로 하며, 이것들의 출력은 인버터(82, 83)에 의해서 반전되어, NAND 게이트(84, 85)의 한쪽 입력에 주어진다. NAND 게이트(84, 85)의 다른 쪽의 입력으로서는 각각 제 2, 제 1 출력 신호(FV, FR)가 주어진다. NAND 게이트(84, 85)의 출력은 각각 인버터(86, 87)에 의해서 반전되며, 각각 제 1, 제 2 카운터(2, 4)의 리셋 단자(REN, NEN)에 주어진다.
다음에 도 3의 타이밍도를 참조하면서 본 측의 동작에 대해서 설명한다.
우선, 제 1 출력 신호(FR)에 대하여, 제 2 출력 신호(FV)가 지연되고 있는 경우에 대해서 설명한다. 타이밍(t0)에 제 1 출력 신호(FR)가 상승하고, 타이밍(t1)에 제 2 출력 신호(FV)가 상승하고 있다고 한다. 또한, 제어 회로(8)로서는, 플립플롭(81)에의 입력인 제 1, 제 2 오차 신호(UP, DN)는 함께 "L"이며, 일반적으로는 금지 상태로 되지만, 이 금지 상태에서, 단자(Q,)의 신호를 인버터(82, 83)의 입력으로부터는 충분히 "H"로 간주하여 출력으로 하고 있다.
타이밍(t2)에 제 1 출력 신호(FR)가 하강하면, 위상 비교 회로(5)의 단자(UP)에서의 제 1 오차 신호(UP)가 상승한다. 이것을 받아 제어 회로(8)에서는 신호(Q)가 하강한다. 이 신호(Q)는 인버터(82)를 통하여 NAND 게이트(84) 한쪽의 입력으로 되어 있으며, 다른 쪽의 입력인 신호(FV)가 "H"이기 때문에, NAND 게이트(84)의 출력은 "L"로 된다. NAND 게이트(84)의 출력은 인버터(86)를 통하여 제 1 카운터(2)의 리셋 단자(REN)에 주어진다. 즉, 신호(Q)의 하강을 받아 신호 (REN)가 상승하여, 제 1 카운터(2)는 리셋된다. 또, 제 1 카운터(2)는 리셋 상태에 있어서, 제 1 출력 신호(FR)는 "L"로 유지되기 때문에 후단의 위상 비교 회로(5)에의 영향은 없다.
다음에 타이밍(t3)에 제 2 출력 신호(FV)가 하강하면, 제 1 오차 신호(UP)가 하강한다. 이것에 의해, 신호(Q)는 상승하며, 신호(REN)는 하강하며, 제 1 카운터(2)의 리셋 상태는 해제되어, 제 1 카운터(2)의 카운트 조작은 재개된다. 이것과 동시에 제 2 카운터(4)에서는 신호(FV)의 다음 펄스 주기의 카운트를 개시하고 있어, 제 1, 제 2 카운터(2, 4)의 카운트 개시의 동기가 취해진다. 이 때문에, 종래의 것과 같이, 제 2 카운터(4)에 있어서 다음 펄스 주기의 카운트가 개시될 때에, 이미 제 1 카운터(2)에서는 다음 펄스 주기의 카운트가 진행되는 경우는 없고, 위상 비교 회로(5)에서 검출되는 위상차와 실제의 제 1, 제 2 출력 신호(FR, FV)의 위상차를 일치시킬 수 있다. 이것에 의해서, 위상차는 적절하게 전압 제어 발진 회로(3)의 제어 전압으로서 피드백되어, 로크업 타임을 단축하는 것이 가능해진다.
다음에, 제 1 출력 신호(FR)에 대하여, 제 2 출력 신호(FV)가 앞서고 있는 경우에 대해서 설명한다. 타이밍(t4)에 제 2 출력 신호(FV)가 상승하며, 타이밍(t5)에 제 2 출력 신호(FR)가 상승하고 있다고 한다. 제어 회로(8)에서는 플립플롭(81)에의 2개의 입력은 같이 "L"이고, 그 단자(Q,)의 신호는 인버터(82, 83)에 대하여 "H"의 출력으로 되어 있다.
타이밍(t6)에 제 1 출력 신호(FV)가 하강하면, 위상 비교 회로(5)의 단자(DN)에서의 제 2 오차 신호(DN)가 상승한다. 이것을 받아 제어 회로(8)에서는 신호()가 하강한다. 이 신호()는 인버터(83)를 통하여 NAND 게이트(85) 한쪽의 입력으로 되어 있으며, 다른쪽의 입력인 제 1 출력 신호(FR)가 "H"이기 때문에, NAND 게이트(85)의 출력은 "L"로 된다. NAND 게이트(85)의 출력은 인버터(87)를 통하여 제 2 카운터(4)의 리셋 단자(NEN)에 주어진다. 즉, 신호()의 하강을 받아 신호(NEN)가 상승하며, 제 2 카운터(4)는 리셋된다.
다음에 타이밍(t7)에 있어서 제 1 출력 신호(FR)가 하강하면, 제 2 오차 신호(UD)가 하강한다. 이것에 의해 신호()는 상승하며, 신호(NEN)는 하강하고, 제 2 카운터(4)의 리셋 상태는 해제되며, 제 2 카운터(4)의 카운트 조작은 재개된다. 이것과 동시에 제 1 카운터(2)로서는 신호(FR)의 다음의 펄스 주기의 카운트를 개시한다. 이와 같이 제 1 출력 신호(FR)에 대하여, 제 2 출력 신호(FV)가 앞서고 있는 경우에도, 제 1, 제 2 출력 신호(FR, FV)의 다음 펄스 주기의 위상 비교를 위해 제 1, 제 2 카운터(2, 4)의 카운트 개시점의 동기가 취해진다.
이상과 같이 본 예에서는, 제어 회로(8)에 의해서, 제 1 출력 신호(FR)에 대한 제 2 출력 신호(FV)의 위상의 지연 구간에 제 1 카운터(2)를 리셋 상태로 하며, 위상의 빠른 구간에 제 2 카운터(4)를 리셋 상태로 하기 위해서, 제 1, 제 2 카운터(2, 4)의 카운트 개시의 동기가 취해져, 위상 비교 회로(5)에서 검출되는 위상차와 실제의 제 1, 제 2 출력 신호(FR, FV)의 위상차를 일치시킬 수 있다. 이것에 의해서, 위상차는 적절하게 전압 제어 발진 회로(3)의 제어 전압에 피드백되어, 로크업 타임을 단축하는 것이 가능해진다.
본 발명에 의하면, 위상 비교 회로에 의해서, 기준 신호원의 출력을 분할하는 제 1 카운터의 제 1 출력 신호와, 전압 제어 발진 회로의 출력을 분할하는 제 2 카운터의 제 2 출력 신호와의 위상을 비교하여, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 지연되고 있을 때는 이 위상의 지연에 대응한 펄스폭의 제 1 오차 신호를 출력하고, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 빠를 때에는 이 위상의 빠름에 대응한 펄스폭의 제 2 오차 신호를 출력하며, 제 1 또는 제 2 오차 신호를 충전 펌프 회로, 저역 필터 회로를 통하여 전압 제어 발진 회로의 제어 전압에 피드백 구성의 위상 동기 회로에서, 상기 위상의 지연 구간에 제 1 카운터를 리셋 상태로 하여, 상기 위상의 빠른 구간에 제 2 카운터를 리셋 상태로 하는 제어 회로를 설치하고 있다. 이 때문에, 제 1, 제 2 카운터의 카운트 개시를 동기시켜, 위상 비교 회로에 의해서 비교되는 위상차를 실제의 제 1, 제 2 출력 신호의 위상차와 일치시키는 것이 가능해진다. 이것에 의해서, 제 1, 제 2 오차 신호, 즉 위상차는 적절하게 전압 제어 발진 회로의 제어 전압으로서 피드백되어, 로크업 타임을 단축하는 것이 가능해진다.

Claims (2)

  1. 기준 주파수 신호를 발생하는 기준 신호원과,
    상기 기준 신호원으로부터 출력되는 상기 기준 주파수 신호를 분할하여, 제 1 출력 신호를 출력하는 제 1 카운터와,
    제어 전압에 따라 주파수의 신호를 출력하는 전압 제어 발진 회로와,
    상기 전압 제어 발진 회로에서 출력되는 상기 신호를 분할하여, 제 2 출력 신호를 출력하는 제 2 카운터와,
    상기 제 1, 제 2 카운터로부터 각각 출력되는 상기 제 1, 제 2 출력 신호의 위상을 비교하여, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 늦을 때에는 이 위상의 지연에 대응한 펄스폭의 제 1 오차 신호를 출력하며, 상기 제 1 출력 신호에 대하여 상기 제 2 출력 신호의 위상이 빠를 때에는 이 위상의 빠름에 대응한 펄스폭의 제 2 오차 신호를 출력하는 위상 비교 회로와,
    상기 위상 비교 회로에서 출력되는 상기 제 1, 제 2 오차 신호에 의해 구동되는 충전 펌프 회로와,
    상기 충전 펌프 회로의 출력을 상기 제어 전압으로 변환하여 상기 전압 제어 발진 회로에 출력하는 저역 필터 회로와,
    상기 위상의 지연 구간에 제 1 카운터를 리셋 상태로 하고, 상기 위상의 빠른 구간에 제 2 카운터를 리셋 상태로 하는 제어 회로를 구비하는 것을 특징으로 하는 위상 동기 회로.
  2. 제 1 항에 있어서, 상기 제어 회로는 상기 제 1, 제 2 오차 신호에 기초하여, 상기 위상의 지연 구간에 제 1 카운터를 리셋 상태로 하고, 상기 위상의 빠른 구간에 제 2 카운터를 리셋 상태로 하는 것을 특징으로 하는 위상 동기 회로.
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