KR20020076121A - Ｐｌｌ 회로의 모드 절환 방법 및 ｐｌｌ 회로의 모드제어 회로 - Google Patents

Ｐｌｌ 회로의 모드 절환 방법 및 ｐｌｌ 회로의 모드제어 회로 Download PDF

Info

Publication number
KR20020076121A
KR20020076121A KR1020020015535A KR20020015535A KR20020076121A KR 20020076121 A KR20020076121 A KR 20020076121A KR 1020020015535 A KR1020020015535 A KR 1020020015535A KR 20020015535 A KR20020015535 A KR 20020015535A KR 20020076121 A KR20020076121 A KR 20020076121A
Authority
KR
South Korea
Prior art keywords
signal
circuit
mode
state
output
Prior art date
Application number
KR1020020015535A
Other languages
English (en)
Inventor
아오키고주
사키마히로유키
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20020076121A publication Critical patent/KR20020076121A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 고속 모드와 통상 모드를 구비한 PLL 회로에 있어서, 고속 로크업(lock up)을 가능하게 하는 PLL 회로의 모드 절환 방법 및 PLL 회로의 모드 제어 회로를 제공하는 것을 과제로 한다.
상태 검출 회로(40)는 기준 카운터(22), 주 카운터(24)의 내부 상태 신호(RS, MS), 클록 신호(RCK, MCK) 및 위상 비교기(23)의 펄스 신호(UP, DOWN)에 기초하여, 로크 검출 신호(S4)를 래치한 모드 절환 신호(CS)를 출력한다.

Description

ＰＬＬ 회로의 모드 절환 방법 및 ＰＬＬ 회로의 모드 제어 회로{MODE SWITCHING METHOD FOR PLL CIRCUIT AND MODE CONTROL CIRCUIT FOR PLL CIRCUIT}
본 발명은 PLL 회로의 모드 절환 방법 및 PLL 회로의 모드 제어 회로에 관한 것으로서, 구체적으로는 고속 모드와 통상 모드의 2개의 모드를 갖춘 PLL 회로의 모드 절환 방법 및 PLL 회로의 모드 제어 회로에 관한 것이다.
최근, 휴대 전화 등의 이동 기기 통신 등에 이용되는 PLL 주파수 합성기로서 사용되는 PLL 회로는, 고속 로크업(high-speed lock-up)에 대한 요구와 함께 로크(lock) 중의 높은 C/N(캐리어 대 노이즈의 비(比)), 낮은 스퓨리어스 리크(low spurious leakage)에 대한 요구가 엄격해지고 있다. 상반하는 2개의 요구를 실현하는 수단의 하나로서, 로크업(lock-up)을 할 때는 루프 이득(loop gain)을 높게 하여 고속으로 로크업시키는 고속 모드와, 로크한 후에는 루프 이득을 내림으로써 높은 C/N과 낮은 스퓨리어스 특성을 얻기 위한 통상 모드라는 2개의 모드를 절환하는 방법이 있다.
도 10은 종래의 PLL 주파수 합성기를 도시하는 개략 블럭도이다.
PLL 회로(80)의 위상 비교기(84)는, 기준 카운터(82)의 기준 분주 신호(LDR)와 주 카운터(83)의 비교 분주 신호(LDP)의 위상을 비교하여, 비교 결과에 따른 펄스 폭을 갖는 업 펄스 신호(UP) 또는 다운 펄스 신호(DOWN)를 출력한다. 그리고, 전하 펌프(85)는, 이들 펄스 신호(UP, DOWN)에 따른 전류를 출력하고, 이것을 저역 통과 필터(86)를 통해 VCO(전압 제어 발진기, 87)에 입력하여 VCO(87)의 발진 주파수를 제어하고 있다.
그런데, 기준 분주 신호(LDR)와 비교 분주 신호(LDP)의 위상이 일치할 때(로크 상태)에 전하 펌프(85)의 출력 전류를 0(제로)으로 하면, 그 시스템(또는 계(系), system)에 불감대(dead zone)가 생기기 때문에, 위상 비교기(84)로부터 업 전류/다운 전류를 발생하고 있다. 그리고, 로크 상태에서 흐르는 이들 출력 전류가 C/N, 스퓨리어스 리크에 영향이 있기 때문에, 통상 모드에서는 이들 출력 전류를 억제하도록 하고 있다.
한편, PLL 회로(80)의 저역 통과 필터가 고정인 경우, 이들 출력 전류가 많은 쪽이 로크업 시간은 짧아진다. 그 때문에, 고속 모드에서의 전하 펌프(85)의 출력 전류를 통상 모드보다도 많게 한다(또는, 업 펄스 신호(UP)·다운 펄스 신호(DOWN)의 펄스 폭을 크게 한다).
이들 통상 모드와 고속 모드의 절환은, 위상 비교기(84)의 출력 신호(업 펄스 신호(UP) ·다운 펄스 신호(DOWN))에 기초하여 로크 상태를 검출하는 로크 검출 회로(89)에 의해 행해진다. 즉, 로크 검출 회로(89)의 출력은 모드 절환 신호(SW)로서 이용되고, 그 모드 절환 신호(SW)에 의해 통상 모드와 고속 모드를 절환하는타이밍은 로크 상태에 기초하여 행해진다.
로크 상태에서는, 기준 분주 신호(LDR)의 주파수와 비교 분주 신호(LDP)의 주파수가 일치한다. 따라서, 양쪽 신호(LDR, LDP)의 위상차가 미리 설정한 소정 범위 내에 들어갔을 때에 통상 모드로 절환하고, 그 이외일 때에는 고속 모드가 되도록 하고 있다.
그런데, 저역 통과 필터(86)가 고정인 PLL 회로(80)는, 전하 펌프(85)나 저역 통과 필터(86) 등의 여러 가지 특성에 의해 어떤 위상차를 가지고 안정되는 경우가 있다. 이 때문에, 고속 모드와 통상 모드에서는 PLL 회로(80)가 안정되는 상태가 달라, 고속 모드로부터 통상 모드로의 모드 절환시에 언로크(unlock)되어 기준 분주 신호(LDR)와 비교 분주 신호(LDP)의 위상차가 증대해 버리는 경우가 있다.
이러한 경우, 총 로크업 시간은 고속 모드에서의 로크업 시간과, 모드 절환시에 생기는 언로크 상태(unlocked state)로부터의 재로크업 시간(re-lock-up time)을 더한 시간이 된다. 따라서, 총 로크업 시간을 짧게 하기 위해서는, 이 언로크에 기인하는 재로크업 시간을 짧게 할 필요가 있다.
그러나, 종래의 PLL 회로(80)에서, 로크 검출 회로(89)는 고속 모드에서의 로크업 후(로크 상태를 검출한 후)에, 통상 모드로 하기 위해 모드 절환 신호(SW)를 임의로 출력한다. 이 고속 모드로부터 통상 모드로의 모드 절환 신호(SW)가 전하 펌프(85)의 동작 중에 출력되면, 언로크(unlocking)에 의한 로크 주파수(locked frequency)와 언로크 주파수(unlocked frequency)간의 차, 즉 언로크 폭(unlockedfrequency interval)이 커진다.
언로크 폭이 커지면, 재로크업시에 최대 언로크 주파수(maximum unlcoked frequency)에 도달할 때까지의 시간이 길어져, 이 결과 재로크업 시간이 길어진다. 즉, 총 로크업 시간은 길어진다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 고속 모드와 통상 모드를 구비한 PLL 회로에 있어서, 고속 로크업을 가능하게 하는 PLL 회로의 모드 절환 방법 및 PLL 회로의 모드 제어 회로를 제공하는 데에 있다.
도 1은 PLL 주파수 합성기(frequency synthesizer)의 블럭도.
도 2는 제1 실시예의 전하 펌프 Z 상태 검출 회로의 회로도.
도 3은 카운터의 내부 구성예를 도시하는 회로도 및 출력 파형도.
도 4는 제1 실시예의 타이밍 차트.
도 5는 고속 모드로부터 통상 모드로의 모드 절환 후를 도시하는 로크 파형도.
도 6은 제2 실시예의 전하 펌프 Z 상태 검출 회로의 회로도.
도 7은 제2 실시예의 타이밍 차트.
도 8은 제3 실시예의 전하 펌프 Z 상태 검출 회로의 회로도.
도 9는 제3 실시예의 타이밍 차트.
도 10은 종래의 PLL 주파수 합성기의 블럭도.
<도면의 주요부분에 대한 부호의 설명>
LDR : 기준 분주 신호
LDP : 비교 분주 신호
CS : 모드 절환 신호
20 : PLL 회로
23 : 위상 비교기
25 : 전하 펌프
27 : 전압 제어 발진기(VCO)
40 : 상태 검출 회로
상기 목적을 달성하기 위해서, 청구항 제1항에 기재한 발명에 따르면, PLL 회로를 고속으로 로크업하는 제1 모드 또는 통상 사용하는 제2 모드로 절환하는 모드 절환은, 위상 비교기의 출력 신호에 따른 전류를 출력하는 전하 펌프의 Z 상태(high impedance state)시에 행해진다.
청구항 제2항에 기재한 발명에 따르면, 청구항 제1항에 기재한 발명의 작용에 부가하여, 모드 절환은, 위상 비교기의 출력 신호와, 기준 카운터 및 주 카운터 중의 적어도 한쪽의 클록 신호 및 내부 상태 신호에 의해, 로크 검출 신호를 제어하여 생성한 모드 절환 신호에 기초하여 행한다.
청구항 제3항에 기재한 발명에 따르면, 청구항 제1항에 기재한 발명의 작용에 부가하여, 모드 절환은, 위상 비교기의 출력 신호와, 기준 카운터 및 주 카운터의 적어도 한쪽의 분주비 설정을 변경시키는 시프트 레지스터의 분주비 설정 신호에 의해, 로크 검출 신호를 제어하여 생성한 모드 절환 신호에 기초하여 행한다.
청구항 제4항에 기재한 발명에 따르면, 고속으로 로크업하는 제1 모드와 통상 사용하는 제2 모드를 갖는 PLL 회로에 있어서, 상태 검출 회로는 모드 절환 신호를, 위상 비교기의 출력 신호에 따른 전류를 출력하는 전하 펌프의 Z 상태 시에 공급한다.
청구항 제5항에 기재한 발명에 따르면, 청구항 제4항에 기재한 발명의 작용에 부가하여, 상태 검출 회로는, 위상 비교기의 출력 신호에 기초하여 PLL 회로의 로크 상태를 검출하는 로크 검출 회로의 로크 검출 신호를 입력받아, 전하 펌프가 Z 상태일 때에 출력시키도록 생성한 모드 절환 신호를 공급한다.
청구항 제6항에 기재한 발명에 따르면, 청구항 제5항에 기재한 발명의 작용에 부가하여, 상태 검출 회로는, 위상 비교기의 출력 신호와, 기준 카운터 및 주 카운터 중 적어도 어느 한쪽의 클록 신호 및 내부 상태 신호에 기초하여, 로크 검출 신호를 제어하여 생성한 모드 절환 신호를 공급한다.
청구항 제7항에 기재한 발명에 따르면, 청구항 제6항에 기재한 발명의 작용에 부가하여, 상태 검출 회로는 제1 및 제2 플립플롭, AND 회로 및 래치 회로를 포함한다. 그리고, 상태 검출 회로는 위상 비교기의 출력 신호와, 기준 카운터 및 주 카운터의 클록 신호 및 내부 상태 신호에 기초하여, AND 회로의 출력 신호에 의해 로크 검출 신호를 래치하여 모드 절환 신호를 생성한다.
청구항 제8항에 기재한 발명에 따르면, 청구항 제5항에 기재한 발명의 작용에 부가하여, 상태 검출 회로는 위상 비교기의 출력 신호 및 시프트 레지스터의 분주비 설정 신호에 기초하여, 로크 검출 신호를 제어하여 생성한 모드 절환 신호를공급한다.
청구항 제9항에 기재한 발명에 따르면, 청구항 제8항에 기재한 발명의 작용에 부가하여, 상태 검출 회로는 OR 회로와 플립플롭을 포함한다. 그리고, 상태 검출 회로는 위상 비교기의 출력 신호 및 시프트 레지스터의 분주비 설정 신호에 기초하여 생성한 모드 절환 신호를 플립플롭으로부터 공급한다.
청구항 제10항에 기재한 발명에 따르면, 청구항 제4항 내지 제9항 중 어느 한 항에 기재한 발명의 작용에 부가하여, 상태 검출 회로는 모드 절환 신호의 생성을 지연 회로에 의해 소정 시간 지연시켜 공급한다.
(제1 실시예)
이하, 본 발명을 구체화한 제1 실시예를 도 1 ∼ 도 5에 따라서 설명한다.
도 1은 PLL 주파수 합성기(10)의 개략 블럭도를 나타낸 것으로서, 이 PLL 주파수 합성기(10)는 PLL 회로(20), 로크 검출 회로(30) 및 전하 펌프 Z 상태 검출 회로(이하, 상태 검출 회로)(40)를 구비하고 있다.
PLL 회로(20)는 루프 이득을 높게 하여 고속으로 로크업하는 고속 모드(제1 모드)와, 루프 이득을 낮게 하여 높은 C/N과 낮은 스퓨어리스 특성을 얻는 통상 모드(제2 모드)간을 절환하는 기능을 갖는다. 로크 검출 회로(30)는 PLL 회로(20)로부터의 업 펄스 신호(UP)(제1 펄스 신호), 다운 펄스 신호(DOWN)(제2 펄스 신호)에 기초하여 PLL 회로(20)의 로크 상태를 검출하고, 그 검출 결과에 기초하여 로크 검출 신호(S4)를 생성한다. 상태 검출 회로(40)는 PLL 회로(20)로부터의 카운터 내부 상태 신호(RS, MS), 카운터 클록 신호(RCK, MCK), 펄스 신호(UP, DOWN)에 기초하여, 로크 검출 신호(S4)를 제어하여 생성한 모드 절환 신호(CS)를 PLL 회로(20)에 공급한다.
우선, PLL 회로(20)를 설명한다.
PLL 회로(20)는 시프트 레지스터(21), 기준 분주기로서의 기준 카운터(22), 위상 비교기(23), 비교 분주기로서의 주 카운터(24), 전하 펌프(25), 저역 통과 필터(이하, LPF라 함)(26), 전압 제어 발진기(이하, VCO라 함)(27), 프리스케일러(prescaler)(28)를 구비한다.
시프트 레지스터(21)는 외부로부터 입력되는 클록 신호(CLK)에 기초하여 직렬 신호(DT)를 순차적으로 받아들이고, 받아들인 직렬 신호(DT)를 병렬 신호(Data)로 하여 기준 카운터(22), 주 카운터(24)에 출력한다.
기준 카운터(22)는 예컨대 수정 발진기의 발진에 기초한 소정 주파수의 기준 신호(fr)를 입력받아, 그 기준 신호(fr)를 상기 병렬 신호(Data)에 기초한 기준 분주비로 분주한 기준 분주 신호(LDR)를 위상 비교기(23)에 출력한다. 이 위상 비교기(23)에는 후술하는 바와 같이 주 카운터(24)로부터 비교 분주 신호(LDP)가 입력된다.
위상 비교기(23)는 양쪽 신호(LDR, LDP)의 위상을 비교하여, 그 위상차에 따른 펄스 폭을 갖는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)를 전하 펌프(25)에 출력한다.
전하 펌프(25)는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)에 기초한 전류값을 갖는 신호(DO)를 LPF(26)에 출력한다.
LPF(26)는 전하 펌프(25)의 출력 신호(DO)를 평활화(smooth)함으로써 고주파 성분을 제거한 직류 전압을 갖는 제어 신호(VT)를 VCO(27)에 출력한다. VCO(27)는 제어 신호(VT)의 전압값에 따른 주파수를 갖는 출력 신호(fv)를 프리스케일러(prescaler, 28) 및 외부 회로(도시 생략)에 출력한다.
프리스케일러(28)는 출력 신호(fv)를 고정 분주비로 분주한 비교 신호(fp)를 주 카운터(24)에 출력한다.
주 카운터(24)는 비교 신호(fp)를 상기 병렬 신호(Data)에 기초한 비교 분주비로 분주한 비교 분주 신호(LDP)를, 위상 비교기(23)에 출력한다.
이와 같이 구성된 PLL 회로(20)에서는, 출력 신호(fv)의 주파수가 로크 주파수보다 낮아지면 비교 신호(fp)의 주파수가 기준 신호(fr)의 주파수보다 낮아져, 양쪽 신호(fr, fp)의 위상에 차가 생긴다. 위상 비교기(23)는 양쪽 신호(fr, fp)의 위상차에 따른 펄스 폭을 갖는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)를 출력한다. 예컨대, 위상 비교기(23)는 업 펄스 신호(UP)의 펄스 폭을 다운 펄스 신호(DOWN)의 펄스 폭보다도 길게 한다.
전하 펌프(25)는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)의 L 레벨의 펄스 폭에 따른 출력 신호(DO)를 LPF(26)에 출력한다. 덧붙여서 말하면, 전하 펌프(25)는, 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)가 H 레벨인 기간, 출력 단자를 하이 임피던스 상태(high impedance state, Z 상태)로 한다. LPF(26)는 출력 신호(DO)에 기초하여 제어 신호(VT)의 전압값을 변경, 예컨대 높은 전압값의 제어 신호(VT)를 출력한다. 그리고, VCO(27)는 제어 신호(VT)에 기초하여 높은 주파수의 출력 신호(fv)를 출력한다.
반대로, 출력 신호(fv)의 주파수가 원하는 주파수보다 높아졌을 때에는, 비교 신호(fp)의 주파수가 기준 신호(fr)의 주파수보다 높아져, 양쪽 신호(fr, fp)의 위상에 차가 생긴다. 위상 비교기(23)는 양쪽 신호(fr, fp)의 위상차에 따른 펄스 폭을 갖는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)를 출력한다.
전하 펌프(25)는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)의 L 레벨의 펄스 폭에 따른 출력 신호(DO)를 LPF(26)에 출력한다. 덧붙여서 말하면, 전하 펌프(25)는, 상기와 마찬가지로 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)가 H 레벨인 기간, 출력 단자를 하이 임피던스 상태(Z 상태)로 한다. LPF(26)는 출력 신호(DO)에 기초하여 낮은 전압값의 제어 신호(VT)를 출력한다. VCO(27)는 제어 신호(VT)에 기초하여 낮은 주파수의 출력 신호(fv)를 출력한다.
PLL 회로(20)는 상기한 동작을 반복 실행하여, VCO(27)로부터 출력되는 출력 신호(fv)의 주파수를, 기준 카운터(22)의 기준 분주비 및 주 카운터(24)의 비교 분주비에 대응하는 주파수로 로크한다.
더욱이, PLL 회로(20)는 상기한 바와 같이 모드 절환 신호(CS)에 응답하여 고속 모드와 통상 모드간을 절환하는 기능을 가지며, 이 기능은 본 실시예에서는 전하 펌프(25)에 의해 실현한다. 전하 펌프(25)는 입력되는 모드 절환 신호(CS)에 응답하여 출력 신호(DO)의 전류량을 각각의 모드에 따라서 변경한다. 즉, 전하 펌프(25)는 모드 절환 신호(CS)에 응답하여, 그 때의 모드가 고속 모드일 때에는 출력 신호(DO)의 전류량을 통상 모드시의 전류량보다도 많게 한다. 이에 따라, 고속모드일 때에는 VCO(27)로부터의 출력 신호(fv)의 주파수 변화량을 크게 하여, 원하는 주파수에 신속히 접근시키고, 통상 모드일 때에는 출력 신호(fv)의 주파수 변화량을 작게 하여, 주파수를 안정시킨다.
또, 이러한 모드 절환 기능은 위상 비교기(23) 또는 LPF(26)에 의해 실현하도록 하더라도 좋다.
다음에, 로크 검출 회로(30)를 설명한다.
로크 검출 회로(30)는 위상 비교기(도시 생략) 등으로 구성된다. 즉, 로크 검출 회로(30)는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)를 입력받아, 이들 펄스 신호(UP, DOWN)의 위상차를 검출하고, 그 검출 결과에 기초하여 로크 검출 신호(S4)를 출력한다.
양쪽 펄스 신호(UP, DOWN)의 상승 엣지의 위상차는 PLL 회로(20)의 위상 비교기(23)에 입력되는 기준 분주 신호(LDR)와 비교 분주 신호(LDP)의 주파수차에 따라 변한다. 이에 따라, 로크 검출 회로(30)는 양쪽 펄스 신호(UP, DOWN)의 위상차가 소정값 이하가 되면 PLL 회로(20)의 로크 상태를 검출하고, 소정값 이상이 되면 PLL 회로(20)의 언로크 상태를 검출한다. 또, 본 실시예의 로크 검출 회로(30)는 양쪽 펄스 신호(UP, DOWN)의 위상차가 소정값 이하(로크 상태)일 때에는 H 레벨의 로크 검출 신호(S4)를 출력하고, 소정값 이상(언로크 상태)일 때에는 L 레벨의 로크 검출 신호(S4)를 출력한다.
다음에, 상태 검출 회로(40)를 설명한다.
도 2에 도시한 바와 같이, 상태 검출 회로(40)는 제1 및 제2 플립플롭(이하,FF 이라 함)(41, 42), AND 회로(AND)(43), 래치 회로(LATCH)(44)로 구성된다.
제1 FF(41)는 D 플립플롭이며, 그 클록 입력 단자에 기준 카운터(22)의 클록 신호(RCK)가 입력되고, 데이터 입력 단자에 기준 카운터(22)의 내부 상태 신호(RS)가 입력된다. 제1 FF(41)의 리셋 입력 단자(RESET)에는 업 펄스 신호(UP)가 입력된다.
제2 FF(42)는 D 플립플롭이며, 그 클록 입력 단자에 주 카운터(24)의 클록 신호(MCK)가 입력되고, 데이터 입력 단자에 주 카운터(24)의 내부 상태 신호(MS)가 입력된다. 제2 FF(42)의 리셋 입력 단자(RESET)에는 다운 펄스 신호(DOWN)가 입력된다.
이들 제1 및 제2 FF(41, 42)의 출력 신호(S1, S2)는 AND 회로(43)에 입력되고, 그 AND 회로(43)의 출력 신호(S3)는 래치 회로(44)의 스트로브 입력 단자(STB)에 입력된다. 래치 회로(44)의 데이터 입력 단자에는 로크 검출 회로(30)로부터 출력되는 로크 검출 신호(S4)가 입력된다. 그리고, 래치 회로(44)는 AND 회로(43)의 출력 신호(S3)에 의해 로크 검출 신호(S4)를 래치하여 모드 절환 신호(CS)를 출력한다.
즉, 상태 검출 회로(40)는 로크 검출 신호(S4)를 래치한 모드 절환 신호(CS)를 출력하고, 그 모드 절환 신호(CS)는 전하 펌프(25)에 입력된다.
이와 같이 구성되는 상태 검출 회로(40)는 로크 검출 회로(30)가 로크 상태를 검출하면, 즉 H 레벨의 로크 검출 신호(S4)를 출력하면, 이것에 응답하여 PLL 회로(20)를 통상 모드로 동작시키도록 모드 절환 신호(CS)를 생성한다. 한편, 상태 검출 회로(40)는 로크 검출 회로(30)가 언로크 상태를 검출하면, 즉 L 레벨의 로크 검출 신호(S4)를 출력하면, 이것에 응답하여 PLL 회로(20)를 고속 모드로 동작시키도록 모드 절환 신호(CS)를 생성한다.
도 3은 기준 카운터(22)의 내부 구성예를 설명하는 회로도 및 그 출력 파형도를 도시한다.
도 3(a)에 도시한 바와 같이, 기준 카운터(22)는 예컨대 제1 ∼ 제5 T 플립플롭(이하, TFF 이라 함)(51∼55), OR 회로(56), AND 회로(57)로 구성된다.
기준 카운터(22)는 제1 ∼ 제5 TFF(51∼55)의 예컨대 5단으로 구성되는 다운 카운터이며, 그 제1 TFF(51)에는 클록 입력으로서 클록 신호(RCK)가 입력된다. 제1 ∼ 제5 TFF(51∼55)의 출력 신호(OUT1∼5)는 AND 회로(57)에 입력되고, 이 AND 회로(57)로부터 카운터 출력으로서 기준 분주 신호(LDR)가 출력된다.
또, 제2 ∼ 제5 TFF(52∼55)의 출력 신호(OUT2∼5)는 OR 회로(56)에 입력되고, 이 OR 회로(56)로부터 카운터 내부 출력으로서 내부 상태 신호(RS)가 출력된다.
이와 같이 구성되는 기준 카운터(22)는 도 3(b)에 도시한 바와 같이, 기준 분주 신호(LDR)(카운터 출력)에 대하여 2클록 앞에서부터 L 레벨의 내부 상태 신호(RS)(카운터 내부 출력)를 출력한다. 즉, 기준 카운터(22)는 기준 분주 신호(LDR)가 출력되기 직전의 상태를 나타내는 내부 상태 신호(RS)를 출력한다.
주 카운터(24)는 기준 카운터(22)와 유사하게 구성되며, 비교 분주 신호(LDP)에 대하여 클록 신호(MCK)의 2클록 앞에서부터 L 레벨의 내부 상태신호(MS)를 출력한다. 즉, 주 카운터(24)는 비교 분주 신호(LDP)가 출력되기 직전의 상태를 나타내는 내부 상태 신호(MS)를 출력한다.
따라서, 도 4에 도시한 바와 같이, 제1 FF(41)는 내부 상태 신호(RS)의 하강시(H 레벨의 기준 분주 신호(LDR)가 출력되기 2클록 앞에서)부터 업 펄스 신호(UP)의 상승시까지 L 레벨의 신호(S1)를 출력한다.
마찬가지로, 제2 FF(42)는 내부 상태 신호(MS)의 하강시(H 레벨의 비교 분주 신호(LDP)가 출력되기 2클록 앞에서)부터 다운 펄스 신호(DOWN)의 상승시까지 L 레벨의 신호(S2)를 출력한다.
따라서, 이들 제1 및 제2 FF(41, 42)의 출력 신호(S1, S2)가 입력되는 AND 회로(43)는, 양쪽 펄스 신호(UP, DOWN)에 기초한 전하 펌프(25)의 동작 중에는 L 레벨의 신호(S3)를 출력한다. 한편, AND 회로(43)는 전하 펌프(25)의 비동작 중에는, 즉 Z 상태에서는, H 레벨의 신호(S3)를 출력한다.
그리고, 래치 회로(44)는 로크 검출 회로(30)로부터 출력되는 로크 검출 신호(S4)를 AND 회로(43)의 출력 신호(S3)에 의해 래치하고, 이 래치한 로크 검출 신호(S4)를 모드 절환 신호(CS)로서 출력한다.
이와 같이 생성되는 모드 절환 신호(CS)는, 그 모드 절환 타이밍이 도 4에 도시한 바와 같이 AND 회로(43)의 출력 신호(S3)의 상승 엣지에 동기한다.
즉, 상태 검출 회로(40)는 전하 펌프(25)가 동작하고 있을 때의 모드 절환 신호(CS)의 레벨 변화를, 상기 전하 펌프(25)가 비동작 상태일 때에, 즉 Z 상태일 때에, 이동시킨다.
다음에, 이와 같이 구성된 PLL 주파수 합성기(10)의 작용에 관해서 설명한다.
지금, 도 4에 도시한 바와 같이, PLL 회로(20)는 통상 모드로 동작하고 있다. 이 때, 로크 검출 회로(30)는 H 레벨의 로크 검출 신호(S4)(로크 상태)를 출력하고, 그것에 응답하여 상태 검출 회로(40)는 H 레벨의 모드 절환 신호(CS)를 전하 펌프(25)에 출력하고 있다. 이 통상 모드에서는, 전하 펌프(25)로부터 출력되는 신호(DO)의 전류량이 억제되고, PLL 회로(20)는 VCO(27)로부터 출력되는 신호(fv)의 주파수 변화량을 작게 하여 주파수를 안정시킨다.
이어서, 로크 주파수를 변경하면 위상 비교기(23)로부터 출력되는 양쪽 펄스 신호(UP, DOWN)의 위상차가 소정값 이상이 되어, 로크 검출 회로(30)는 L 레벨의 로크 검출 신호(S4)(언로크 상태)를 출력한다.
상태 검출 회로(40)는 이 L 레벨의 로크 검출 신호(S4)에 응답하여, 로크 검출 신호(S4)를 AND 회로(43)로부터 출력되는 L 레벨의 신호(S3)에 기초하여 래치시킨다. 즉, 상태 검출 회로(40)는 로크 검출 회로(30)로부터 L 레벨의 로크 검출 신호(S4)(언로크 상태)가 출력된 후, AND 회로(43)의 출력 신호(S3)의 상승 엣지에 동기하여 L 레벨의 모드 절환 신호(CS)를 출력한다. 이에 따라, PLL 회로(20)는 고속 모드로 동작하여 고속 로크업시킨다.
전하 펌프(25)는 위상 비교기(23)로부터 L 레벨의 펄스 신호(UP, DOWN)에 응답하여 신호(DO)를 출력하고, H 레벨의 펄스 신호(UP, DOWN)에 응답하여 출력 단자를 Z 상태로 한다. 따라서, 통상 모드로부터 고속 모드로의 절환은, 전하펌프(25)가 Z 상태일 때에 실시된다.
이어서, 로크 검출 회로(30)가 재차 로크 상태를 검출하는 H 레벨의 로크 검출 신호(S4)를 출력하면, 마찬가지로 상태 검출 회로(40)는 H 레벨의 모드 절환 신호(CS)를, 전하 펌프(25)가 Z 상태일 때에 출력한다. 이에 따라, PLL 회로(20)는 통상 모드로 동작한다. 이 때, 고속 모드로부터 통상 모드로의 절환은, 전하 펌프(25)가 Z 상태일 때에 실시됨으로써, 언로크 폭은 작아진다.
도 5는 고속 모드로부터 통상 모드로의 모드 절환을 실시한 후의 로크 파형도를 나타낸다. 도 5에 도시한 바와 같이, 시간(T0)에 모드 절환을 실시했을 때, 절환 직후의 위상 비교에 있어서 종래에서의 언로크에 의한 주파수(F2)에 대하여, 본 실시예에서는 주파수(F1)에까지 언로크가 억제된다. 즉, 전하 펌프(25)가 Z 상태일 때에 모드 절환을 실시함으로써 언로크 폭이 억제된다. 이 때문에, 본 실시예에서는, 최대 언로크 도달 시간(T1)이 종래의 최대 언로크 도달 시간(T2)보다 짧아진다. 따라서, 이 최대 언로크 도달 시간의 차(T2-T1)만큼 재로크업 시간이 줄어들어, 총 로크업 시간이 종래의 총 로크업 시간에 비해서 짧아진다.
이상 기술한 바와 같이, 본 실시예에 따르면, 다음의 효과를 발휘한다.
(1) 상태 검출 회로(40)는 기준 카운터(22), 주 카운터(24)의 내부 상태 신호(RS, MS), 클록 신호(RCK, MCK) 및 위상 비교기(23)의 펄스 신호(UP, DOWN)에 기초하여 로크 검출 신호(S4)를 래치한 모드 절환 신호(CS)를 출력한다. 상태 검출 회로(40)는 전하 펌프(25)가 Z 상태일 때에 모드 절환 신호(CS)를 출력하기 때문에, 언로크 폭은 억제된다. 따라서, 재로크업 시간이 짧게 되어, 총 로크업 시간이 짧아진다.
(제2 실시예)
이하, 본 발명을 구체화한 제2 실시예를 도 6 및 도 7에 따라서 설명한다.
한편, 설명의 편의상, 제1 실시예와 유사한 구성, 신호에 관하여는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 6은 본 실시예의 상태 검출 회로(60)의 회로도이다. 이 상태 검출 회로(60)는 플립플롭(FF)(61), AND 회로(62), 래치 회로(63)로 구성된다.
AND 회로(62)에는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)가 입력된다.
FF(61)는 D 플립플롭이며, 그 클록 입력 단자에 주 카운터(24)의 클록 신호(MCK)가 입력되고, 데이터 입력 단자에 주 카운터(24)의 내부 상태 신호(MS)가 입력된다. FF(61)의 리셋 입력 단자에는 AND 회로(62)의 출력 신호(S11)가 입력된다. 따라서, FF(61)는 도 7에 도시한 바와 같이 내부 상태 신호(MS)의 하강시부터 AND 회로(62)의 출력 신호(S11)의 상승시까지 L 레벨의 신호(S12)를 출력한다.
래치 회로(63)의 데이터 입력 단자에는 로크 검출 회로(30)로부터 출력되는 로크 검출 신호(S4)가 입력되고, 스트로브 입력 단자에는 FF(61)의 출력 신호(S12)가 입력된다. 그리고, 래치 회로(63)는 로크 검출 회로(30)로부터 출력되는 로크 검출 신호(S4)를 FF(61)의 출력 신호(S12)에 의해 래치한 모드 절환 신호(CS)를, 전하 펌프(25)에 출력한다.
즉, 상태 검출 회로(60)는 주 카운터(24)의 내부 상태 신호(MS), 클록 신호(MCK) 및 펄스 신호(UP, DOWN)에 기초하여 로크 검출 신호(S4)를 제어한 모드절환 신호(CS)를 전하 펌프(25)에 출력한다. 또, 본 실시예에서 로크 검출 신호(S4)를 제어하는 신호는 기준 카운터(22)의 내부 상태 신호(RS), 클록 신호(RCK)로 하여도 좋다.
다음에, 이와 같이 구성되는 PLL 주파수 합성기(10)의 작용에 관해서 설명한다.
지금, 도 7에 도시한 바와 같이, PLL 회로(20)는 통상 모드로 동작하고 있다. 이 때, 로크 검출 회로(30)는 H 레벨의 로크 검출 신호(S4)(로크 상태)를 출력하고, 그것에 응답하여 상태 검출 회로(60)는 H 레벨의 모드 절환 신호(CS)를 전하 펌프(25)에 출력하고 있다.
이 상태에서, 로크 주파수를 변경하면 위상 비교기(23)로부터 출력되는 양쪽 펄스 신호(UP, DOWN)의 위상차가 소정값 이상이 되어, 로크 검출 회로(30)는 L 레벨의 로크 검출 신호(S4)(언로크 상태)를 출력한다.
상태 검출 회로(60)는 이 L 레벨의 로크 검출 신호(S4)에 응답하여, 상기 로크 검출 신호(S4)를 FF(61)로부터 출력되는 L 레벨의 신호에 기초하여 래치시킨다. 즉, 상태 검출 회로(60)는 상기 제1 실시예와 마찬가지로, 모드 절환 신호(CS)를 전하 펌프(25)가 Z 상태일 때에 출력한다. 이에 따라, PLL 회로(20)는 고속 모드로 동작하여, 고속 로크업시킨다.
이어서, 로크 검출 회로(30)가 재차 로크 상태를 검출하는 H 레벨의 로크 검출 신호(S4)를 출력하면, 상태 검출 회로(60)는 상기와 마찬가지로 H 레벨의 모드 절환 신호(CS)를, 전하 펌프(25)가 Z 상태일 때에 출력한다. 이에 따라, PLL회로(20)는 통상 모드로 동작한다. 이 때, 고속 모드로부터 통상 모드로의 절환은 전하 펌프(25)가 Z 상태일 때에 실시됨으로써, 언로크 폭은 작아진다.
이상 기술한 바와 같이, 본 실시예는 로크 검출 신호(S4)를 제어하는 신호를 주 카운터(24)의 내부 상태 신호(MS), 클록 신호(MCK)로 했다. 이와 같이 구성되는 상태 검출 회로(60)에서는 제1 실시예와 동일한 효과를 나타내는 동시에, 회로 소자를 적게 할 수 있다.
(제3 실시예)
이하, 본 발명을 구체화한 제3 실시예를 도 8 및 도 9에 따라서 설명한다.
또, 설명의 편의상, 제1 및 제2 실시예와 유사한 구성에 관하여는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 8은 본 실시예의 상태 검출 회로(70)의 회로도이다. 이 상태 검출 회로(70)는 OR 회로(71), 플립플롭(FF)(72)으로 구성된다.
OR 회로(71)에는 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)가 입력된다.
FF(72)는 D 플립플롭이며, 그 클록 입력 단자에 OR 회로(71)의 출력 신호(S21)가 입력되고, 데이터 입력 단자에 로크 검출 회로(30)로부터 출력되는 로크 검출 신호(S4)가 입력된다. 그리고, FF(72)의 리셋 입력 단자에 시프트 레지스터(21)로부터 출력되는 분주비 설정 신호(LE)가 입력되고, 이 FF(72)로부터 모드 절환 신호(CS)가 출력된다. 여기서, 분주비 설정 신호(LE)는 로크 주파수를 변경하기 위해 카운터의 분주비 설정을 변경하기 위한 신호이다.
즉, 본 실시예에서는, 상태 검출 회로(70)는 시프트 레지스터(21)의 분주비설정 신호(LE) 및 펄스 신호(UP, DOWN)에 기초하여 로크 검출 신호(S4)를 제어한 모드 절환 신호(CS)를, 전하 펌프(25)에 출력한다. 덧붙여서 말하면, 본 실시예의 상태 검출 회로(70)는 고속 모드로부터 통상 모드로의 모드 절환 제어를 하는 것을 주로 하여 구성되어 있다. 이것은 고속 모드로부터 통상 모드로의 절환시에는 언로크에 의한 영향이 특히 크다는 것을 고려하고 있다.
다음에, 이와 같이 구성되는 PLL 주파수 합성기(10)의 작용에 관해서 설명한다.
지금, 도 9에 도시한 바와 같이, PLL 회로(20)는 통상 모드로 동작하고 있다. 이 때, 로크 검출 회로(30)는 H 레벨의 로크 검출 신호(S4)(로크 상태)를 출력하고, 그것에 응답하여 상태 검출 회로(70)는 H 레벨의 모드 절환 신호(CS)를 전하 펌프(25)에 출력하고 있다.
이 상태에서, 시프트 레지스터(21)로부터 L 레벨의 분주비 설정 신호(LE)가 출력되면, 그것에 응답하여 FF(72)는 L 레벨의 모드 절환 신호(CS)를 출력한다. 이에 따라, PLL 회로(20)는 고속 모드로 동작한다. 이와 같이, 통상 모드로부터 고속 모드로의 절환은 시프트 레지스터(21)의 분주비 설정 신호(LE)에 의해 행해진다.
이어서, 로크 검출 회로(30)로부터 재차 H 레벨의 로크 검출 신호(S4)(로크 상태)가 출력되면, 상태 검출 회로(70)는 OR 회로(71)의 출력 신호(S21)에 응답하여 H 레벨의 모드 절환 신호(CS)를 출력한다. 이에 따라, PLL 회로(20)는 통상 모드로 동작한다. 이와 같이, 고속 모드로부터 통상 모드로의 절환은 FF(72)의 클록입력 단자에 입력되는 OR 회로의 출력 신호(S21)에 의해 행해지고, 모드 절환 신호(CS)는 출력 신호(S21)의 상승 엣지와 동기하여 절환된다.
즉, 고속 모드로부터 통상 모드로의 절환은 상기 제1 및 제2 실시예와 마찬가지로, 전하 펌프(25)가 Z 상태일 때에 실시된다.
이상 기술한 바와 같이, 본 실시예는 로크 검출 신호(S4)를 제어하는 신호를 시프트 레지스터(21)의 분주비 설정 신호(LE)로 했다. 이와 같이 구성되는 상태 검출 회로(70)에서는 제1 및 제2 실시예와 동일한 효과를 발휘하는 동시에, 제2 실시예보다 더욱 회로 소자를 적게 할 수 있다.
또, 상기 각 실시예는 이하의 형태로 변경하더라도 좋다.
·상기 각 실시예에서는 고속 모드로부터 통상 모드로의 모드를 절환하는 기능은 전하 펌프(25)에 의해 실현했지만, 위상 비교기(23) 또는 LPF(26)에 의해 실현하더라도 좋다. 즉, 위상 비교기(23)는 모드 절환 신호(CS)에 기초하여 업 펄스 신호(UP) 또는 다운 펄스 신호(DOWN)의 펄스폭을 변경함으로써 모드 절환 기능을 실현한다. 또, LPF(26)은 모드 절환 신호(CS)에 기초하여 LPF(26)의 특성을 바꿈으로써 모드 절환 기능을 실현한다.
·상기 각 실시예의 상태 검출 회로(40, 60, 70)는 로크 검출 신호(S4)를 제어하여 모드 절환 신호(CS)를 출력했지만, 이 로크 검출 신호(S4) 대신에, 예컨대 시프트 레지스터(21)의 분주비 설정 신호(LE)를 제어한 모드 절환 신호(CS)를 출력하도록 하더라도 좋다. 또, 이와 같이 PLL 회로(20)의 내부 신호에만 한하지 않고, 외부에서 입력되는 신호를 제어하여 모드 절환 신호(CS)를 출력하도록 하더라도 좋다.
·상기 제1 및 제2 실시예에서는 기준 카운터(22) 및 주 카운터(24)의 내부 상태 신호(RS, MS)(카운터 내부 출력)는 기준 분주 신호(LDR), 비교 분주 신호(LDP)(카운터 출력)의 2클록 앞의 신호로 했지만, 이것에 한정되지 않는다. 즉, 내부 상태 신호(RS, MS)는 기준 분주 신호(LDR), 비교 분주 신호(LDP)의 직전에서 전하 펌프(25)가 동작하고 있는 곳을 확실하게 마스크할 수 있는 신호라면, 예컨대 1 또는 3클록 이상 앞의 신호로 하여도 좋다.
·상기 각 실시예에 있어서, 지연 회로를 설치하더라도 좋다. 즉, 이 지연 회로에 의해 모드 절환 신호(CS)의 레벨 변화가, 업 펄스 신호(UP) 및 다운 펄스 신호(DOWN)의 상승, 즉 전하 펌프(25)의 동작 종료에서부터 지연 회로의 설정 시간(지연 시간)만큼 지연된다. 이러한 구성으로 함으로써, 확실하게 전하 펌프(25)의 출력 단자가 Z 상태에 있을 때에 모드를 변경할 수 있다.
이상의 여러 가지 실시예를 정리하면, 다음과 같이 된다.
(부기 1) 기준 분주 신호와 비교 분주 신호와의 위상을 비교하는 위상 비교기의 비교 결과에 기초하여 전압 제어 발진기의 출력 신호를 원하는 주파수로 로크하는 PLL 회로를 고속으로 로크업하는 제1 모드와 통상 사용하는 제2 모드를 절환하는 PLL 회로의 모드 절환 방법으로서,
상기 위상 비교기의 출력 신호에 따른 전류를 출력하는 전하 펌프가 Z 상태일 때에, 상기 제1 모드와 제2 모드간을 절환하는 것을 특징으로 하는 PLL 회로의 모드 절환 방법.
(부기 2) 상기 모드의 절환은,
상기 위상 비교기의 출력 신호와,
상기 기준 분주 신호를 생성하는 기준 카운터 및 상기 비교 분주 신호를 생성하는 주 카운터 중의 적어도 어느 한쪽의 클록 신호 및 내부 상태 신호에 의해,
상기 위상 비교기의 출력 신호에 기초하여 상기 PLL 회로의 로크 상태를 검출하는 로크 검출 회로의 로크 검출 신호를 제어하여 생성한 모드 절환 신호에 기초하여 행하는 것을 특징으로 하는 부기 1에 기재한 PLL 회로의 모드 절환 방법.
(부기 3) 상기 모드의 절환은,
상기 위상 비교기의 출력 신호와,
상기 기준 분주 신호를 생성하는 기준 카운터 및 상기 비교 분주 신호를 생성하는 주 카운터의 적어도 한쪽의 분주비 설정을 변경시키는 시프트 레지스터의 분주비 설정 신호에 의해,
상기 위상 비교기의 출력 신호에 기초하여 상기 PLL 회로의 로크 상태를 검출하는 로크 검출 회로의 로크 검출 신호를 제어하여 생성한 모드 절환 신호에 기초하여 행하는 것을 특징으로 하는 부기 1에 기재한 PLL 회로의 모드 절환 방법.
(부기 4) 기준 분주 신호와 비교 분주 신호와의 위상을 비교하는 위상 비교기의 비교 결과에 기초하여 전압 제어 발진기의 출력 신호를 원하는 주파수로 로크하여, 고속으로 로크업하는 제1 모드와, 통상 사용하는 제2 모드를 갖는 PLL 회로의 모드 제어 회로로서,
상기 위상 비교기의 출력 신호에 따른 전류를 출력하는 전하 펌프가 Z 상태일 때에, 상기 제1 모드와 제2 모드간을 절환하도록 생성한 모드 절환 신호를 공급하는 상태 검출 회로를 갖춘 것을 특징으로 하는 PLL 회로의 모드 제어 회로.
(부기 5) 상기 상태 검출 회로는,
상기 위상 비교기의 출력 신호에 기초하여 상기 PLL 회로의 로크 상태를 검출하는 로크 검출 회로의 로크 검출 신호를 입력받아,
상기 전하 펌프가 Z 상태일 때에 상기 모드를 절환하도록 상기 모드 절환 신호를 생성하는 것을 특징으로 하는 부기 4에 기재한 PLL 회로의 모드 제어 회로.
(부기 6) 상기 PLL 회로는 상기 기준 분주 신호를 생성하는 기준 카운터 및 상기 비교 분주 신호를 생성하는 주 카운터를 포함하고,
상기 상태 검출 회로는,
상기 위상 비교기의 출력 신호와,
상기 기준 카운터 및 상기 주 카운터 중의 적어도 어느 한쪽의 클록 신호 및 내부 상태 신호에 의해, 상기 로크 검출 신호를 제어하여 상기 모드 절환 신호를 생성하는 것을 특징으로 하는 부기 5에 기재한 PLL 회로의 모드 제어 회로.
(부기 7) 상기 내부 상태 신호는,
상기 기준 분주 신호 또는 상기 비교 분주 신호가 출력되기 직전의 상태를 나타내고, 상기 기준 분주 신호 또는 비교 분주 신호에 대하여 상기 클록 신호의 소정 클록 앞에서 출력되는 것을 특징으로 하는 부기 6에 기재한 PLL 회로의 모드 제어 회로.
(부기 8) 상기 상태 검출 회로는,
상기 기준 카운터의 클록 신호가 클록 입력 단자에 입력되고, 상기 기준 카운터의 내부 상태 신호가 데이터 입력 단자에 입력되고, 상기 위상 비교기의 제1 펄스 신호가 리셋 입력 단자에 입력되는 제1 플립플롭과,
상기 주 카운터의 클록 신호가 클록 입력 단자에 입력되고, 상기 주 카운터의 내부 상태 신호가 데이터 입력 단자에 입력되고, 상기 위상 비교기의 제2 펄스 신호가 리셋 입력 단자에 입력되는 제2 플립플롭과,
상기 제1 및 제2 플립플롭의 출력 신호가 입력되는 AND 회로와,
상기 AND 회로의 출력 신호에 의해 상기 로크 검출 신호를 래치하여 상기 모드 절환 신호를 출력하는 래치 회로를 구비한 것을 특징으로 하는 부기 6 또는 7에 기재한 PLL 회로의 모드 제어 회로.
(부기 9) 상기 제1 및 제2 플립플롭을 D 플립플롭으로 구성한 것을 특징으로 하는 부기 8에 기재한 PLL 회로의 모드 제어 회로.
(부기 10) 상기 상태 검출 회로는,
상기 위상 비교기의 제1 펄스 신호 및 제2 펄스 신호가 입력되는 AND 회로와,
상기 주 카운터의 클록 신호가 클록 입력 단자에 입력되고, 상기 주 카운터의 내부 상태 신호가 데이터 입력 단자에 입력되고, 상기 AND 회로의 출력 신호가 리셋 입력 단자에 입력되는 플립플롭과,
상기 플립플롭의 출력 신호에 의해 상기 로크 검출 신호를 래치하여 상기 모드 절환 신호를 공급하는 래치 회로를 구비한 것을 특징으로 하는 부기 6 또는 7에기재한 PLL 회로의 모드 제어 회로.
(부기 11) 상기 상태 검출 회로는,
상기 위상 비교기의 제1 펄스 신호 및 제2 펄스 신호가 입력되는 AND 회로와,
상기 기준 카운터의 클록 신호가 클록 입력 단자에 입력되고, 상기 기준 카운터의 내부 상태 신호가 데이터 입력 단자에 입력되고, 상기 AND 회로의 출력 신호가 리셋 입력 단자에 입력되는 플립플롭과,
상기 플립플롭의 출력 신호에 의해 상기 로크 검출 신호를 래치하여 상기 모드 절환 신호를 공급하는 래치 회로를 구비한 것을 특징으로 하는 부기 6 또는 7에 기재한 PLL 회로의 모드 제어 회로.
(부기 12) 상기 플립플롭을 D 플립플롭으로 구성한 것을 특징으로 하는 부기 10 또는 11에 기재한 PLL 회로의 모드 제어 회로.
(부기 13) 상기 PLL 회로는, 상기 기준 분주 신호를 생성하는 기준 카운터와, 상기 비교 분주 신호를 생성하는 주 카운터와, 상기 기준 카운터 및 주 카운터의 적어도 한쪽의 분주비 설정을 변경하는 분주비 설정 신호를 공급하는 시프트 레지스터를 구비하고,
상기 상태 검출 회로는,
상기 위상 비교기의 출력 신호 및 상기 분주비 설정 신호에 의해 상기 로크 검출 신호를 제어하여 상기 모드 절환 신호를 생성하는 것을 특징으로 하는 부기 5에 기재한 PLL 회로의 모드 제어 회로.
(부기 14) 상기 상태 검출 회로는,
상기 위상 비교기의 제1 펄스 신호 및 제2 펄스 신호가 입력되는 OR 회로와,
상기 로크 검출 신호가 데이터 입력 단자에 입력되고, 상기 분주비 설정 신호가 리셋 입력 단자에 입력되고, 상기 OR 회로의 출력 신호가 클록 입력 단자에 입력되는 플립플롭을 구비하며,
상기 플립플롭으로부터 상기 모드 절환 신호를 출력하는 것을 특징으로 하는 부기 13에 기재한 PLL 회로의 모드 제어 회로.
(부기 15) 상기 플립플롭을 D 플립플롭으로 구성한 것을 특징으로 하는 부기 14에 기재한 PLL 회로의 모드 제어 회로.
(부기 16) 상기 상태 검출 회로에는 상기 모드 절환 신호의 생성을 소정 시간 지연시키는 지연 회로를 설치한 것을 특징으로 하는 부기 4 내지 15 중 어느 하나에 기재한 PLL 회로의 모드 제어 회로.
(부기 17) 상기 상태 검출 회로는,
상기 위상 비교기, 상기 전하 펌프, 및 상기 전하 펌프의 출력 신호를 평활화하여 고주파 성분을 제거하여 상기 전압 제어 발진기의 제어 신호를 출력하는 저역 통과 필터 중 어느 것으로 상기 모드 절환 신호를 출력하는 것을 특징으로 하는 부기 4내지 16 중 어느 하나에 기재한 PLL 회로의 모드 제어 회로.
(부기 18) 기준 분주 신호와 비교 분주 신호의 위상을 비교하는 위상 비교기의 비교 결과에 기초하여 전압 제어 발진기의 출력 신호를 원하는 주파수로 로크하여, 고속으로 로크업하는 제1 모드와, 통상 사용하는 제2 모드를 갖는 PLL 회로와,
부기 4 내지 17 중 어느 하나에 기재한 모드 제어 회로를 구비한 것을 특징으로 하는 반도체 장치.
이상 상술한 바와 같이, 본 발명에 따르면, 고속 모드와 통상 모드를 구비한 PLL 회로에 있어서, 고속 로크업을 가능하게 하는 PLL 회로의 모드 절환 방법 및 PLL 회로의 모드 제어 회로를 제공할 수 있다.

Claims (10)

  1. 기준 분주 신호와 비교 분주 신호와의 위상을 비교하는 위상 비교기의 비교 결과에 기초하여 전압 제어 발진기의 출력 신호를 원하는 주파수로 로크(lock)하는 PLL 회로를 고속으로 로크업(lock up)하는 제1 모드와 통상 사용하는 제2 모드를 절환하는 PLL 회로의 모드 절환 방법으로서,
    상기 위상 비교기의 출력 신호에 따른 전류를 출력하는 전하 펌프(charge pump)의 Z 상태(high impedance state)시에, 상기 제1 모드와 제2 모드간을 절환하는 PLL 회로의 모드 절환 방법.
  2. 제1항에 있어서, 상기 모드의 절환은,
    상기 위상 비교기의 출력 신호와,
    상기 기준 분주 신호를 생성하는 기준 카운터 및 상기 비교 분주 신호를 생성하는 주 카운터 중의 적어도 어느 한쪽의 클록 신호 및 내부 상태 신호에 의해,
    상기 위상 비교기의 출력 신호에 기초하여 상기 PLL 회로의 로크 상태를 검출하는 로크 검출 회로의 로크 검출 신호를 제어하여 생성한 모드 절환 신호에 기초하여 행하는 것인 PLL 회로의 모드 절환 방법.
  3. 제1항에 있어서, 상기 모드의 절환은,
    상기 위상 비교기의 출력 신호와,
    상기 기준 분주 신호를 생성하는 기준 카운터 및 상기 비교 분주 신호를 생성하는 주 카운터 중의 적어도 한쪽의 분주비 설정을 변경시키는 시프트 레지스터의 분주비 설정 신호에 의해,
    상기 위상 비교기의 출력 신호에 기초하여 상기 PLL 회로의 로크 상태를 검출하는 로크 검출 회로의 로크 검출 신호를 제어하여 생성한 모드 절환 신호에 기초하여 행하는 것인 PLL 회로의 모드 절환 방법.
  4. 기준 분주 신호와 비교 분주 신호와의 위상을 비교하는 위상 비교기의 비교 결과에 기초하여 전압 제어 발진기의 출력 신호를 원하는 주파수로 로크(lock)하고, 고속으로 로크업(lock up)하는 제1 모드와 통상 사용하는 제2 모드를 갖는 PLL 회로의 모드 제어 회로로서,
    상기 위상 비교기의 출력 신호에 따른 전류를 출력하는 전하 펌프의 Z 상태(high impedance state)시에, 상기 제1 모드와 제2 모드간을 절환하도록 생성한 모드 절환 신호를 공급하는 상태 검출 회로를 포함하는 PLL 회로의 모드 제어 회로.
  5. 제4항에 있어서, 상기 상태 검출 회로는,
    상기 위상 비교기의 출력 신호에 기초하여 상기 PLL 회로의 로크 상태를 검출하는 로크 검출 회로의 로크 검출 신호를 입력받아,
    상기 전하 펌프의 Z 상태시에 상기 모드를 절환하도록 상기 모드 절환 신호를 생성하는 것인 PLL 회로의 모드 제어 회로.
  6. 제5항에 있어서, 상기 PLL 회로는 상기 기준 분주 신호를 생성하는 기준 카운터 및 상기 비교 분주 신호를 생성하는 주 카운터를 포함하고,
    상기 상태 검출 회로는,
    상기 위상 비교기의 출력 신호와,
    상기 기준 카운터 및 상기 주 카운터 중의 적어도 어느 한쪽의 클록 신호 및 내부 상태 신호에 의해 상기 로크 검출 신호를 제어하여 상기 모드 절환 신호를 생성하는 것인 PLL 회로의 모드 제어 회로.
  7. 제6항에 있어서, 상기 상태 검출 회로는,
    상기 기준 카운터의 클록 신호가 클록 입력 단자에 입력되고, 상기 기준 카운터의 내부 상태 신호가 데이터 입력 단자에 입력되고, 상기 위상 비교기의 제1 펄스 신호가 리셋 입력 단자에 입력되는 제1 플립플롭과,
    상기 주 카운터의 클록 신호가 클록 입력 단자에 입력되고, 상기 주 카운터의 내부 상태 신호가 데이터 입력 단자에 입력되고, 상기 위상 비교기의 제2 펄스 신호가 리셋 입력 단자에 입력되는 제2 플립플롭과,
    상기 제1 및 제2 플립플롭의 출력 신호가 입력되는 AND 회로와,
    상기 AND 회로의 출력 신호에 의해 상기 로크 검출 신호를 래치하여 상기 모드 절환 신호를 출력하는 래치 회로를 포함하는 것인 PLL 회로의 모드 제어 회로.
  8. 제5항에 있어서, 상기 PLL 회로는,
    상기 기준 분주 신호를 생성하는 기준 카운터와, 상기 비교 분주 신호를 생성하는 주 카운터와, 상기 기준 카운터 및 상기 주 카운터 중의 적어도 한쪽의 분주비 설정을 변경하는 분주비 설정 신호를 공급하는 시프트 레지스터를 포함하고,
    상기 상태 검출 회로는,
    상기 위상 비교기의 출력 신호 및 상기 분주비 설정 신호에 의해 상기 로크 검출 신호를 제어하여 상기 모드 절환 신호를 생성하는 것인 PLL 회로의 모드 제어 회로.
  9. 제8항에 있어서, 상기 상태 검출 회로는,
    상기 위상 비교기의 제1 펄스 신호 및 제2 펄스 신호가 입력되는 OR 회로와,
    상기 로크 검출 신호가 데이터 입력 단자에 입력되고, 상기 분주비 설정 신호가 리셋 입력 단자에 입력되고, 상기 OR 회로의 출력 신호가 클록 입력 단자에 입력되는 플립플롭을 포함하며,
    상기 플립플롭으로부터 상기 모드 절환 신호를 출력하는 것인 PLL 회로의 모드 제어 회로.
  10. 제4항 내지 제9항 중의 어느 한 항에 있어서, 상기 상태 검출 회로에는 상기 모드 절환 신호의 생성을 소정 시간 지연시키는 지연 회로를 설치한 것인 PLL 회로의 모드 제어 회로.
KR1020020015535A 2001-03-27 2002-03-22 Ｐｌｌ 회로의 모드 절환 방법 및 ｐｌｌ 회로의 모드제어 회로 KR20020076121A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00089880 2001-03-27
JP2001089880A JP2002290233A (ja) 2001-03-27 2001-03-27 Ｐｌｌ回路のモード切替方法及びｐｌｌ回路のモード制御回路

Publications (1)

Publication Number Publication Date
KR20020076121A true KR20020076121A (ko) 2002-10-09

Family

ID=18944742

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020015535A KR20020076121A (ko) 2001-03-27 2002-03-22 Ｐｌｌ 회로의 모드 절환 방법 및 ｐｌｌ 회로의 모드제어 회로

Country Status (7)

Country Link
US (1) US6864729B2 (ko)
EP (1) EP1246369B1 (ko)
JP (1) JP2002290233A (ko)
KR (1) KR20020076121A (ko)
CN (1) CN100376082C (ko)
DE (1) DE60205518T2 (ko)
TW (1) TWI306696B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706575B1 (ko) * 2005-08-01 2007-04-13 삼성전자주식회사 고속 락 기능을 갖는 주파수 합성기

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290233A (ja) * 2001-03-27 2002-10-04 Fujitsu Ltd Ｐｌｌ回路のモード切替方法及びｐｌｌ回路のモード制御回路
US6693494B2 (en) * 2001-08-20 2004-02-17 Koninklijke Philips Electronics N.V. Frequency synthesizer with three mode loop filter charging
TW559410U (en) * 2002-06-20 2003-10-21 Etoms Electronics Corp CMOS single-chip RF receiver including phase locked loop
US7129789B2 (en) * 2005-01-03 2006-10-31 Mediatek Inc. Fast locking method and apparatus for frequency synthesis
US7259602B2 (en) * 2005-07-21 2007-08-21 International Business Machines Corporation Method and apparatus for implementing fault tolerant phase locked loop (PLL)
US7342427B1 (en) * 2005-12-19 2008-03-11 National Semiconductor Corporation Automatic clock based power-down circuit
US20080111633A1 (en) * 2006-11-09 2008-05-15 International Business Machines Corporation Systems and Arrangements for Controlling Phase Locked Loop
US8130027B1 (en) * 2009-01-22 2012-03-06 Xilinx, Inc. Apparatus and method for the detection and compensation of integrated circuit performance variation
JP5836605B2 (ja) * 2011-02-24 2015-12-24 スパンション エルエルシー Ｐｌｌ
US9503104B2 (en) * 2014-06-11 2016-11-22 Texas Instruments Incorporated Low power loss of lock detector
CN106301358B (zh) * 2015-05-28 2019-01-01 瑞昱半导体股份有限公司 快速锁定的时脉数据回复装置与其方法
JP6672008B2 (ja) * 2016-02-23 2020-03-25 日本電波工業株式会社 発振器及び発振器の製造方法
US9966965B2 (en) * 2016-06-10 2018-05-08 Silicon Laboratories Inc. Apparatus for low power signal generator and associated methods
CN107579736B (zh) * 2016-07-05 2023-09-19 综合器件技术公司 混合锁定检测器
US10971211B2 (en) * 2018-12-27 2021-04-06 SK Hynix Inc. Semiconductor devices for recognizing a phase of a division clock signal

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221641A (ja) * 1994-02-04 1995-08-18 Matsushita Electric Ind Co Ltd 周波数シンセサイザ
JPH11205132A (ja) * 1998-01-12 1999-07-30 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH11284508A (ja) * 1998-01-30 1999-10-15 Hitachi Denshi Ltd 周波数シンセサイザ及び周波数シンセサイザを用いた無線機
EP1246369A2 (en) * 2001-03-27 2002-10-02 Fujitsu Limited Mode switching method for PLL circuit and mode control circuit for PLL circuit

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164685A (en) * 1987-03-05 1992-11-17 Nokia Mobile Phones Ltd. Phase-locked loop with circuit for adjusting a phase comparator's output amplitude
US5189379A (en) * 1989-11-16 1993-02-23 Fujitsu Limited Pulse width detecting circuit and PLL synthesizer circuit using the same
US4968950A (en) * 1989-12-18 1990-11-06 Motorola, Inc. PLL frequency synthesizer output control circuit
US5307028A (en) * 1992-10-16 1994-04-26 Ncr Corporation Phase-and-frequency mode/phase mode detector with the same gain in both modes
US5491439A (en) * 1994-08-31 1996-02-13 International Business Machines Corporation Method and apparatus for reducing jitter in a phase locked loop circuit
WO1996029785A1 (fr) 1995-03-17 1996-09-26 Hitachi, Ltd. Synthetiseur de frequence a gain de boucle variable
JP2845185B2 (ja) * 1995-11-29 1999-01-13 日本電気株式会社 Ｐｌｌ回路
JP3338748B2 (ja) * 1996-01-30 2002-10-28 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
US6067335A (en) * 1996-08-02 2000-05-23 Silicon Systems, Inc. Read channel IC for dual PLL solution
KR100224577B1 (ko) * 1996-10-07 1999-10-15 윤종용 위상동기루프의 록 검출장치
JP3119205B2 (ja) * 1997-07-18 2000-12-18 日本電気株式会社 Ｐｌｌ回路
JP4018221B2 (ja) * 1998-02-06 2007-12-05 富士通株式会社 チャージポンプ回路、ｐｌｌ回路、及び、ｐｌｌ周波数シンセサイザ
JPH11298323A (ja) * 1998-04-16 1999-10-29 Nec Yamagata Ltd 高速ロックアップｐｌｌ回路
JPH11308103A (ja) * 1998-04-17 1999-11-05 Nec Corp Ｐｌｌ発振回路のノイズ低減方法とその回路
EP0986178A3 (en) * 1998-07-17 2000-05-03 Nortel Networks Corporation Frequency synthesizer
WO2001015324A1 (en) * 1999-08-24 2001-03-01 Koninklijke Philips Electronics N.V. Charge pump phase locked loop circuit
US6265947B1 (en) * 2000-01-11 2001-07-24 Ericsson Inc. Power conserving phase-locked loop and method
JP2002026728A (ja) * 2000-07-11 2002-01-25 Fujitsu Ltd Ｐｌｌ回路のモード制御回路及び半導体装置
JP4446568B2 (ja) * 2000-07-21 2010-04-07 富士通マイクロエレクトロニクス株式会社 Ｐｌｌ周波数シンセサイザ回路
US6549079B1 (en) * 2001-11-09 2003-04-15 Analog Devices, Inc. Feedback systems for enhanced oscillator switching time

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221641A (ja) * 1994-02-04 1995-08-18 Matsushita Electric Ind Co Ltd 周波数シンセサイザ
JPH11205132A (ja) * 1998-01-12 1999-07-30 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH11284508A (ja) * 1998-01-30 1999-10-15 Hitachi Denshi Ltd 周波数シンセサイザ及び周波数シンセサイザを用いた無線機
EP1246369A2 (en) * 2001-03-27 2002-10-02 Fujitsu Limited Mode switching method for PLL circuit and mode control circuit for PLL circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706575B1 (ko) * 2005-08-01 2007-04-13 삼성전자주식회사 고속 락 기능을 갖는 주파수 합성기

Also Published As

Publication number Publication date
EP1246369B1 (en) 2005-08-17
US6864729B2 (en) 2005-03-08
CN100376082C (zh) 2008-03-19
CN1378343A (zh) 2002-11-06
US20020140470A1 (en) 2002-10-03
JP2002290233A (ja) 2002-10-04
DE60205518D1 (de) 2005-09-22
TWI306696B (en) 2009-02-21
EP1246369A2 (en) 2002-10-02
EP1246369A3 (en) 2003-08-27
DE60205518T2 (de) 2006-02-16

Similar Documents

Publication Publication Date Title
KR940005934B1 (ko) 위상차 검출회로
KR100411551B1 (ko) 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법
KR100549868B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
JP3094977B2 (ja) Ｐｌｌ回路
KR20020076121A (ko) Ｐｌｌ 회로의 모드 절환 방법 및 ｐｌｌ 회로의 모드제어 회로
US6150889A (en) Circuit and method for minimizing recovery time
US6525612B2 (en) Mode control of PLL circuit
US10784844B2 (en) Fractional frequency divider and frequency synthesizer
EP1537669A1 (en) Phase locked loop
US5764711A (en) Phase-locked loop frequency synthesizer
JP4015254B2 (ja) ロック検出回路及びｐｌｌ周波数シンセサイザ
KR20040081530A (ko) 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법
KR101866241B1 (ko) 직접 디지털 주파수 합성기를 이용한 위상 고정루프
US6954510B2 (en) Phase-locked loop lock detector circuit and method of lock detection
Park et al. Fast frequency acquisition phase frequency detectors with prediction-based edge blocking
US6218907B1 (en) Frequency comparator and PLL circuit using the same
CN100353673C (zh) 锁相环频率合成器
US7471126B2 (en) Phase locked loop utilizing frequency folding
US6285260B1 (en) Phase-locked loop having circuit for synchronizing starting points of two counters
WO2023027078A1 (ja) Ｐｌｌ回路および送信システム
CN111371455B (zh) 一种用于pll输出频率动态切换的系统
JP5159424B2 (ja) Ｐｌｌ位相合わせ回路
US7609117B2 (en) Phase-locked loop circuit with current-pulse injection for improving linearity
JP3267945B2 (ja) 周波数シンセサイザ装置と周波数生成方法
US6559725B1 (en) Phase noise reduction system for frequency synthesizer and method thereof

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
N231 Notification of change of applicant
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081029

Effective date: 20100225

Free format text: TRIAL NUMBER: 2008101011415; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081029

Effective date: 20100225

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
NORF Unpaid initial registration fee