JP5159424B2 - Ｐｌｌ位相合わせ回路 - Google Patents

Description

本発明は、位相同期ループ回路（ＰＬＬ（Phase Locked Loop）回路）のリファレンスクロックが停止された後に再開される場合に、リファレンスクロックとフィードバッククロックとの位相合わせを補助するＰＬＬ位相合わせ回路に関するものである。

何らかの理由でＰＬＬ回路のリファレンスクロックが途中で停止され、その後、再開される場合、その周波数はほぼ同じであるとしても、位相が任意の位置に変わっている（ずれている）場合がある。

ＰＬＬ回路が備える一般的な位相周波数検出器ＰＦＤ（Phase Frequency Detector）は、例えば、リファレンスクロックとフィードバッククロックの両立ち上がりエッジの位相差（時間差）を検出し、その位相差に応じて、電圧制御発振器ＶＣＯ（Voltage Controlled Oscillator）から出力されるフィードバッククロックの発振周波数のアップ／ダウンの命令（ループフィルタＬＦ（Loop Filter）の充放電のためのチャージポンプＣＰ（Charge pump）の電流量の制御信号）を生成する。

そのため、電圧制御発振器ＶＣＯの発振周波数が目標周波数に到達したとしても、位相が合っていなければ、アップ／ダウン命令が発行され、周波数の変動を繰り返して周波数と位相を共に合わせようとする。

ＰＬＬ回路において、ＰＬＬの出力周波数がゼロからＰＬＬ回路がロックするまでの過程を図７（ａ）に示す。図７（ａ）中、縦軸は、電圧制御発振器ＶＣＯの発振周波数ｆｖｃｏ［Ｈｚ］、横軸は、時間Ｔｉｍｅ［ｓ］の経過を表す。一般に、周波数は低い方から徐々に高くなるため、ロックに到達する直前に、電圧制御発振器ＶＣＯの発振周波数が振動する現象は、周波数オーバーシュートとも呼ばれる。

この動きは、ＰＬＬ回路が正常にロックしている状態において、リファレンスクロックの位相が急激に変わる場合も同様となる（図７（ｂ））。位相周波数比較器ＰＦＤの回路構成により、どれくらいの位相ずれがワーストになるかは異なる。しかし、場合によっては、リファレンスクロックのほぼ１周期分の時間、チャージポンプＣＰ電流での充電または放電が行われる状態からスタートする可能性があり、電圧制御発振器ＶＣＯの発振周波数が大きく変動し、再ロックまでに長い時間を必要とする。

ＰＬＬ回路が正常にロックしている状態から、リファレンスクロックの周波数が乱れる場合、あるいは、リファレンスクロックの周波数や位相が急激に変化する場合、ＰＬＬ回路の再ロック時間短縮の目的で、いくつかの提案がされている。

以下、本発明に関わる先行技術文献として、特許文献１および２について説明する。

特許文献１は、２つの異なる周波数のリファレンスクロックを持ち、一方から他方に切り替える際に、直ちに新たなリファレンスクロックを入力せず、一旦、ＰＬＬ回路本体の第１の位相周波数比較器ＰＦＤへの供給をやめ、新たなリファレンスクロックとフィードバッククロック（両者は周波数が異なる、すなわち、両者の位相差が時間的に変わる）の位相を第２の位相比較器ＰＤ（Phase Detector）で監視し、両者がほぼ一致したところで第１のＰＦＤに入力を再開することで、再ロック動作スタート時の周波数変動を小さくするものである。

また、特許文献２は、ＰＬＬ回路のロック過程において周波数オーバーシュートを抑えることを目的とし、リファレンスクロックとフィードバッククロックの周波数のみを観測する第２の周波数比較器ＦＤ（Frequency Detector）によって、ロック過程で一瞬でも目的周波数に達したことを検知すると、リファレンスクロックの分周回路とフィードバッククロックの分周回路の両方を同時にリセットすることによって、強制的に両者の位相を合わせるものである。

なお、特許文献２は、主に無線通信システムをターゲットとしており、リファレンスクロックの分周数、フィードバッククロックの分周数がそもそも大きいこと（つまり、高逓倍であること）、そしてＰＬＬ回路によるＣＴＳ（Clock Tree Synthesis）（クロックツリー合成）手法によって合成されたＣＴＳ回路（クロックツリー合成回路）による遅延時間のキャンセルについて言及されていないことから、本発明の目的とする用途にとっては構成が不十分なものである。

リファレンスクロックが再開された際の位相によっては、ＰＬＬ回路の出力周波数の大きなぶれが発生し、ロック時間の短縮に限界がある。また、不幸にも周波数が高くなる方向（位相周波数比較器ＰＦＤがアップ命令を出す方向）で再開され、周波数オーバーシュートが大きくなり過ぎてフィードバッククロックの分周回路が高周波数に追従できずスタックすると、ＰＬＬ回路がデッドロック状態となるという問題があった。

特開平８−２２８１４９号公報 特開平６−６９７９４号公報

本発明の第１の目的は、前記従来技術に基づく問題点を解消し、ＰＬＬ回路のリファレンスクロックが停止された後に再開された場合、再開後のリファレンスクロックとフィードバッククロックとの位相合わせを短時間で行い、再ロックさせることができるＰＬＬ位相合わせ回路を提供することにある。

また、本発明の第２の目的は、上記第１の目的に加えて、さらに、リファレンスクロックとＣＴＳ回路によって生成される内部クロックとの位相合わせを行うことができるＰＬＬ位相合わせ回路を提供することにある。

上記目的を達成するために、本発明は、リファレンスクロックの位相と、可変クロックを第１の末端回路で第１の遅延時間だけ遅延し、さらに、第１の分周回路で分周したフィードバッククロックの位相とを比較し、該可変クロックの周波数を調整するＰＬＬ回路と、
前記可変クロックを分周する第２の分周回路と、
該第２の分周回路の出力を前記第１の遅延時間だけ遅延させ、内部クロックとして内部回路に供給する第３の末端回路と、
前記リファレンスクロックが停止されると前記第１の分周回路をリセットして該第１の分周回路によって分周されたフィードバッククロックを停止させ、再開されると前記第１の分周回路のリセットを解除して該第１の分周回路によって分周されたフィードバッククロックを再開させるＰＬＬ再ロック時間短縮機構と、
前記フィードバッククロックと、前記第２の分周回路の出力を第２の末端回路で前記第１の遅延時間だけ遅延させた位相差検出用クロックとの位相差を検出する位相検出器を含み、前記第１の分周回路のリセットが解除された後に、前記第２の分周回路をリセットして分周を開始するタイミングを、前記フィードバッククロックと前記内部クロックとの位相誤差を前記可変クロックの１クロック分以下とするように設定するユーザクロック位相合わせ機構とを備えることを特徴とするＰＬＬ位相合わせ回路を提供するものである。

ここで、前記ユーザクロック位相合わせ機構が、前記第１の分周回路のリセットが解除された後に、前記第２の分周回路をリセットして分周を開始し、前記位相差検出用クロックと前記フィードバッククロックの位相差を前記位相比較器で検出した結果、前記第２の分周回路の最適なリセットタイミングでなければ、前記可変クロックの１クロック分だけ遅延させて前記第２の分周回路を再リセットし、前記位相比較器で位相比較を行うことを、前記最適なリセットタイミングが見つかるまで繰り返し行い、前記第２の分周回路の最適なリセットタイミングが見つかったところで前記第２の分周回路の再リセットを止めることが好ましい。
また、前記ユーザクロック位相合わせ機構が、前記第２の分周回路と前記位相検出器とを複数含み、該複数の第２の分周回路を別々のタイミングでリセットして生成した複数の位相の前記位相差検出用クロックと前記フィードバッククロックとの位相差を比較判定することにより、前記第２の分周回路をリセットして分周を開始するタイミングを設定することが好ましい。

本発明によれば、リファレンスクロックが停止された後に再開された場合であっても、周波数の大きなぶれを発生させることなく、リファレンスクロックとフィードバッククロックとの位相合わせを短時間で行い、ＰＬＬ回路を再ロックすることができる。また、ＣＴＳ回路による遅延時間のキャンセルのための回路が含まれていても、第２の分周回路のリセットタイミングを後から合わせ込むことによって、短時間でＰＬＬ回路を再ロックするシステムを構成することが可能である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＰＬＬ位相合わせ回路を詳細に説明する。

図１は、本発明のＰＬＬ位相合わせ回路の構成を表す第１の実施形態のブロック概略図である。同図に示すＰＬＬ位相合わせ回路１０は、位相周波数検出器ＰＦＤと、チャージポンプＣＰおよびループフィルタＬＰと、電圧制御発振器ＶＣＯと、分周回路ＤＩＶ＿ＦＢ０と、分周回路ＤＩＶ＿ＦＢと、分周回路ＤＩＶ＿ＰＯＳＴと、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒとによって構成されている。

ここで、位相周波数検出器ＰＦＤ、チャージポンプＣＰおよびループフィルタＬＰ、電圧制御発振器ＶＣＯ、ならびに、分周回路ＤＩＶ＿ＦＢ０は、一般的なＰＬＬ回路の構成要素である。一方、分周回路ＤＩＶ＿ＰＯＳＴ、分周回路ＤＩＶ＿ＦＢ、および、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒは、本実施形態のＰＬＬ位相合わせ回路１０に特有の構成要素である。

位相周波数検出器ＰＦＤには、外部からリファレンスクロックＣＬＫＲＥＦが入力され、分周回路ＤＩＶ＿ＦＢからフィードバッククロックＣＬＫＦＢが入力される。位相周波数検出器ＰＦＤは、リファレンスクロックＣＬＫＲＥＦとフィードバッククロックＣＬＫＦＢの位相差を検出し、その位相差に応じて、アップ信号ＵＰ、もしくは、ダウン信号ＤＯＷＮを出力する。

具体的には、リファレンスクロックＣＬＫＲＥＦよりもフィードバッククロックＣＬＫＦＢの位相の方が遅い場合にアップ信号ＵＰがアクティブ状態とされ、早い場合にはダウン信号ＤＯＷＮがアクティブ状態とされる。チャージポンプＣＰおよびループフィルタＬＰから出力される制御信号ＶＣＯＮＴの電圧は、アップ信号ＵＰがアクティブ状態になると高くなり、ダウン信号ＤＯＷＮがアクティブ状態になると低くなる。

チャージポンプＣＰおよびループフィルタＬＰには、位相周波数検出器ＰＦＤからアップ信号ＵＰおよびダウン信号ＤＯＷＮが入力される。チャージポンプＣＰは、アップ信号ＵＰが入力されると制御信号ＶＣＯＮＴをチャージアップし、ダウン信号ＤＯＷＮが入力されると制御信号ＶＣＯＮＴをディスチャージする。制御信号ＶＣＯＮＴはアナログ信号であり、ループフィルタＬＰで平滑化されて出力される。

電圧制御発振器ＶＣＯには、チャージポンプＣＰおよびループフィルタＬＰから制御信号ＶＣＯＮＴが入力される。電圧制御発振器ＶＣＯは、制御信号ＶＣＯＮＴの電圧に応じて、その発振周波数が変化（変動）する可変クロックＣＬＫＶＣＯを出力する。可変クロックＣＬＫＶＣＯの周波数は、制御信号ＶＣＯＮＴの電圧が高くなると高くなり、低くなると低くなる。

分周回路ＤＩＶ＿ＦＢ０には、電圧制御発振器ＶＣＯから可変クロックＣＬＫＶＣＯが入力され、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒからリセット信号ＦＢ＿ＲＳＴが入力される。分周回路ＤＩＶ＿ＦＢ０は、リセット信号ＦＢ＿ＲＳＴが非アクティブ状態の時に、可変クロックＣＬＫＶＣＯを、１／ｎ０の周波数に分周（ｎ０分周）し、その分周クロックをフィードバッククロックＣＬＫＦＢ０として出力する。

分周回路ＤＩＶ＿ＦＢには、分周回路ＤＩＶ＿ＦＢ０からフィードバッククロックＣＬＫＦＢ０が入力され、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒからリセット信号ＦＢ＿ＲＳＴが入力される。分周回路ＤＩＶ＿ＦＢは、リセット信号ＦＢ＿ＲＳＴが非アクティブ状態の時に、フィードバッククロックＣＬＫＦＢ０を、１／ｎの周波数に分周（ｎ分周）し、その分周クロックをフィードバッククロックＣＬＫＦＢとして出力する。

ここで、分周回路ＤＩＶ＿ＦＢ０およびＤＩＶ＿ＦＢは、リセット信号ＦＢ＿ＲＳＴがアクティブ状態の時には、リセット状態となる（その動作を停止し、初期状態となる）。本実施形態では、図２のタイミングチャートに示すように、フィードバッククロックＣＬＫＦＢは‘Ｌ’となる。図２には示していないが、フィードバッククロックＣＬＫＦＢ０も同様である。

分周回路ＤＩＶ＿ＰＯＳＴには、電圧制御発振器ＶＣＯから可変クロックＣＬＫＶＣＯが入力される。分周回路ＤＩＶ＿ＰＯＳＴは、可変クロックＣＬＫＶＣＯを、１／ｐの周波数に分周（ｐ分周）し、その分周クロックを出力クロックＯＵＴＣＫとして出力する。出力クロックＯＵＴＣＫは、この出力クロックＯＵＴＣＫを内部クロックとして用いる内部回路（図示省略）に供給される。

クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒには、リファレンスクロックＣＬＫＲＥＦと、電圧制御発振器ＶＣＯから可変クロックＣＬＫＶＣＯとが入力される。クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒは、可変クロックＣＬＫＶＣＯでリファレンスクロックＣＬＫＲＥＦをサンプリングし、リファレンスクロックＣＬＫＲＥＦが動作中か停止中かを検出して、リセット信号ＦＢ＿ＲＳＴを出力する。

具体的には、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒは、ｎ０×ｎよりも多い可変クロックＣＬＫＶＣＯのクロック数だけ、リファレンスクロックＣＬＫＲＥＦが‘Ｌ（ローレベル）’であれば、リファレンスクロックＣＬＫＲＥＦが停止されていることを検出する。その後、リファレンスクロックＣＬＫＲＥＦが‘Ｈ（ハイレベル）’に変化すると、リファレンスクロックＣＬＫＲＥＦが再開（復帰）されたことを検出する。

クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒは、リファレンスクロックＣＬＫＲＥＦが動作中であることを検出するとリセット信号ＦＢ＿ＲＳＴを非アクティブ状態とし、停止中であることを検出するとリセット信号ＦＢ＿ＲＳＴをアクティブ状態にする。

また、リファレンスクロックＣＬＫＲＥＦが停止した後に、１クロックでもフィードバッククロックＣＬＫＦＢが位相周波数比較器ＰＦＤに入力されると、その構成によってはダウン信号ＤＯＷＮが出続け、電圧制御発振器ＶＣＯの発振周波数が急激に低下する可能性がある。従って、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒは、リファレンスクロックＣＬＫＲＥＦが停止されたことを検出すると、分周回路ＤＩＶ＿ＦＢがリセット状態となるように、リセット信号ＦＢ＿ＲＳＴを直ちにアクティブ状態にする。

ＰＬＬ位相合わせ回路１０では、リファレンスクロックＣＬＫＲＥＦが所定の期間（クロック数）だけ停止し、その後、再開することを前提としている（リファレンスクロックＣＬＫＲＥＦが長時間停止すると、可変クロックＣＬＫＶＣＯの周波数が変化する）。従って、リファレンスクロックＣＬＫＲＥＦの再開後は、１つ目のリファレンスクロックＣＬＫＲＥＦの立ち上がりで、分周回路ＤＩＶ＿ＦＢおよび分周回路ＤＩＶ＿ＦＢ０のリセット状態が解除されるように、リセット信号ＦＢ＿ＲＳＴを非アクティブ状態にする。

なお、上記説明および図１中に示す、ｎ０、ｎ、ｐは、各分周回路ＤＩＶ＿ＦＢ０、ＤＩＶ＿ＦＢ、ＤＩＶ＿ＰＯＳＴにおける分周数を表す正の整数である。また、図１中に示す、ｆｒｅｆは、リファレンスクロックＣＬＫＲＥＦの周波数、ｆｏｕｔは、出力クロックＯＵＴＣＫの周波数を表す。

以下、ＰＬＬ位相合わせ回路１０の動作を説明する。

まず、リファレンスクロックＣＬＫＲＥＦが連続して入力されている場合、すなわち、リセット信号ＦＢ＿ＲＳＴが、非アクティブ状態（通常動作）の場合の動作を説明する。

位相周波数検出器ＰＦＤにおいて、リファレンスクロックＣＬＫＲＥＦとフィードバッククロックＣＬＫＦＢとの位相差が検出され、その位相差に応じて、アップ信号ＵＰ、もしくは、ダウン信号ＤＯＷＮが出力される。リファレンスクロックＣＬＫＲＥＦよりもフィードバッククロックＣＬＫＦＢの位相の方が遅い場合にはアップ信号ＵＰがアクティブ状態とされ、早い場合にはダウン信号ＤＯＷＮがアクティブ状態とされる。

制御信号ＶＣＯＮＴは、チャージポンプＣＰにアップ信号ＵＰが入力されるとチャージアップされ、ダウン信号ＤＯＷＮが入力されるとディスチャージされる。制御信号ＶＣＯＮＴは、ループフィルタＬＰで平滑化されて出力される。

電圧制御発振器ＶＣＯでは、制御信号ＶＣＯＮＴの電圧に応じて、可変クロックＣＬＫＶＣＯの発振周波数が変化する。つまり、その位相も変化する。制御信号ＶＣＯＮＴの電圧が高くなると、電圧制御発振器ＶＣＯから出力される、可変クロックＣＬＫＶＣＯの周波数が高くなり、逆に、制御信号ＶＣＯＮＴの電圧が低くなると、可変クロックＣＬＫＶＣＯの周波数は低くなる。

分周回路ＤＩＶ＿ＦＢ０によって、可変クロックＣＬＫＶＣＯがｎ０分周されたフィードバッククロックＣＬＫＦＢ０が出力される。続いて、分周回路ＤＩＶ＿ＦＢによって、フィードバッククロックＣＬＫＦＢ０がｎ分周されたフィードバッククロックＣＬＫＦＢが出力される。

上記のように、可変クロックＣＬＫＶＣＯの周波数が変化すると、それに応じて、フィードバッククロックＣＬＫＦＢの周波数も変化する。そして、位相周波数検出器ＰＦＤによって、リファレンスクロックＣＬＫＲＥＦと周波数が（つまり、位相も）変化したフィードバッククロックＣＬＫＦＢとの位相差が再度検出され、その位相差に応じて、アップ信号ＵＰ、もしくは、ダウン信号ＤＯＷＮが出力される。

以上の動作は、位相周波数検出器ＰＦＤによって、リファレンスクロックＣＬＫＲＥＦとフィードバッククロックＣＬＫＦＢとの位相差がなくなるまで繰り返される。その結果、両者の位相差がなくなり、ロックされる（位相および周波数が同期される）。

一方、分周回路ＤＩＶ＿ＰＯＳＴによって、可変クロックＣＬＫＶＣＯがｐ分周された出力クロックＯＵＴＣＫが出力される。この出力クロックＯＵＴＣＫは、内部回路に供給される。

次に、リファレンスクロックＣＬＫＲＥＦが停止された後に再開された場合、すなわち、リセット信号ＦＢ＿ＲＳＴが、非アクティブ状態、アクティブ状態、非アクティブ状態へと遷移する場合の動作を説明する。

この場合、リファレンスクロックＣＬＫＲＥＦが停止されてから再開されるまでの間、電圧制御発振器ＶＣＯから出力される可変クロックＣＬＫＶＣＯの周波数は、リファレンスクロックＣＬＫＲＥＦが停止される前とほぼ同じ周波数で変動しないものとする。

リファレンスクロックＣＬＫＲＥＦが停止されて‘Ｌ’になると、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒによって、そのことが検出され、リセット信号ＦＢ＿ＲＳＴがアクティブ状態になる。これにより、分周回路ＤＩＶ＿ＦＢ０から出力されるフィードバッククロックＣＬＫＦＢ０、および、分周回路ＤＩＶ＿ＦＢから出力されるフィードバッククロックＣＬＫＦＢは共に‘Ｌ’になる。

その後、リファレンスクロックＣＬＫＲＥＦが再開されると、同じく、クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒによって、そのことが検出され、リセット信号ＦＢ＿ＲＳＴは非アクティブ状態になる。これにより、分周回路ＤＩＶ＿ＦＢ０から出力されるフィードバッククロックＣＬＫＦＢ０、および、分周回路ＤＩＶ＿ＦＢから出力されるフィードバッククロックＣＬＫＦＢは共に動作を開始する。

この時、分周回路ＤＩＶ＿ＦＢ０、および、分周回路ＤＩＶ＿ＦＢは、リセット信号ＦＢ＿ＲＳＴが非アクティブ状態になった時点で動作を開始する。そのため、図２のタイミングチャートに示すように、リファレンスクロックＣＬＫＲＥＦが再開されて‘Ｈ’になると、その次の可変クロックＣＬＫＶＣＯの立ち上がりでフィードバッククロックＣＬＫＦＢも‘Ｈ’になる。

従って、リファレンスクロックＣＬＫＲＥＦが停止された後に再開された場合、リファレンスクロックＣＬＫＲＥＦとフィードバッククロックＣＬＫＦＢとの位相差は、可変クロックＣＬＫＶＣＯの１クロック以内の差となり、アップ信号ＵＰのパルス幅は短い。そのため、リファレンスクロックＣＬＫＲＥＦとフィードバッククロックＣＬＫＦＢとを短時間で位相合わせし、再ロックすることができる。

ところで、ＰＬＬ回路が逓倍機能を持つ場合、例えば、図１では、必要な逓倍数と同じ分周数の分周回路ＤＩＶ＿ＦＢ０がフィードバック経路（フィードバッククロックの経路）上に設けられる。しかし、１逓倍のＰＬＬ回路の場合、すなわち、ｎ０＝１、もしくは、分周回路ＤＩＶ＿ＦＢ０がない場合、リファレンスクロックＣＬＫＲＥＦの再開後に、最適なフィードバッククロックＣＬＫＦＢの位相を選ぶためには、分周回路ＤＩＶ＿ＦＢの存在が必要不可欠である。

言い換えると、リファレンスクロックＣＬＫＲＥＦの周波数と、可変クロックＣＬＫＶＣＯの周波数が同じ場合、可変クロックＣＬＫＶＣＯによって、フィードバッククロックＣＬＫＦＢの最適な位相を選ぶことはできない。従って、両者の間に十分な周波数の違いがない場合であっても、最適なフィードバッククロックＣＬＫＦＢの位相を選ぶことができるようにするためには、分周回路ＤＩＶ＿ＦＢの分周数を十分大きくする必要がある。

しかし、フィードバック経路に、所望の逓倍数に関係のない分周回路ＤＩＶ＿ＦＢがあると、当然、出力クロックＯＵＴＣＫの周波数が変化する。そのため、出力クロックＯＵＴＣＫの周波数調整のために、分周回路ＤＩＶ＿ＰＯＳＴを設ける。出力クロックＯＵＴＣＫの周波数ｆｏｕｔの計算式を図１中に記載しているが、ｎ＝ｐであれば、ｆｏｕｔ＝ｆｒｅｆ×ｎ０の関係が保たれるので、ＰＬＬ回路の逓倍機能に与える影響はない。

説明を簡単にするために８逓倍のＰＬＬ回路（つまり、ｎ０＝８）とし、ｎ＝ｐ＝１の場合を考える。

なお、リファレンスクロックＣＬＫＲＥＦが停止中にも、電圧制御発振器ＶＣＯの発振周波数は僅かに変化する。しかし、フィードバッククロックＣＬＫＦＢも停止し、位相周波数検出器ＰＦＤの動作を停止して、アップ信号ＵＰおよびダウン信号ＤＯＷＮが共に出力されないようにすれば、電圧制御発振器ＶＣＯから出力される可変クロックＣＬＫＶＣＯの発振周波数は、所定クロック数の期間であれば、ほとんど変化しないと考えられる。

ここで、例えば、図３のタイミングチャートに示すように、リファレンスクロックＣＬＫＲＥＦが停止された後に再開された場合、その位相が、停止される前と比べて約１８０度反転しているとする。

従来のＰＬＬ回路の場合、位相周波数検出器ＰＦＤは、リファレンスクロックＣＬＫＲＥＦの約半周期の間、アップ信号ＵＰを出し続けて位相を合わせようとする。但し、その電流はループフィルタＬＰで平滑化されるので、急激にフィードバッククロックＣＬＫＦＢの周波数（位相）は変化しない。従って、リファレンスクロックＣＬＫＲＥＦの何クロック分もの間、パルス幅の長いアップ信号ＵＰが出力され、結果的に、出力クロックＯＵＴＣＫの周波数は大きく変動する。

しかし、フィードバッククロックＣＬＫＦＢは８分周されており、分周前の可変クロックＣＬＫＶＣＯの中には、再開後のリファレンスクロックＣＬＫＲＥＦの位相に近いものが存在する。そこで、フィードバッククロックＣＬＫＦＢのクロックエッジが、リファレンスクロックＣＬＫＲＥＦに最も近い位相となるタイミングで第２の分周回路ＤＩＶ＿ＦＢのリセット状態を解除して、フィードバッククロックＣＬＫＦＢの、位相周波数検出器ＰＦＤへの入力を再開する。

これにより、再ロックのための初期のアップ信号ＵＰおよびダウン信号ＤＯＷＮのパルス幅を安定的に小さくすることができ、位相合わせ、すなわち、再ロック時間を短縮し、かつ、周波数オーバーシュートも抑えることができる。

この例での再ロックのための、可変クロックＣＬＫＶＣＯの最大パルス幅は、ｔｒｅｆ／８（ｔｒｅｆは、リファレンスクロックＣＬＫＲＥＦの周期）となる。これをさらに小さくしたいのであれば、例えば、ｎ＝ｐ＝２とすれば、ＰＬＬ回路の逓倍数を保ちつつ、ｔｒｅｆ／１６の最大パルス幅を得ることができる。一般的には、ｎ＝ｐが成立する範囲でｎを大きくするに従って、最大パルス幅を小さくできる。

以上のように、ＰＬＬ位相合わせ回路１０では、リファレンスクロックＣＬＫＲＥＦ再開後のＰＬＬ回路の再ロック過程において、図７（ｃ）のタイミングチャートに示すように、従来のＰＬＬ回路と異なり（図７（ｂ））、周波数の大きなぶれを発生させることなく、短時間で再ロックさせることができる。ここで、図７（ｂ）および（ｃ）中、縦軸は、電圧制御発振器ＶＣＯの発振周波数ｆｖｃｏ［Ｈｚ］、横軸は、時間Ｔｉｍｅ［ｓ］の経過を表す。

なお、上記実施形態は、リファレンスクロックＣＬＫＲＥＦが‘Ｌ’で停止する場合であるが、逆に、‘Ｈ’で停止しても良い。この場合、リファレンスクロックＣＬＫＲＥＦが１８０度反転して再開されるとダウン信号ＤＯＷＮが出力される。また、ｎ＝ｐ＝１として説明したが、分周回路ＤＩＶ＿ＦＢ０がない場合を考慮して、ｎ＝ｐが成立する範囲でｎを２以上とするのが望ましい。

次に、リファレンスクロックＣＬＫＲＥＦが停止された後に再開された場合の位相合わせに加えて、内部回路に供給される内部クロックを生成するＣＴＳ回路による遅延時間をキャンセルすることができるＰＬＬ位相合わせ回路について説明する。

図４は、本発明のＰＬＬ位相合わせ回路の構成を表す第２の実施形態のブロック概略図である。同図に示すＰＬＬ位相合わせ回路２０は、図１のＰＬＬ位相合わせ回路１０において、ＣＴＳ回路の構成する末端回路ＣＴＳ１〜３と、位相検出器ＰＤとが加えられた構成のものである。ここでは、両者で同一の構成要素に同一の符号を付けて、その説明を省略する。

末端回路ＣＴＳ１〜３は、ＣＴＳ回路を構成する各々のクロックツリーの経路の１つを概念的に表したものである。末端回路ＣＴＳ１は、電圧制御発振器ＶＣＯの出力（ＰＬＬ回路の出力）直後のフィードバック経路上に接続され、末端回路ＣＴＳ２は、分周回路ＤＩＶ＿ＰＯＳＴの出力から位相検出器ＰＤの入力へ向かって接続され、末端回路ＣＴＳ３は、分周回路ＤＩＶ＿ＰＯＳＴの出力から内部回路の入力へ向かって接続されている。

末端回路ＣＴＳ１〜３の遅延時間は、ほぼ同一となるように、ＣＴＳの手法によって生成される。

位相検出器ＰＤには、分周回路ＤＩＶ＿ＦＢからフィードバッククロックＣＬＫＦＢが入力され、末端回路ＣＴＳ２から内部クロック信号ＣＬＫＵＳＥＲ１が入力される。位相検出器ＰＤは、フィードバッククロックＣＬＫＦＢと内部クロック信号ＣＬＫＵＳＥＲ１の位相差を検出し、その位相差検出信号を、リセット信号ＰＤ＿ＯＵＴとして出力する。リセット信号ＰＤ＿ＯＵＴは、分周回路ＤＩＶ＿ＰＯＳＴに入力される。

以下、ＰＬＬ位相合わせ回路２０の動作を説明する。

リファレンスクロックＣＬＫＲＥＦが停止された後に再開される場合のＰＬＬ位相合わせ回路２０の動作は、ＰＬＬ位相合わせ回路１０と同様である。この場合の両者の違いは、ＰＬＬ位相合わせ回路２０が、電圧制御発振器ＶＣＯの出力と分周回路ＤＩＶ＿ＦＢ０の入力との間に末端回路ＣＴＳ１、分周回路ＤＩＶ＿ＰＯＳＴの出力と内部回路の入力との間にＣＴＳ３を備えていることである。

また、リファレンスクロックＣＬＫＲＥＦと内部クロックＣＬＫＵＳＥＲの位相合わせは、図４の「ＰＬＬ再ロック時間短縮機構」にあるような手法（回路構成）によって、図１に示すＰＬＬ位相合わせ回路１０の場合と同様に短時間で完了し、ＰＬＬ回路は再ロックする。

次に、ＣＴＳ回路による遅延時間をキャンセルする場合の動作を説明する。

ＰＬＬ回路において、ＣＴＳ回路による遅延時間をキャンセルする技術は同期回路設計を容易にするための一般的な手法であり、今日の大規模集積回路では、一般的に使用されている。ＰＬＬ回路のフィードバック経路上に末端回路ＣＴＳ１を挿入することによって、ＰＬＬ回路のリファレンスクロックＣＬＫＲＥＦと、内部回路で使用される内部クロックＣＬＫＵＳＥＲとを同位相に合わせることができる。

ここで、図４に示すＰＬＬ位相合わせ回路２０のフィードバック経路において、末端回路ＣＴＳ１が、フィードバック経路上に配置された分周回路ＤＩＶ＿ＦＢ０の前段に配置されていることには大きな意味がある。クロックを分配するＣＴＳ回路の規模によっては、その遅延時間（出力クロックＯＵＴＣＫから内部クロックＣＬＫＵＳＥＲまでの遅延時間）は数ｎｓとなる場合があり、しかも、製造ばらつきや使用条件によって変化する。

末端回路ＣＴＳ１が分周回路ＤＩＶ＿ＦＢ０ないしはＤＩＶ＿ＦＢの後段に接続されると、再開後のリファレンスクロックＣＬＫＲＥＦとフィードバッククロックＣＬＫＦＢとの位相を合わせるために、リファレンスクロックＣＬＫＲＥＦの立ち上がりのタイミングで分周回路ＤＩＶ＿ＦＢおよびＤＩＶ＿ＦＢ０をリセット状態としても、位相周波数比較器ＰＦＤにフィードバッククロックＣＬＫＦＢの立ち上がりエッジが到達するのは末端回路ＣＴＳ１による遅延時間後となるので、全く意味がなくなる。

これらの分周回路ＤＩＶ＿ＦＢおよびＤＩＶ＿ＦＢ０は、リセット中は出力が‘Ｌ’で待機しておき、リセット解除後のリファレンスクロックＣＬＫＲＥＦの最初の立ち上がりのタイミングで直ちに‘Ｈ’となる構成でなければならない。

また、ＰＬＬ回路の役目の１つとして、リファレンスクロックＣＬＫＲＥＦと内部クロックＣＬＫＵＳＥＲの位相を合わせるために、分周回路ＤＩＶ＿ＰＯＳＴを適切なタイミングでリセットする必要がある。８逓倍のＰＬＬ回路の場合、分周回路ＤＩＶ＿ＰＯＳＴの位相は、そのリセットタイミングに応じて８通り存在する。リファレンスクロックＣＬＫＲＥＦと内部クロックＣＬＫＵＳＥＲの位相を合わせるためには、両者の位相が合うように分周回路ＤＩＶ＿ＰＯＳＴを適切なタイミングでリセットする必要がある。

分周回路ＤＩＶ＿ＰＯＳＴを各々の末端回路の出力に設けると、ＣＴＳ回路の規模によっては、例えば、数１００個程度もの分周回路を追加することになるので非効率的であり、数１００個もの分周回路を同じタイミングでリセットすることも現実的ではない。従って、分周回路ＤＩＶ＿ＰＯＳＴは、ＰＬＬ回路の出力（電圧制御発振器ＶＣＯの出力）、すなわちＣＴＳの根元に１個だけ設けることが望ましい。

ところが、分周回路ＤＩＶ＿ＰＯＳＴの後ろにＣＴＳ回路を配置すると、内部クロックＣＬＫＵＳＥＲとリファレンスクロックＣＬＫＲＥＦの位相を合わせるには、リファレンスクロックＣＬＫＲＥＦの立ち上がりエッジよりも、ＣＴＳ回路による遅延時間分だけ早く分周回路ＤＩＶ＿ＰＯＳＴをリセットする必要があるが、そのような信号は回路内のどこにも存在しない。

従って、図４の「ユーザクロック位相合わせ機構」にあるような手法（回路構成）で、最適なリセットタイミングを探す。この手法は、ＰＬＬ回路の再ロック開始と同時に分周回路ＤＩＶ＿ＰＯＳＴをリセット状態とするのではなく、再ロック動作が開始された後から探す構成となっている。再ロックが開始された後、すなわち、分周回路ＤＩＶ＿ＦＢおよびＤＩＶ＿ＦＢ０のリセットが解除された後に、分周回路ＤＩＶ＿ＰＯＳＴを適当な（任意の）タイミング（前記８通りのうちの１つのタイミング）でリセットして分周を開始する。

分周回路ＤＩＶ＿ＰＯＳＴの出力につながるＣＴＳ回路を構成する１つの末端回路ＣＴＳ２の内部クロックＣＬＫＵＳＥＲ１を位相比較器ＰＤに入力する。位相比較器ＰＤのもう一方の入力には、内部クロックＣＬＫＵＳＥＲ１と位相を合わせるべき信号であるリファレンスクロックＣＬＫＲＥＦと位相同期されるフィードバッククロックＣＬＫＦＢを入力し、両者の位相差を位相比較器ＰＤで検出する。

位相比較器ＰＤにおいて、位相差の検出手法は特に限定されない。例えば、図５に示すように、Ｄ型フリップフロップＤ−ＦＦを用いて、フィードバッククロックＣＬＫＦＢをＤ型フリップフロップＤ−ＦＦのクロック入力ＣＫに、内部クロックＣＬＫＵＳＥＲ１を同データ入力Ｄへ入力すれば、そのデータ出力Ｑから出力されるリセット信号ＰＤ＿ＯＵＴが‘Ｈ’なのか‘Ｌ’なのかで、両者の位相の前後関係を知ることができる。

適当な（任意の）タイミングで分周回路ＤＩＶ＿ＰＯＳＴをリセットした後、位相比較器ＰＤによる位相比較結果（リセット信号ＰＤ＿ＯＵＴ）を得、その結果、最適なリセットタイミングでなければ（リセット信号ＰＤ＿ＯＵＴが‘Ｌ’であれば）、可変クロックＣＬＫＶＣＯの１クロック分だけ遅延させて分周回路ＤＩＶ＿ＰＯＳＴを再リセットし、再び位相比較器ＰＤで位相比較を行う。以上の動作を、最適なリセットタイミングが見つかるまで繰り返し行う。

上記動作の様子を、図６のタイミングチャートのＣＬＫＵＳＥＲ１（１）〜（４）に示す。図６のＣＬＫＵＳＥＲ１（３）および（４）に示すように、リセット信号ＰＤ＿ＯＵＴが‘Ｌ’から‘Ｈ’に変わるポイントがある。そのポイントが、すなわち、図６の例では、ＣＬＫＵＳＥＲ１（４）が、分周回路ＤＩＶ＿ＰＯＳＴの最適なリセットタイミングであるから、この状態で分周回路ＤＩＶ＿ＰＯＳＴの再リセットを止める。

内部クロックＣＬＫＵＳＥＲと内部クロックＣＬＫＵＳＥＲ１は同位相と見なして良いので、この手法により、フィードバッククロックＣＬＫＦＢと内部クロックＣＬＫＵＳＥＲとの位相誤差は、可変クロックＣＬＫＶＣＯの１クロック分以下とすることができる。

但し、理想的には、可変クロックＣＬＫＶＣＯから分周回路ＤＩＶ＿ＰＯＳＴおよび末端回路ＣＴＳ２を通過する内部クロックＣＬＫＵＳＥＲ１のパスと、可変クロックＣＬＫＶＣＯから末端回路ＣＴＳ１、分周回路ＤＩＶ＿ＦＢ０およびＤＩＶ＿ＦＢを通過するフィードバッククロックＣＬＫＦＢのパスは遅延時間が同じはずなので、位相比較器ＰＤのメタステーブル（セットアップ／ホールド時間）対策も必要で、また、その際の判定結果の扱いは位相誤差に関わってくるため、周辺回路の事情に応じて決定することが望ましい。

この最適リセットポイントの捜索動作は、ＰＬＬ回路の再ロック過程の途中で行っても良いし、再ロック後に特定の期間を設けて行っても良い。図７（ｃ）のタイミングチャートに示すように、ＰＬＬ位相合わせ回路２０では、可変クロックＣＬＫＶＣＯのぶれは小さいため、再ロックの過程で行っても特に問題はなく、むしろ時間の有効活用になり、システム全体のセットアップ時間の短縮になる。ここで、図中、縦軸は、電圧制御発振器ＶＣＯの発振周波数ｆｖｃｏ［Ｈｚ］、横軸は、時間Ｔｉｍｅ［ｓ］の経過を表す。

なお、再ロック後であれば、リファレンスクロックＣＬＫＲＥＦと内部クロックＣＬＫＵＳＥＲ１を比較しても同じ結果が得られる。また、分周回路ＤＩＶ＿ＰＯＳＴの構成は、分周回路ＤＩＶ＿ＦＢのようなリセット解除直後の動作限定はない。

上記実施形態では、分周回路ＤＩＶ＿ＰＯＳＴのリセットタイミングを、可変クロックＣＬＫＶＣＯの１クロックずつ時間的にずらして比較する例を挙げたが、並列に接続された複数の分周回路ＤＩＶ＿ＰＯＳＴ、末端回路ＣＴＳ１〜３、位相比較器ＰＤを設け、それぞれ、可変クロックＣＬＫＶＣＯの別々のタイミングのクロックでリセットされた複数の位相を並列（同時）に比較判定する構成としても良い。

以上のように、ＰＬＬ位相合わせ回路２０では、ＰＬＬ回路の役目の１つであるＣＴＳ回路による遅延時間のキャンセルのための回路（リファレンスクロックＣＬＫＲＥＦとＣＴＳ回路を構成する末端回路の出力クロック（内部クロック）の位相合わせのための回路）が含まれていても、分周回路ＤＩＶ＿ＰＯＳＴのリセットタイミングを後から合わせ込むことによって、短時間でＰＬＬ回路を再ロックするシステムを構成することが可能である。

なお、ＰＬＬ回路の構成として、位相周波数検出器ＰＦＤ、チャージポンプＣＰおよびループフィルタＬＰ、電圧制御発振器ＶＣＯ、および、分周回路ＤＩＶ＿ＦＢ０を備えるものを例に挙げて説明したが、ＰＬＬ回路の構成は何ら限定されない。

分周回路ＤＩＶ＿ＦＢ０と分周回路ＤＩＶ＿ＦＢの順序は逆にしても良いし、両者を合成して１つの分周回路で構成しても良い。さらに、ＰＬＬが逓倍機能を持っていない場合、分周回路ＤＩＶ＿ＦＢ０は存在しないか、その分周数が１である。すなわち、本発明において、ＰＬＬ回路の分周回路ＤＩＶ＿ＦＢ０は必須の構成要素ではない。

クロックモニタ回路ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒにおいて、リファレンスクロックＣＬＫＲＥＦの停止および再開を検出する手法や、その具体的な回路構成は特に限定されない。上記実施形態では、リファレンスクロックＣＬＫＲＥＦの停止および再開を検出するための信号として可変クロックＣＬＫＶＣＯを使用しているが、これに限らず、リファレンスクロックＣＬＫＲＥＦよりも周波数が高く、リファレンスクロックＣＬＫＲＥＦの停止中も停止しないクロック信号であれば、どのような信号を使用しても良い。

本発明は、基本的に以上のようなものである。
以上、本発明のＰＬＬ位相合わせ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のＰＬＬ位相合わせ回路の構成を表す第１の実施形態のブロック概略図である。 図１に示すＰＬＬ位相合わせ回路の動作を表すタイミングチャートである。 従来のＰＬＬ回路の動作を表すタイミングチャートである。 本発明のＰＬＬ位相合わせ回路の構成を表す第２の実施形態のブロック概略図である。 図４に示すＰＬＬ位相合わせ回路の位相検出器の構成を表す概略図である。 図４に示すＰＬＬ位相合わせ回路の動作を表すタイミングチャートである。 （ａ）は、ＰＬＬシステムが初期ロックする際の波形、（ｂ）は、図３のタイミングチャートでのＶＣＯ発振周波数の動きを表す波形、（ｃ）は、本発明の構成でＰＬＬシステムが再ロックする際の波形である。

符号の説明

１０、２０ ＰＬＬ位相合わせ回路
ＰＦＤ 位相周波数比較器
ＣＰ チャージポンプ
ＬＰ ループフィルタ
ＶＣＯ 電圧制御発振器
ＤＩＶ＿ＦＢ０、ＤＩＶ＿ＦＢ、ＤＩＶ＿ＰＯＳＴ 分周回路
ＲＥＦＣＫ＿Ｍｏｎｉｔｏｒ クロックモニタ回路
ＣＴＳ１〜３ 末端回路
ＰＤ 位相比較器
ＣＬＫＲＥＦ リファレンスクロック
ＣＬＫＦＢ０、ＣＬＫＦＢ フィードバッククロック
ＣＬＫＶＣＯ 可変クロック
ＯＵＴＣＫ 出力クロック
ＣＬＫＵＳＥＲ、ＣＬＫＵＳＥＲ１ 内部クロック
ＦＢ＿ＲＳＴ、ＰＤ＿ＯＵＴ リセット信号

Claims (3)

1. リファレンスクロックの位相と、可変クロックを第１の末端回路で第１の遅延時間だけ遅延し、さらに、第１の分周回路で分周したフィードバッククロックの位相とを比較し、該可変クロックの周波数を調整するＰＬＬ回路と、
   前記可変クロックを分周する第２の分周回路と、
   該第２の分周回路の出力を前記第１の遅延時間だけ遅延させ、内部クロックとして内部回路に供給する第３の末端回路と、
   前記リファレンスクロックが停止されると前記第１の分周回路をリセットして該第１の分周回路によって分周されたフィードバッククロックを停止させ、再開されると前記第１の分周回路のリセットを解除して該第１の分周回路によって分周されたフィードバッククロックを再開させるＰＬＬ再ロック時間短縮機構と、
   前記フィードバッククロックと、前記第２の分周回路の出力を第２の末端回路で前記第１の遅延時間だけ遅延させた位相差検出用クロックとの位相差を検出する位相検出器を含み、前記第１の分周回路のリセットが解除された後に、前記第２の分周回路をリセットして分周を開始するタイミングを、前記フィードバッククロックと前記内部クロックとの位相誤差を前記可変クロックの１クロック分以下とするように設定するユーザクロック位相合わせ機構とを備えることを特徴とするＰＬＬ位相合わせ回路。
2. 前記ユーザクロック位相合わせ機構が、前記第１の分周回路のリセットが解除された後に、前記第２の分周回路をリセットして分周を開始し、前記位相差検出用クロックと前記フィードバッククロックの位相差を前記位相比較器で検出した結果、前記第２の分周回路の最適なリセットタイミングでなければ、前記可変クロックの１クロック分だけ遅延させて前記第２の分周回路を再リセットし、前記位相比較器で位相比較を行うことを、前記最適なリセットタイミングが見つかるまで繰り返し行い、前記第２の分周回路の最適なリセットタイミングが見つかったところで前記第２の分周回路の再リセットを止めることを特徴とする請求項１に記載のＰＬＬ位相合わせ回路。
3. 前記ユーザクロック位相合わせ機構が、前記第２の分周回路と前記位相検出器とを複数含み、該複数の第２の分周回路を別々のタイミングでリセットして生成した複数の位相の前記位相差検出用クロックと前記フィードバッククロックとの位相差を比較判定することにより、前記第２の分周回路をリセットして分周を開始するタイミングを設定することを特徴とする請求項１記載のＰＬＬ位相合わせ回路。

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