KR100715154B1 - 락킹속도가 향상되는 락킹루프회로 및 이를 이용한클락락킹방법 - Google Patents

락킹속도가 향상되는 락킹루프회로 및 이를 이용한클락락킹방법 Download PDF

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Abstract

락킹속도가 향상되는 락킹루프회로 및 이를 이용한 클락락킹방법이 게시된다. 본 발명의 락킹루프회로는 체인의 형태로 연결되는 다수개의 지연 스테이지들을 포함한다. 이때, 출력클락신호의 거시적 락킹은 발진루프에 포함되는 지연 스테이지의 수에 의하여 수행되며, 상기 출력클락신호의 미시적 락킹은 발진제어신호의 전압레벨에 의하여 수행된다. 본 발명의 락킹루프회로에서는, 발진루프에 포함되는 지연 스테이지의 수에 따라, 출력클락신호(OCLK)의 주기가 큰 값으로 제어된다. 따라서, 상기 출력클락신호(OCLK)의 거시적 락킹속도가 현저히 향상된다. 본 발명의 락킹루프회로에서는, 이득율이 작은 지연 스테이지가 채용된다. 따라서, 상기 출력클락신호(OCLK)의 미시적 락킹도 용이하게 된다. 결과적으로, 본 발명의 락킹루프회로에 의하면, 출력클락신호의 거시적 락킹속도도 현저히 향상되며, 미시적 락킹도 용이하게 된다.
락킹, 루프, 거시적, 미시적, 반도체

Description

락킹속도가 향상되는 락킹루프회로 및 이를 이용한 클락락킹방법{PHASE LOCKED LOOP WITH HIGH LOCKING SPEED and CLOCK LOCKING METHOD using THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 락킹루프회로를 나타내는 도면
도 2는 본 발명의 일실시예에 따른 락킹루프회로를 개략적으로 나타내는 블락도이다.
도 3은 도 2의 초기화블락을 구체적으로 나타내는 도면이다.
도 4는 도 3의 초기화블락의 주요신호의 타이밍도이다.
도 5는 도 2의 발진블락을 구체적으로 나타내는 도면이다.
도 6은 도 5의 지연수단를 구체적으로 나타내는 도면이다.
도 7은 도 2의 루프선택부를 나타내는 도면이다.
도 8은 도 7의 천이감지블락을 구체적으로 나타내는 도면이다.
도 9는 도 2의 루프선택신호들 중에 활성화되는 신호의 선택을 설명하기 위한 도면이다.
도 10은 도 5의 발진블락에서 발진루프를 형성하는 예를 설명하기 위한 도면 이다.
도 11은 도 2에서 출력클락신호의 미시적 락킹과정을 설명하기 위한 도면이다.
도 12는 본 발명의 락킹루프회로에 따른 효과를 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
RCLK: 기준클락신호 OCLK: 출력클락신호
BCLK: 버퍼링클락신호 BCLK: 비교클락신호
PCLK: 예비클락신호 FCLK: 피드백클락신호
XSTB: 시작펄스신호 STPB: 셋업제어신호
XPH: 위상클락신호 SEL: 루프선택신호
VPUMP: 펌핑제어신호 VCON: 발진제어신호
GICM: 초기화 및 위상비교부 GCV: 제어전압조절부
GOS: 전압제어발진부 GPS: 루프선택부
본 발명은 전자회로에 관한 것으로서, 특히 수신되는 기준클락신호에 락킹되는 출력클락신호를 발생하는 락킹루프회로 및 이를 이용한 클락락킹방법에 관한 것 이다.
위상락킹루프(phase-locked loop, 이하, 'PLL'이라 함) 회로 및 지연락킹루프(delay-locked loop, 이하, 'DLL'이라 함) 회로 등의 락킹루프회로는, 수신되는 기준클락신호에 락킹되는 출력클락신호를 발생하기 위한 회로이다. 이와 같은 락킹루프회로에 의하여, 전송되는 데이터와 시스템 클락 사이의 스큐(skew)가 감소될 수 있으므로, 데이터의 전송속도 및 시스템 동작속도 등이 향상될 수 있다. 이러한 락킹루프회로는 아날로그 및 디지털 통신시스템에 내장되는 주파수 합성기에서 널리 이용되고 있으며, 최근에는, 동기식 반도체 메모리 장치에서도 사용되고 있다.
이때, 락킹루프회로에 의하여 출력클락신호가 기준클락신호에 락킹되는 과정은 순차적으로 진행되는 거시적(coarse) 락킹 과정과 미시적(fine) 락킹 과정으로 구성된다. 거시적 락킹 과정에서는, 상기 기준클락신호에 대한 상기 출력클락신호의 개략적인 락킹이 수행된다. 미시적 락킹과정에는, 상기 기준클락신호에 대한 상기 출력클락신호의 정밀한 락킹이 수행된다.
일반적으로, 출력클락신호를 기준클락신호에 락킹시키는데 소요되는 시간은, 여타의 내부회로의 셋업시간에 비하여, 매우 긴 편이다. 그러므로, 다른 내부회로들의 동작이 일시적으로 디스에이블되는 스탠바이 또는 파워다운 모드에서, 락킹루프회로는 여전히 인에이블되는 경우도 발생된다. 이에 따라, 불필요한 전력의 소모가 발생되기도 한다. 따라서, 시스템 또는 반도체 메모리 장치의 동작속도를 개선하고, 나아가 소모전력을 감소시키기 위해서는, 출력클락신호의 락킹속도의 향상이 요구된다. 그리고, 출력클락신호의 락킹속도를 향상시키기 위해서는, 상기 출 력클락신호의 거시적 락킹속도의 개선이 매우 중요하다.
도 1은 종래의 락킹루프회로를 나타내는 도면으로서, PLL 회로를 도시하고 있다. 도 1의 락킹루프회로는, 위상비교기(10), 차아지 펌프(20), 루프필터(30), 전압제어발진기(40)로 구성된다. 상기 위상비교기(10)는, 피드백 클락신호(FCLK) 궁극적으로 출력클락신호(OCLK)를 기준클락신호(RCLK)와 위상 비교한다. 여기서, 상기 피드백 클락신호(FCLK)는, 상기 출력클락신호(OCLK)가 분주기(50)에 의하여 분주되는 신호이다. 상기 차아지 펌프(20)는, 상기 위상비교기(10)의 비교결과에 따른 논리상태를 가지는 펌핑제어신호(VPUMP)에 의하여, 차아징 또는 디스차아징되는 출력신호를 발생한다. 상기 루프필터(30)는, 상기 차아지 펌프(20)의 출력신호로부터 저(低)주파수 성분을 필터링하여, 발진제어신호(VCON)를 발생한다. 그리고, 상기 전압제어발진기(40)는 체인의 형태로 구성되는 다수개의 지연셀(도 1에는 미도시되었음)들을 포함한다. 그리고, 상기 발진제어신호(VCON)의 전압레벨에 따라 상기 지연셀의 응답지연시간이 제어됨으로써, 상기 전아제어발진기(40)로부터 발생되는 출력클락신호(OCLK)의 주파수가 제어되고, 나아가 상기 출력클락신호(OCLK)가 상기 기준클락신호(RCLK)에 락킹된다.
그런데, 도 1의 락킹루프회로에서는, 상기 출력클락신호(OCLK)의 미시적 락킹뿐만 아니라, 거시적 락킹도 상기 발진제어신호(VCON)의 전압레벨의 변화에 의하여 수행된다. 이 경우, 상기 거시적 락킹 속도를 빠르게 위해서는, 상기 발진제어신호(VCON)의 전압레벨의 변화에 대한 지연셀들의 응답지연시간의 변화율인 소위 '이득율'이 크게 되는 것이 요구된다. 그러나, 도 1의 락킹루프회로에서, 상기 '이 득율(gain)을 크게 하는 경우에는, 상기 출력클락신호(OCLK)의 거시적 락킹 속도는 단축될 수 있지만, 상기 기준클락신호(OCLK)에 대한 상기 출력클락신호(OCLK)의 '지터(jitter)'가 크게 되어 미시적 락킹 속도가 저하되는 단점이 발생된다. 본 명세서에서, 상기 '지터(jitter)'는 비교되는 두 신호 사이의 어긋남 즉 위상차이를 말한다.
따라서, 도 1에 도시되는 종래의 락킹루프회로에서는, 락킹 속도의 향상이 매우 어렵다는 문제점이 발생된다.
본 발명의 목적은 거시적 락킹 속도를 향상시키면서도, 지터(jitter)를 작게 할 수 있는 락킹루프회로 및 이를 이용한 클락락킹방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 수신되는 기준클락신호에 락킹되는 출력클락신호를 발생하기 위한 락킹루프회로에 관한 것이다. 본 발명의 일면에 따른 락킹루프회로는 소정의 피드백 클락신호를 상기 기준클락신호와 위상비교하여 펌핑제어신호를 발생하고, 소정의 시작펄스신호의 발생에 응답하여 소정의 거시락킹구간에서 활성화되는 셋업제어신호를 발생하는 초기화 및 위상비교부로서, 상기 피드백 클락신호는 상기 출력클락신호에 대하여 일정비의 주파수를 가지는 상기 초기화 및 위상비교부; 소정의 발진제어신호를 발생하는 제어전 압조절부로서, 상기 발진제어신호의 전압레벨은 상기 펌핑제어신호에 의하여 조절되는 상기 제어전압조절부; 체인의 형태로 연결되는 다수개의 지연 스테이지들을 포함하며, 다수개의 루프선택신호들 중에서 활성화되는 상기 루프선택신호에 따라 포함되는 상기 지연 스테이지의 수가 결정되는 발진루프를 형성하는 전압제어발진부로서, 상기 셋업제어신호가 인에이블되는 동안에, 상기 출력클락신호의 거시적 락킹을 수행하며, 상기 셋업제어신호가 디스에이블된 후에, 상기 출력클락신호의 미시적 락킹을 수행하는 상기 전압제어발진부로서, 상기 출력클락신호의 거시적 락킹은 상기 발진루프에 포함되는 상기 지연 스테이지의 수에 의하여 수행되며, 상기 출력클락신호의 미시적 락킹은 상기 발진제어신호의 전압레벨에 의하여 수행되는 상기 전압제어발진부; 및 활성화되는 상기 루프선택신호를 특정하기 위한 루프선택부로서, 상기 전압제어발진부의 각 지연 스테이지의 출력신호의 활성화를 감지하여, 상기 기준클락신호와 소정의 위상차를 가지는 상기 지연 스테이지의 출력신호를 판별하는 상기 루프선택부를 구비한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 수신되는 기준클락신호에 락킹되는 출력클락신호를 발생하기 위한 클락락킹방법에 관한 것이다. 본 발명의 다른 일면에 따른 클락락킹방법은 소정의 시작펄스신호를 활성화하는 A)단계; 상기 시작펄스신호의 발생 이후에 생성되는 상기 기준클락신호의 1/2 주기 동안에 발생되는 상기 위상클락신호들의 활성화를 감지하는 B)단계로서, 상기 위상클락신호들 각각은 체인의 형태로 연결되는 다수개의 지연 스테이지들 중 각자의 지연 스테이지로부터 제공되는 상기 B)단계; 상기 활성화가 감지되는 상기 위상 클락신호들에 의하여 선택되는 지연 스테이지들을 포함하는 발진루프를 형성하여, 상기 출력클락신호를 상기 기준클락신호에 거시적으로 락킹시키는 C)단계; 및 소정의 발진제어신호의 전압레벨에 의하여, 상기 발진루프의 발진주기를 조절하여, 상기 출력클락신호를 상기 기준클락신호에 미시적으로 락킹시키는 D)단계로서, 상기 발진제어신호의 전압레벨은 상기 기준클락신호에 대한 상기 출력클락신호의 위상차에 의하여 제어되는 상기 D)단계를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 락킹루프회로를 개략적으로 나타내는 블락도이다. 도 2에서는, 락킹루프회로의 예로서, 위상락킹루프(PLL) 회로가 도시된다. 그러나, 이는 하나의 예일 뿐이며, 이로 인하여 본 발명의 권리범위가 한정되지 않는다. 나아가, 본 발명의 권리범위는 지연락킹루프(DLL) 회로 등의 다양한 형태의 락킹루프회로에도 적용될 수 있음에 유의해야 한다.
도 2에 도시되는 락킹루프회로는 소정의 시작펄스신호(XSTB)에 응답하여, 기 준클락신호(RCLK)에 락킹되는 출력클락신호(OCLK)를 발생하기 위한 회로이다. 여기서, 상기 시작펄스신호(XSTB)는 본 발명의 락킹루프회로를 인에이블시키기는 신호이다. 즉, 본 발명의 락킹루프회로는 상기 시작펄스신호(XSTB)의 발생에 응답하여, 락킹 동작이 시작된다.
도 2를 참조하면, 본 발명의 락킹루프회로는 초기화 및 위상비교부(GICM), 제어전압조절부(GCV), 전압제어발진부(GOS) 및 루프선택부(GPS)를 구비한다. 상기 초기화 및 위상비교부(GICM)는 소정의 피드백 클락신호(FCLK)를 상기 기준클락신호(RCLK)와 위상비교하여 펌핑제어신호(VPUMP)를 발생한다. 본 실시예에서, 상기 피드백 클락신호(FCLK)는 상기 출력클락신호(OCLK)의 주파수에 대하여 일정비(1/N)의 주파수를 가지는 신호로서, 바람직하기로는, 상기 출력클락신호(OCLK)가 상기 분주기(GDV)에 의하여 분주된 신호이다. 그러므로, 상기 초기화 및 위상비교부(GICM)는 궁극적으로 상기 출력클락신호(OCLK)를 상기 기준클락신호(RCLK)와 위상비교하게 된다.
상기 펌핑제어신호(VPUMP)는 상기 초기화 및 위상비교부(GICM)에서의 비교결과에 따라 제어되는 논리상태를 가진다. 예를 들어, 상기 피드백 클락신호(FCLK)가 상기 기준클락신호(RCLK)보다 빠른 위상을 가지는 경우에, 상기 펌핑제어신호(VPUMP)은 논리 "H"로 제어된다. 그리고, 상기 피드백 클락신호(FCLK)가 상기 기준클락신호(RCLK)보다 느린 위상을 가지는 경우에, 상기 펌핑제어신호(VPUMP)은 논리 "L"로 제어된다.
또한, 상기 초기화 및 위상비교부(GICM)는 셋업제어신호(STPB)를 발생한다. 상기 셋업제어신호(STPB)는 상기 시작펄스신호(XSTB)의 발생에 응답하여 소정의 거시락킹구간(본 실시예에서는, 2클락 구간임)에서 "L"로 활성화된다.
상기 제어전압조절부(GCV)는 발진제어신호(VCON)를 생성한다. 상기 발진제어신호(VCON)의 전압레벨은 상기 펌핑제어신호(VPUMP)의 논리상태에 의하여 조절된다. 예를 들면, 상기 펌핑제어신호(VPUMP)의 논리상태가 "H"로 천이되면, 상기 발진제어신호(VCON)의 전압레벨은 낮아지고, 상기 펌핑제어신호(VPUMP)의 논리상태가 "L"로 천이되면, 상기 발진제어신호(VCON)의 전압레벨은 높아진다.
상기 전압제어발진부(GOS)는 체인의 형태로 연결되는 다수개의 지연 스테이지들(도 2에는 미도시되지만, 도 5에 도시됨)을 포함한다. 그리고, 상기 전압제어발진부(GOS)에는, 발진루프가 형성된다. 이때, 상기 발진루프는 다수개의 루프선택신호들(SEL<1:10>) 중에서 활성화되는 신호에 의하여 결정된다. 즉, 상기 루프선택신호들(SEL<1:10>) 중에서, 어느 신호가 활성화되느냐에 따라, 상기 발진루프에 포함되는 지연 스테이지의 수가 결정된다.
그리고, 상기 전압제어발진부(GOS)에서, 상기 셋업제어신호(STPB)가 "L"로 인에이블되는 동안에, 상기 출력클락신호(OCLK)의 거시적 락킹(coarse locking)이 수행된다. 이어서, 상기 셋업제어신호(STPB)가 "H"로 디스에이블된 후에, 상기 출력클락신호(OCLK)의 미시적 락킹(fine locking)이 수행된다.
이때, 상기 출력클락신호(OCLK)의 거시적 락킹은, 상기 발진루프에 포함되는 상기 지연 스테이지의 수를 결정함으로써 수행된다. 그리고, 상기 출력클락신호(OCLK)의 미시적 락킹은, 상기 발진제어신호(VCON)의 전압레벨을 조절함으로써, 수행된다.
상기 루프선택부(GPS)는 상기 루프선택신호들(SEL<1:10>) 중에서 활성화되는 신호를 선택한다. 상기 루프선택부(GPS)는 상기 전압제어발진부(GOS)로부터 제공되는 위상클락신호들(XPH<1:10>)을 수신한다. 여기서, 상기 위상클락신호들(XPH<1:10>)은 상기 전압제어발진부(GOS)에 포함되는 각 지연 스테이지들의 출력신호와 거의 동일한 위상을 가지는 신호이다. 그리고, 상기 루프선택부(GPS)는 상기 위상클락신호들(XPH<1:10>)의 활성화를 감지하여, 상기 기준클락신호(RCLK)에 대하여 소정의 위상차(본 실시예에서는, 1/2 주기)를 가지는 위상클락신호(XPH<1:10>)를 판별한다.
계속하여, 상기 초기화 및 위상비교부(GICM)가 구체적으로 기술된다. 계속 도 2를 참조하면, 상기 초기화 및 위상비교부(GICM)는 초기화 블락(100) 및 비교블락(200)을 포함한다.
상기 초기화 블락(100)은 셋업제어신호(STPB)를 발생한다. 상기 셋업제어신호(STPB)의 활성화에 응답하여, 상기 제어전압조절부(GCV)로부터 출력되는 상기 발진제어신호(VCON)의 전압레벨이 초기화된다.
도 3은 도 2의 초기화블락(100)을 구체적으로 나타내는 도면이다. 그리고, 도 4는 도 3의 초기화블락(100)의 주요신호의 타이밍도이다. 도 3 및 도 4를 참조하면, 상기 초기화블락(100)은 초기 논리게이트(111) 및 제1 초기 플립플럽(113) 및 제2 초기 플립플럽(115)을 구비한다. 바람직하기로는, 상기 초기 논리게이트(111)는 상기 시작펄스신호(XSTB)와 상기 기준클락신호(RCLK)를 입력으로 하는 낸 드게이트이다. 그러므로, 상기 초기 논리게이트(111)는, 상기 시작펄스신호(XSTB)가 "H" 상태에서 상기 기준클락신호(RCLK)의 논리상태를 반전시킨다(도 4의 t11 및 t12 참조).
상기 제1 초기 플립플럽(113)은 입력단자(D)를 통하여 전원전압(VDD)을 수신하며, 클락단자(CK)를 통하여 상기 초기 논리게이트(111)의 출력신호(N112)를 수신한다. 그러므로, 상기 제1 초기 플립플럽(113)의 출력신호(N114)는 상기 시작펄스신호(XSTB)의 논리 "L"의 활성에 응답하여 논리 "L"로 초기화(도 4의 t13)되며, 이후에 발생되는 상기 기준클락신호(RCLK)의 첫번째 클락의 경과에 응답하여 "H"로 활성화된다(도 4의 t14 및 t14' 참조).
상기 제2 초기 플립플럽(115)은 입력단자(D)를 통하여 상기 제1 초기 플립플럽(113)의 출력신호(N114)를 수신하고, 클락단자(CK)를 통하여 상기 초기 논리게이트(111)의 출력신호(N112)를 수신한다. 그러므로, 상기 제2 초기 플립플럽(115)의 출력신호인 상기 셋업신호(STPB)는 상기 시작펄스신호(XSTB)의 "L"로의 활성에 응답하여 "L"로의 활성화된다(도 4의 t15 참조).
그리고, 상기 셋업신호(STPB)는, 상기 제1 초기 플립플럽(113)의 출력신호(N114)가 "H"로 활성화된 이후에 발생되는 상기 기준클락신호(RCLK)의 첫번째 클락의 경과에 응답하여 "H"로 디스에이블된다(도 4의 t16 및 t16' 참조).
결과적으로, 상기 셋업제어신호(STPB)는 상기 시작펄스신호(XSTB)의 발생으로부터 상기 기준클락신호(RCLK)의 두번째 클락의 경과 후에 "H"로 디스에이블된다. 다시 기술하면, 상기 셋업제어신호(STPB)는 상기 시작펄스신호(XSTB)의 발생으 로부터 상기 기준클락신호(RCLK)의 두번째 클락 동안에 "L"로 인에이블된다.
계속 도 3을 참조하면, 상기 초기화 블락(100)은 버퍼링 수단(117) 및 지연반영수단(119)을 구비하는 것이 바람직하다. 상기 버퍼링 수단(230)은 상기 셋업신호(STPB)의 "H"로의 디스에이블에 응답하여 인에이블된다. 그리고, 상기 버퍼링 수단(230)은 상기 기준클락신호(RCLK)를 버퍼링하여 상기 버퍼링 클락신호(BCLK)를 상기 비교블락(200)으로 발생한다.
상기 지연반영수단(250)은 상기 피드백 클락신호(FCLK)를 소정의 지연반영시간으로 지연하여 상기 비교클락신호(CCLK)를 상기 비교블락(200)으로 발생한다. 이때, 상기 지연반영수단(250)의 지연반영시간은 상기 버퍼링 수단(230)에 의한 지연시간을 반영한다.
이 경우, 상기 비교블락(200)은, 상기 버퍼링 클락신호(BCLK)와 상기 비교클락신호(CCLK)의 위상을 비교함으로써, 궁극적으로 상기 기준클락신호(RCLK)와 상기 피드백 클락신호(FCLK)의 위상을 비교하게 된다.
다시 도 2를 참조하면, 상기 제어전압조절부(GCV)는 차아지 펌프(300) 및 루프 필터(400)를 구비한다. 상기 차아지 펌프(300)는 상기 펌핑제어신호(VPUMP)에 응답하여 제어되는 전압레벨을 가지는 차아지 신호(VCP)를 발생한다.
상기 루프 필터(400)는 상기 차아지 신호(VCP)를 수신하며, 상기 발진제어신호(VCON)를 발생한다. 이때, 상기 발진제어신호(VCON)는, 상기 루프 필터(400)에 의하여 상기 차아지 신호(VCP)의 저주파수 성분이 필터링되는 신호이다. 상기 발진제어신호(VCON)의 전압레벨이 상기 셋업제어신호(STPB)의 인에이블에 응답하여 초 기화됨은 전술한 바와 같다.
계속 도 2를 참조하면, 상기 전압제어발진부(GOS)는 발진블락(500)을 포함하며, 바람직하기로는 듀티보정블락(600)을 더 구비한다.
상기 발진블락(500)은 상기 다수개의 지연 스테이지들(도 2에는 미도시, 도 5에 도시됨)을 포함한다. 상기 발진블락(500)으로부터 제공되는 예비클락신호(PCLK)는 상기 발진제어신호(VCON)의 전압레벨에 따라 주기가 제어된다.
상기 듀티보정블락(600)은 상기 예비클락신호(PCLK)의 듀티를 보정하여 상기 출력클락신호(PCLK)를 발생한다.
도 5는 도 2의 발진블락(500)을 구체적으로 나타내는 도면이다. 도 5를 참조하면, 상기 발진블락(500)은 구체적으로 루프노드(NLOOP), 다수개의 지연 스테이지들(510_i, i=1~10)을 포함하는 지연유닛(UTDL) 및 먹서(530)를 포함하며, 바람직하기로는, 예비클락 발생수단(570)을 더 구비한다.
상기 지연 스테이지들(510_i) 각각은 각자에 대응하는 상기 루프선택신호(SEL<i>)에 응답하여, 자신의 위상클락신호(XPH<i>)를 상기 루프노드(NLOOP) 상에 제공한다.
상기 지연 스테이지들(510_i) 각각은 더욱 구체적으로 지연수단(511_i) 및 스위치(313_i)를 포함한다. 상기 지연수단(511_i)은 체인의 형태로 연결된다. 즉, 상기 지연수단(511_i)은 앞단의 지연수단(511_(i-1))의 출력신호들을 입력신호로 수신한다. 상기 지연수단(511_i)은 자신의 출력신호를 뒷단의 지연수단(511_(i+1))의 입력신호로 제공한다. 다만, 첫번째 지연수단(511_1)의 입력신호는 상기 먹서 (530)으로 부터 제공된다. 이때, 상기 지연수단(511_i)의 출력신호는 입력신호에 대하여 상기 응답지연시간(tPD)으로 지연응답한다.
본 명세서에서는, 지연수단들이 모두 동일한 응답지연시간(tPD)을 가지는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 상기 지연수단들이 서로 다른 응답지연시간을 가지는 실시예에 의해서도 구현될 수 있음은 당업자에게는 자명한 사실이다.
그리고, 상기 지연수단(511_i)는 자신의 출력신호의 스윙폭을 증폭하여 자신의 상기 위상클락신호(XPH<i>)로 발생한다. 상기 위상클락신호(XPH<i>)는 상기 루프선택부(GPS)로 제공된다.
상기 스위치(313_i)는 자신에 대응하는 상기 루프선택신호(SEL<i>)에 응답하여, 상기 위상클락신호(XPH<i>)를 상기 루프노드(NLOOP) 상으로 제공한다.
도 6은 도 5의 지연수단(511_i)를 구체적으로 나타내는 도면이다. 도 6을 참조하면, 상기 지연수단(511_i)은 구체적으로 지연셀(511a) 및 레벨쉬프트(511b)를 구비한다. 상기 지연셀(511a)은 자신의 입력신호(VIN)를 상기 응답지연시간(tPD)으로 지연응답하여 상기 출력신호(VOUT)를 발생한다. 이때, 상기 응답지연시간은 상기 발진제어신호(VCON)의 전압레벨에 의하여 제어된다.
상기 레벨쉬프트(511b)는 상기 지연셀(511a)의 출력신호의 스윙전압폭을 증폭하여 상기 위상클락신호(XPH<i>)로 발생한다.
다시 도 5를 참조하면, 상기 먹서(530)는 상기 셋업제어신호(STPB)의 논리상태에 따라, 상기 기준클락신호(RCLK) 및 루핑신호(XLOOP)를 선택적으로 상기 지연 유닛(UTDL)의 첫단의 지연 스테이지(510_1)로 출력한다. 즉, 상기 셋업제어신호(STPB)가 "L"로 인에이블되는 동안에는, 상기 먹서(530)는 상기 기준클락신호(RCLK)를 선택하여 상기 지연유닛(UTDL)의 첫단의 상기 지연 스테이지(510_1)로 제공한다. 그리고, 상기 셋업제어신호(STPB)가 "H"로 디스에이블된 후에는, 상기 먹서(530)는 상기 루핑신호(XLOOP)를 선택하여 상기 지연유닛(UTDL)의 첫단의 상기 지연 스테이지(510_1)로 제공한다.
다시 기술하자면, 본 발명의 락킹루프회로가 거시적 락킹을 수행하는 동안에는, 상기 먹서(530)는 상기 기준클락신호(RCLK)를 선택하여 상기 지연유닛(UTDL)의 첫단의 상기 지연 스테이지(510_1)로 제공한다. 이후, ㅍ본 발명의 락킹루프회로가 거시적 락킹을 수행하는 동안에는, 상기 먹서(530)는 상기 루핑신호(XLOOP)를 선택하여 상기 지연유닛(UTDL)의 첫단의 상기 지연 스테이지(510_1)로 제공한다.
여기서, 상기 루핑신호(XLOOP)는 상기 루프노드(NLOOP) 상의 신호에 동기되는 신호이다. 바람직하기로는, 상기 루핑신호(XLOOP)는 상기 루프노드(NLOOP) 상의 신호가 반전되는 신호이다.
상기 예비클락 발생수단(570)은, 상기 셋업제어신호(STPB)의 "H"로의 디스에이블됨에 응답하여 인에이블된다. 그리고, 상기 예비클락 발생수단(570)은, 상기 루핑신호(XLOOP)를 버퍼링하여 상기 예비클락신호(PCLK)를 발생한다.
다시 도 2를 참조하면, 상기 루프선택부(GPS)는 상기 전압제어발진부(GOS)로부터 제공되는 위상클락신호들(XPH<1:10>)의 활성화를 감지하여, 상기 루프선택신호들(SEL<1:10>) 중에서 활성화되는 루프선택신호(SEL<1:10>)를 선택함은 전술한 바와 같다.
도 7은 도 2의 루프선택부(GPS)를 나타내는 도면이다. 도 7을 참조하면, 상기 루프선택부(GPS)는 천이감지블락(710) 및 디코딩블락(730)을 구비한다. 상기 천이감지블락(710)은 상기 위상클락신호들(XPH<1:10>)을 수신하고, 천이확인신호들(VDET<1:10>)을 발생한다. 이때, 상기 천이확인신호들(VDET<1:10>)은, 상기 시작펄스신호(XSTB)의 발생에 응답하여, " L"로 초기화된다. 그리고, 상기 천이확인신호(VDET<1:10>)들 각각은, 상기 기준클락신호(RCLK)의 1/2 주기 동안에 발생되는 상기 위상클락신호들(XPH<1:10>)의 "H"로 활성화를 감지하여, "H"로 활성화된다.
도 8은 도 7의 천이감지블락(710)을 구체적으로 나타내는 도면이다. 그리고, 도 8을 참조하면, 상기 천이감지블락(710)은 기준설정유닛(711) 및 천이확인유닛(713)을 구비한다.
상기 기준설정유닛(711)은 상기 기준클락신호(RCLK)를 수신하며, 제1 및 제2 기준설정신호(EDG1, EDG2)를 발생한다. 제1 및 제2 기준설정신호(EDG1, EDG2)는 상기 시작펄스신호(XSTB)의 발생에 응답하여 "L"로 초기화된다.
상기 기준설정유닛(711)은 더욱 구체적으로 상기 제1 및 제2 기준플립플럽(711a 및 711b)을 구비한다. 상기 제1 기준플립플럽(711a)은 입력단자(D)를 통하여 상기 기준클락신호(RCLK)를 수신하며, 제1 기준설정신호(EDG1)를 발생한다. 그리고, 상기 제1 기준설정신호(EDG1)는, 시작펄스신호(XSTB)의 발생 이후에 발생되는 상기 기준클락신호(RCLK)의 첫번째 클락의 선행단부(leading edge)에 응답하여, "H"로 활성화된다(도 9의 t21 참조).
상기 제2 기준플립플럽(711b)은 입력단자(D)를 통하여 상기 기준클락신호(RCLK)를 수신하며, 제2 기준설정신호(EDG2)를 발생한다. 그리고, 상기 제2 기준설정신호(EDG2)는, 시작펄스신호(XSTB)의 발생 이후에 발생되는 상기 기준클락신호(RCLK)의 첫번째 클락의 후행단부(lagging edge)에 응답하여, "H"로 활성화된다(도 9의 t22 참조).
상기 천이확인유닛(713)은 각자의 천이확인신호들(DET<i>)을 발생하는 다수개의 천이확인수단들(713a_i, i=1~10)을 포함한다. 상기 천이확인신호들(DET<i>) 각각은, 상기 제1 기준설정신호(EDG1)의 활성화와 상기 제2 기준설정신호(EDG2)의 활성화 사이에 발생되는 각자의 상기 위상클락신호들(XPH<i>)의 "H"로의 활성화를 감지하여, 활성화된다.
도 9의 예에서는, 상기 제1 기준설정신호(EDG1)의 활성화와 상기 제2 기준설정신호(EDG2)의 활성화 사이에는, 첫번째 내지 네번째 위상클락신호(XPH<1> 내지 XPH<4>)가 활성화된다. 그리고, 첫번째 내지 네번째 위상클락신호(XPH<1> 내지 XPH<4>)에 대응하는 첫번째 내지 네번째의 천이확인신호들(DET<1> 내지 DET<4>)가 활성화된다(도 9의 t23_1 내지 t23_4 참조).
다시 도 7을 참조하면, 상기 디코딩블락(730)은 상기 천이확인신호들(VDET<1:10>)을 수신하며, 상기 루프선택신호들(SEL<1:10>)을 발생한다. 그리고, 상기 루프선택신호들(SEL<1:10>)은, 상기 천이확인신호들(VDET<1:10>)에 따라 선택적으로 활성화된다. 즉, 활성화되는 상기 루프선택신호(SEL<i>)의 선택은 자신에 대응하는 상기 지연 스테이지(510_i)의 천이확인신호(VDET<i>) 및 자신의 지연 스 테이지(510_i)에 연속되는 지연 스테이지(510_(i-1) 또는 510_(i+1))의 상기 천이확인신호(VDET<i-1> 또는 VDET<i+1>)의 "H"로의 활성화 여부에 따라 선택된다.
본 실시예에서는, 활성화되는 상기 루프선택신호(SEL<i>)의 선택은 자신에 대응하는 상기 지연 스테이지(510_i)의 천이확인신호(VDET<i>) 및 다음에 연속되는 지연 스테이지(510_i)의 상기 천이확인신호(VDET<i+1>)의 "H"로의 활성화 여부에 따라 선택된다.
도 9의 예에서는, 네번째 천이확인신호(VDET<4>)는 "H"로 활성화되는 반면에, 다섯번째 천이확인신호(VDET<5>)는 "L" 상태를 유지한다. 이 경우에는, 4번째 지연 스테이지(510_4, 도 5 참조)의 위상클락신호(XPH<4>) 또는 5번째 지연 스테이지(510_5)의 위상클락신호(XPH<5>)가 상기 기준클락신호(RCLK)에 대하여 거의 π/2의 위상차를 가지는 신호임을 알 수 있다.
본 실시예에서는, 4번째 상기 지연 스테이지(510_4)를 선택하는 루프선택신호(SEL<4>)가 활성화되는 것으로 한다.
그러면, 도 10에 도시되는 바와 같이, 1번째부터 4번째까지의 지연 스테이지들(510_1 내지 510_4)와 루핑노드(NLOOP), 인버터(550) 및 먹서(530)를 포함하는 폐회로인 발진루프가 형성된다. 이때, 상기 루프노드(NLOOP) 상의 신호가 상기 인버터(550)에 의하여 반전되는 상기 루핑신호(XLOOP)는 상기 기준클락신호(RCLK)에 거시적으로 락킹되는 신호임을 알 수 있다. 즉, 상기 기준클락신호(RCLK)에 대하여, 궁극적으로 상기 출력클락신호(OCLK)의 거시적 락킹이 수행됨을 알 수 있다.
이후, 도 11에 도시되는 바와 같이, 비교블락(200), 차아지펌프(300) 및 발 진블락(500) 등으로 이루어지는 경로를 통하여, 상기 출력클락신호(OCLK)의 미시적 락킹과정이 수행된다.
상기와 같은 본 발명의 락킹루프회로에서는, 상기 루프선택신호(SEL<1:10>)의 선택에 따라 발진루프에 포함되는 지연 스테이지의 수가 제어된다. 그리고, 발진루프에 포함되는 지연 스테이지의 수에 따라, 도 12에 도시되는 바와 같이, 출력클락신호(OCLK)의 주기가 큰 값으로 제어된다. 이와 같이, 출력클락신호(OCLK)의 주기가, 상기 루프선택신호(SEL<1:10>)의 선택에 의하여 제어됨으로써, 상기 출력클락신호(OCLK)의 거시적 락킹속도가 현저히 향상된다.
또한, 본 발명의 락킹루프회로에서는, 도 12에 도시되는 바와 같이, 이득율이 작은 지연 스테이지가 채용된다. 이와 같이, 이득율이 작은 지연 스테이지가 채용됨으로써, 출력클락신호(OCLK)의 지터(jitter)가 작게 되고, 상기 출력클락신호(OCLK)의 미시적 락킹도 용이하게 된다.
결과적으로, 본 발명의 락킹루프회로에 의하면, 출력클락신호(OCLK)의 거시적 락킹속도도 현저히 향상되며, 미시적 락킹도 용이하게 된다.
상기와 같은 본 발명의 락킹루프회로에서는, 발진루프에 포함되는 지연 스테이지의 수에 따라, 출력클락신호(OCLK)의 주기가 큰 값으로 제어된다. 따라서, 상기 출력클락신호(OCLK)의 거시적 락킹속도가 현저히 향상된다.
또한, 본 발명의 락킹루프회로에서는, 이득율이 작은 지연 스테이지가 채용 된다. 따라서, 상기 출력클락신호(OCLK)의 미시적 락킹도 용이하게 된다.
결과적으로, 본 발명의 락킹루프회로에 의하면, 출력클락신호의 거시적 락킹속도도 현저히 향상되며, 미시적 락킹도 용이하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 지연수단들이 모두 동일한 응답지연시간을 가지는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 상기 지연수단들이 서로 다른 응답지연시간을 가지는 실시예에 의해서도 구현될 수 있음은 당업자에게는 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (27)

  1. 수신되는 기준클락신호에 락킹되는 출력클락신호를 발생하기 위한 락킹루프회로에 있어서,
    소정의 피드백 클락신호를 상기 기준클락신호와 위상비교하여 펌핑제어신호를 발생하고, 소정의 시작펄스신호의 발생에 응답하여 소정의 거시락킹구간에서 활성화되는 셋업제어신호를 발생하는 초기화 및 위상비교부로서, 상기 피드백 클락신호는 상기 출력클락신호에 대하여 일정비의 주파수를 가지는 상기 초기화 및 위상비교부;
    소정의 발진제어신호를 발생하는 제어전압조절부로서, 상기 발진제어신호의 전압레벨은 상기 펌핑제어신호에 의하여 조절되는 상기 제어전압조절부;
    체인의 형태로 연결되는 다수개의 지연 스테이지들을 포함하며, 다수개의 루프선택신호들 중에서 활성화되는 상기 루프선택신호에 따라 포함되는 상기 지연 스테이지의 수가 결정되는 발진루프를 형성하는 전압제어발진부로서, 상기 셋업제어신호가 인에이블되는 동안에, 상기 출력클락신호의 거시적 락킹을 수행하며, 상기 셋업제어신호가 디스에이블된 후에, 상기 출력클락신호의 미시적 락킹을 수행하는 상기 전압제어발진부로서, 상기 출력클락신호의 거시적 락킹은 상기 발진루프에 포함되는 상기 지연 스테이지의 수에 의하여 수행되며, 상기 출력클락신호의 미시적 락킹은 상기 발진제어신호의 전압레벨에 의하여 수행되는 상기 전압제어발진부; 및
    활성화되는 상기 루프선택신호를 특정하기 위한 루프선택부로서, 상기 전압 제어발진부의 각 지연 스테이지의 출력신호의 활성화를 감지하여, 상기 기준클락신호와 소정의 위상차를 가지는 상기 지연 스테이지의 출력신호를 판별하는 상기 루프선택부를 구비하는 것을 특징으로 하는 락킹루프회로.
  2. 제1 항에 있어서, 상기 초기화 및 위상비교부는
    상기 발진제어신호를 초기전압으로 제어하는 셋업제어신호를 발생하는 초기화블락; 및
    궁극적으로 상기 기준클락신호와 상기 피드백클락신호의 위상을 비교하여, 상기 펌핑제어신호를 발생하는 비교블락을 구비하는 것을 특징으로 하는 락킹루프회로.
  3. 제2 항에 있어서, 상기 초기화블락은
    상기 시작펄스신호의 발생에 응답하여 초기상태로 제어된 후에 발생되는 상기 기준클락신호의 첫번째 클락에 응답하여 활성화되는 출력신호를 발생하는 제1 초기 플립플럽; 및
    상기 제1 초기 플립플럽의 출력신호가 활성화된 이후에 발생되는 상기 기준클락신호의 클락에 응답하여 디스에이블되는 상기 셋업제어신호를 발생하는 제2 초기 플립플럽을 구비하는 것을 특징으로 하는 락킹루프회로.
  4. 제3 항에 있어서, 상기 초기화블락은
    상기 셋업제어신호의 디스에이블에 응답하여 인에이블되며, 상기 기준클락신호를 버퍼링하여 발생되는 버퍼링 클락신호를 상기 비교블락으로 제공하는 버퍼링 수단; 및
    상기 피드백 클락신호를 소정의 지연반영시간으로 지연하여 발생되는 비교클락신호를 상기 비교블락으로 제공하는 지연반영수단으로서, 상기 지연반영시간은 상기 버퍼링 수단에 의한 지연시간을 반영하기 위한 상기 지연반영수단을 구비하며,
    상기 비교블락은
    상기 버퍼링 클락신호와 상기 피드백 클락신호의 위상을 비교하여, 상기 펌핑제어신호를 발생하는 것을 특징으로 하는 락킹루프회로.
  5. 제1 항에 있어서, 상기 제어전압조절부는
    상기 펌핑제어신호에 응답하여 제어되는 전압레벨을 가지는 차아지 신호를 발생하는 차아지 펌프; 및
    상기 차아지 신호의 저주파수 성분을 필터링하여 상기 발진제어신호를 발생하는 루프 필터를 구비하는 것을 특징으로 하는 락킹루프회로.
  6. 제1 항에 있어서, 상기 전압제어발진부는
    상기 다수개의 지연 스테이지들을 포함하며, 상기 발진제어신호의 전압레벨에 따라 주기가 제어되는 예비클락신호를 발생하는 발진블락으로서, 상기 예비클락신호는 궁극적으로 상기 출력클락신호를 생성하는 상기 발진블락을 구비하는 것을 특징으로 하는 락킹루프회로.
  7. 제6 항에 있어서, 상기 발진블락은
    소정의 루프노드;
    상기 다수개의 지연 스테이지들을 포함하는 지연유닛으로서, 상기 지연 스테이지들 각각은 대응하는 상기 루프선택신호에 응답하여, 각자의 위상클락신호를 상기 루프노드 상에 제공하는 상기 지연유닛으로서, 상기 각자의 위상클락신호는 뒷단의 지연 스테이지에 제공되는 각자의 출력신호에 따른 위상을 가지는 상기 지연유닛; 및
    상기 셋업제어신호가 인에이블되는 동안에는 상기 기준클락신호를 선택하여 상기 지연유닛의 첫단의 상기 지연 스테이지로 제공하며, 상기 셋업제어신호가 디스에이블된 후에는 상기 루프노드 상의 신호에 동기되는 루핑신호를 선택하여 상기 지연유닛의 첫단의 상기 지연 스테이지로 제공하는 먹서를 구비하는 것을 특징으로 하는 락킹루프회로.
  8. 제7 항에 있어서, 상기 지연 스테이지들 각각은
    상기 먹서 또는 앞단의 지연 스테이지로부터 수신되는 입력신호에 상기 응답지연시간으로 지연응답되는 출력신호를 뒷단의 지연 스테이지의 입력신호로 제공하는 지연수단으로서, 상기 출력신호의 스위전압폭을 증폭하여 상기 위상클락신호로 발생하는 지연수단; 및
    대응하는 상기 루프선택신호에 응답하여, 상기 위상클락신호를 상기 루프노드 상으로 제공하는 스위치를 구비하는 것을 특징으로 하는 락킹루프회로.
  9. 제8 항에 있어서, 상기 지연수단은
    상기 입력신호를 상기 응답지연시간으로 지연응답하여 상기 출력신호를 발생하는 지연셀; 및
    상기 지연셀의 출력신호의 스윙전압폭을 증폭하여 상기 위상클락신호로 발생하는 레벨 쉬프트를 구비하는 것을 특징으로 하는 락킹루프회로.
  10. 제7 항에 있어서, 상기 발진블락은
    상기 루프노드 상의 신호를 반전하여 상기 루핑신호를 생성하는 인버터를 더 구비하는 것을 특징으로 하는 락킹루프회로.
  11. 제7 항에 있어서, 상기 발진블락은
    상기 시작펄스신호의 비활성화에 응답하여 인에이블되며, 상기 루핑신호를 버퍼링하여 상기 예비클락신호를 발생하는 예비클락 발생수단을 더 구비하는 것을 특징으로 하는 락킹루프회로.
  12. 제6 항에 있어서, 상기 전압제어발진부는
    상기 예비클락신호의 듀티를 보정하여 상기 출력클락신호로 발생하는 듀티보정블락을 더 구비하는 것을 특징으로 하는 락킹루프회로.
  13. 제1 항에 있어서, 상기 루프선택부는
    소정의 천이확인신호들을 발생하는 천이감지블락으로서, 상기 천이확인신호들은 상기 시작펄스신호의 발생에 응답하여 초기화되며, 상기 기준클락신호의 1/2 주기동안에 발생되는 각자의 상기 위상클락신호들의 활성화에 대응하여 활성화되는 상기 천이감지블락; 및
    상기 천이확인신호들의 논리상태에 따라 선택되는 상기 루프선택신호를 활성 화하는 디코딩블락으로서, 활성화되는 상기 루프선택신호의 선택은 자신에 대응하는 상기 지연 스테이지의 천이확인신호 및 상기 자신의 지연 스테이지에 연속되는 지연 스테이지의 천이확인신호의 활성화 여부에 따라 이루어지는 상기 디코딩블락을 구비하는 것을 특징으로 하는 락킹루프회로.
  14. 제13 항에 있어서, 상기 천이감지블락은
    상기 시작펄스신호의 발생에 응답하여 초기화되며, 상기 기준주기를 설정하기 위하여, 제1 및 제2 기준설정신호를 발생하는 기준설정유닛으로서, 상기 제1 및 제2 기준설정신호는 각각 상기 시작펄스신호의 발생 이후에 발생되는 상기 기준클락신호의 첫번째 클락의 선행단부 및 후행단부에 응답하여 활성화되는 상기 기준설정유닛; 및
    상기 제1 기준설정신호의 활성화와 상기 제2 기준설정신호의 활성화 사이에 발생되는 각자의 상기 위상클락신호들의 활성화에 응답하여, 활성화되는 각자의 천이확인신호들을 발생하는 다수개의 천이확인수단들을 포함하는 천이확인유닛을 구비하는 것을 특징으로 하는 락킹루프회로.
  15. 제14 항에 있어서, 상기 기준설정유닛은
    상기 시작펄스신호의 발생에 응답하여 초기상태로 제어된 후에 발생되는 상 기 기준클락신호의 첫번째 클락의 상기 선행단부에 응답하여 활성화되는 상기 제1 기준설정신호를 발생하는 제1 기준플립플럽; 및
    상기 시작펄스신호의 발생에 응답하여 초기상태로 제어된 후에 발생되는 상기 기준클락신호의 첫번째 클락의 후행단부에 응답하여 활성화되는 상기 제2 기준설정신호를 발생하는 상기 제2 기준플립플럽을 구비하는 것을 특징으로 하는 락킹루프회로.
  16. 제1 항에 있어서, 상기 락킹루프회로는
    상기 출력클락신호를 분주하여, 상기 피드백 클락신호로 발생하는 분주기를 더 구비하는 것을 특징으로 하는 락킹루프회로.
  17. 수신되는 기준클락신호에 락킹되는 출력클락신호를 발생하기 위한 락킹루프회로에 있어서,
    체인의 형태로 연결되는 다수개의 지연 스테이지들을 포함하며, 다수개의 루프선택신호들 중에서 활성화되는 상기 루프선택신호에 따라 포함되는 상기 지연 스테이지의 수가 결정되는 발진루프를 형성하는 전압제어발진부; 및
    활성화되는 상기 루프선택신호를 특정하기 위한 루프선택부로서, 상기 전압제어발진부의 각 지연 스테이지의 출력신호의 활성화를 감지하여, 상기 기준클락신 호와 소정의 위상차를 가지는 상기 지연 스테이지의 출력신호를 판별하는 상기 루프선택부를 구비하는 것을 특징으로 하는 락킹루프회로.
  18. 제17 항에 있어서, 상기 전압제어발진부는
    상기 다수개의 지연 스테이지들을 포함하며, 상기 발진제어신호의 전압레벨에 따라 주기가 제어되는 예비클락신호를 발생하는 발진블락으로서, 상기 예비클락신호는 궁극적으로 상기 출력클락신호를 생성하는 상기 발진블락을 구비하는 것을 특징으로 하는 락킹루프회로.
  19. 제18 항에 있어서, 상기 발진블락은
    소정의 루프노드;
    상기 다수개의 지연 스테이지들을 포함하는 지연유닛으로서, 상기 지연 스테이지들 각각은 대응하는 상기 루프선택신호에 응답하여, 각자의 위상클락신호를 상기 루프노드 상에 제공하는 상기 지연유닛으로서, 상기 각자의 위상클락신호는 뒷단의 지연 스테이지에 제공되는 각자의 출력신호에 따른 위상을 가지는 상기 지연유닛; 및
    상기 셋업제어신호가 인에이블되는 동안에는 상기 기준클락신호를 선택하여 상기 지연유닛의 첫단의 상기 지연 스테이지로 제공하며, 상기 셋업제어신호가 디 스에이블된 후에는 상기 루프노드 상의 신호에 동기되는 루핑신호를 선택하여 상기 지연유닛의 첫단의 상기 지연 스테이지로 제공하는 먹서를 구비하는 것을 특징으로 하는 락킹루프회로.
  20. 제19 항에 있어서, 상기 지연 스테이지들 각각은
    상기 먹서 또는 앞단의 지연 스테이지로부터 수신되는 입력신호에 상기 응답지연시간으로 지연응답되는 출력신호를 뒷단의 지연 스테이지의 입력신호로 제공하는 지연수단으로서, 상기 출력신호의 스위전압폭을 증폭하여 상기 위상클락신호로 발생하는 지연수단; 및
    대응하는 상기 루프선택신호에 응답하여, 상기 위상클락신호를 상기 루프노드 상으로 제공하는 스위치를 구비하는 것을 특징으로 하는 락킹루프회로.
  21. 제20 항에 있어서, 상기 지연수단은
    상기 입력신호를 상기 응답지연시간으로 지연응답하여 상기 출력신호를 발생하는 지연셀; 및
    상기 지연셀의 출력신호의 스윙전압폭을 증폭하여 상기 위상클락신호로 발생하는 레벨 쉬프트를 구비하는 것을 특징으로 하는 락킹루프회로.
  22. 제19 항에 있어서, 상기 발진블락은
    상기 루프노드 상의 신호를 반전하여 상기 루핑신호를 생성하는 인버터를 더 구비하는 것을 특징으로 하는 락킹루프회로.
  23. 제19 항에 있어서, 상기 발진블락은
    상기 시작펄스신호의 비활성화에 응답하여 인에이블되며, 상기 루핑신호를 버퍼링하여 상기 예비클락신호를 발생하는 예비클락 발생수단을 더 구비하는 것을 특징으로 하는 락킹루프회로.
  24. 제17 항에 있어서, 상기 루프선택부는
    소정의 천이확인신호들을 발생하는 천이감지블락으로서, 상기 기준클락신호의 1/2 주기동안에 발생되는 각자의 상기 위상클락신호들의 활성화에 대응하여 활성화되는 천이감지블락; 및
    상기 천이확인신호들의 논리상태에 따라 선택되는 상기 루프선택신호를 활성화하는 디코딩블락으로서, 활성화되는 상기 루프선택신호의 선택은 자신에 대응하는 상기 지연 스테이지의 천이확인신호 및 상기 자신의 지연 스테이지에 연속되는 지연 스테이지의 천이확인신호의 활성화 여부에 따라 이루어지는 상기 디코딩블락 을 구비하는 것을 특징으로 하는 락킹루프회로.
  25. 제24 항에 있어서, 상기 천이감지블락은
    상기 시작펄스신호의 발생에 응답하여 초기화되며, 상기 기준주기를 설정하기 위하여, 제1 및 제2 기준설정신호를 발생하는 기준설정유닛으로서, 상기 제1 및 제2 기준설정신호는 각각 상기 시작펄스신호의 발생 이후에 발생되는 상기 기준클락신호의 첫번째 클락의 선행단부 및 후행단부에 응답하여 활성화되는 상기 기준설정유닛; 및
    상기 제1 기준설정신호의 활성화와 상기 제2 기준설정신호의 활성화 사이에 발생되는 각자의 상기 위상클락신호들의 활성화에 응답하여, 활성화되는 각자의 천이확인신호들을 발생하는 다수개의 천이확인수단들을 포함하는 천이확인유닛을 구비하는 것을 특징으로 하는 락킹루프회로.
  26. 제25 항에 있어서, 상기 기준설정유닛은
    소정의 시작펄스신호의 발생에 응답하여 초기상태로 제어된 후에 발생되는 상기 기준클락신호의 첫번째 클락의 상기 선행단부에 응답하여 활성화되는 상기 제1 기준설정신호를 발생하는 제1 기준플립플럽; 및
    상기 시작펄스신호의 발생에 응답하여 초기상태로 제어된 후에 발생되는 상 기 기준클락신호의 첫번째 클락의 후행단부에 응답하여 활성화되는 상기 제2 기준설정신호를 발생하는 상기 제2 기준플립플럽을 구비하는 것을 특징으로 하는 락킹루프회로.
  27. 수신되는 기준클락신호에 락킹되는 출력클락신호를 발생하기 위한 클락락킹방법에 있어서,
    소정의 시작펄스신호를 활성화하는 A)단계;
    상기 시작펄스신호의 발생 이후에 생성되는 상기 기준클락신호의 1/2 주기 동안에 발생되는 상기 위상클락신호들의 활성화를 감지하는 B)단계로서, 상기 위상클락신호들 각각은 체인의 형태로 연결되는 다수개의 지연 스테이지들 중 각자의 지연 스테이지로부터 제공되는 상기 B)단계;
    상기 활성화가 감지되는 상기 위상클락신호들에 의하여 선택되는 지연 스테이지들을 포함하는 발진루프를 형성하여, 상기 출력클락신호를 상기 기준클락신호에 거시적으로 락킹시키는 C)단계; 및
    소정의 발진제어신호의 전압레벨에 의하여, 상기 발진루프의 발진주기를 조절하여, 상기 출력클락신호를 상기 기준클락신호에 미시적으로 락킹시키는 D)단계로서, 상기 발진제어신호의 전압레벨은 상기 기준클락신호에 대한 상기 출력클락신호의 위상차에 의하여 제어되는 상기 D)단계를 구비하는 것을 특징으로 하는 클락락킹방법.
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