JP2710214B2 - フェーズロックドループ回路 - Google Patents

フェーズロックドループ回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフェーズロックドループ
回路に関し、特にマイクロプロセッサや通信機などの基
準周波数信号源に用いるフェーズロックドループ回路に
関する。
【０００２】
【従来の技術】フェーズロックドループ（ＰＬＬ）回路
は、マイクロプロセッサのクロック信号や通信機の局部
発振信号等の基準周波数信号の発生回路として広く用い
られている。
【０００３】従来の一般的な公知の第１のフェーズロッ
クドループ回路をブロックで示す図４を参照すると、こ
の従来の第１のフェーズロックドループ回路は、外部か
らの参照クロックＣＫＲと分周信号ＳＤとの位相または
周波数を比較して位相差信号ＰＤを出力する位相比較器
１と、位相差信号ＰＤを直流の誤差信号ＣＤに変換する
チャージポンプ回路２と、誤差信号ＣＤを平滑して制御
信号ＣＣを生成するローパスフィルタ３と、制御信号Ｃ
Ｃにより発振周波数が制御され出力クロックＣＫＯを生
成する電圧制御発振器（ＶＣＯ）４と、出力クロックＣ
ＫＯを分周して参照クロックＣＫＯと同一周波数の信号
ＳＤを生成する分周器５とを備える。
【０００４】ＶＣＯ４の構成の一例をブロックで示す図
５（Ａ）を参照すると、このＶＣＯ４は、制御信号ＣＣ
の電圧レベルに応答して伝播遅延時間が変わるＮ個の可
変遅延ゲートＤ１〜ＤＮを縦続接続した可変遅延回路４
０を用い、その終段の可変遅延ゲートＤＮの出力を初段
の可変遅延ゲートＤ１の入力に、すなわちリング状に接
続して構成した可変遅延回路型の発振器である。
【０００５】可変遅延ゲートＤ１の構成を示す回路図で
ある図５（Ｂ）を参照すると、この可変遅延ゲートＤ１
は、ＰＭＯＳ型のトランジスタＰ４１，ＮＭＯＳ型のト
ランジスタＮ４１から成るＣＭＯＳインバータと、この
ＣＭＯＳインバータの出力側にドレインが接続されソー
スが一端が接地された容量Ｃ４１の他端と接続されゲー
トに制御信号ＣＣが供給されるトランジスタＮ４２とか
ら成り、制御信号ＣＣの電圧レベルに応答して上記ＣＭ
ＯＳインバータの負荷容量を制御することにより遅延時
間を可変する。
【０００６】図６を参照すると、この図に示す位相比較
器１はＮＡＮＤゲートＮＡ１〜ＮＡ９から成り、参照ク
ロックＣＫＲと分周信号ＳＤの位相差に比例する幅の正
負のパルス状の位相差信号ＰＤＢ，ＰＤＡをそれぞれ出
力する。
【０００７】図７を参照すると、この図に示すチャージ
ポンプ回路２はトランジスタＰ２１とトランジスタＮ２
１とで構成され、位相差信号ＰＤＡ，ＰＤＢのパルス幅
に比例した電圧の誤差信号ＣＤを発生する。
【０００８】図８を参照すると、この図に示すローパス
フィルタ３は抵抗Ｒ３１，Ｒ３２と容量Ｃ３１とから成
り、誤差信号ＣＤを平滑化して制御信号ＣＣを生成す
る。
【０００９】次に、図４〜図８を参照して、従来のフェ
ーズロックドループ回路の動作について説明すると、位
相比較器１は、外部からの参照クロックＣＲと分周器５
の出力である分周信号ＳＤとの位相差または周波数差に
対応する位相差信号ＰＤをチャージポンプ回路２に供給
する。チャージポンプ回路２はこの信号ＰＤの供給に応
答して直流誤差信号ＣＤに変換し、ローパスフィルタ３
により平滑して制御信号ＣＣを生成する。ＶＣＯ４は制
御信号ＣＣの供給に応答して制御される発振周波数の出
力クロックＣＫＯを発生する。分周器５は出力クロック
ＣＫＯを所定の分周比Ｍで分周して分周信号ＳＤを発生
し位相比較器１に供給する。
【００１０】全体の動作が定常状態すなわち同期状態に
なったとき、位相比較器１の２つの入力にそれぞれ供給
される参照クロックＣＫＲおよび分周信号ＳＤの周波数
と位相は一致する。したがって、ＶＣＯ４の出力クロッ
クＣＫＯは、参照クロックＣＫＲの上記分周比のＭ倍に
逓倍された信号となる。
【００１１】上記同期の所要時間すなわち同期時間は、
周波数の同期時間すなわちプルイン時間と、位相の同期
時間すなわちロックイン時間との和で決定される。同期
時間の短縮のためには、位相比較器１の位相比較特性、
チャージポンプ回路２の利得、ローパスフィルタ３の時
定数、およびＶＣＯ４の利得等で決定される利得係数で
あるループ定数を増加させる必要がある。しかし、この
ループ定数の増加は、出力クロックＣＫＯの時間的なゆ
らぎであるジッタの増加要因となる。
【００１２】上述の従来の第１のフェーズロックドルー
プ回路の上記同期時間のうち、プルイン時間はロックイ
ン時間に比べて非常に大きく、この同期時間の殆んどを
しめている。
【００１３】同期時間が位相同期時間のみで決定される
従来の第２のフェーズロックループ回路を図４と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図９を参照すると、この従来の第２のフェー
ズロックループ回路は、従来の第１のフェーズロックド
ループ回路と共通の位相比較器１と、チャージポンプ回
路２と、ローパスフィルタ３とに加えて、ＶＣＯ４の代
りにこのＶＣＯ４の構成要素であった制御信号ＣＣの供
給に応答して参照クロックＣＫＲを遅延させ遅延信号Ｔ
Ｄを生成する可変遅延回路４０を備える。
【００１４】動作について説明すると、参照クロックＣ
ＫＲが供給されると、上述の第１のフェーズロックルー
プ回路と同様の動作を行い、可変遅延回路４０の出力の
遅延信号ＴＤが参照クロックＣＫＲの位相に対して予め
定めた所望の位相関係になるように系が安定する。
【００１５】この回路は、分周器を有しないので入力の
参照クロックＣＫＲと出力の遅延信号ＴＤとは同一周波
数であり、周波数同期時間すなわちプルイン時間が本質
的に不要であるので同期時間は位相同期時間すなわちロ
ックイン時間のみで決定される。したがって、同期時間
が非常に短い。しかし、上記分周器の欠如により、出力
クロック周波数が参照クロック周波数と同一である場合
の利用のみに限定される。
【００１６】
【発明が解決しようとする課題】上述した従来の第１の
フェーズロックドループ回路は、同期時間の短縮のため
位相比較器の位相比較特性やチャージポンプ回路の利得
やローパスフィルタの時定数およびＶＣＯの利得等で決
定されるループ定数を増加させる必要があるが、このル
ープ定数の増加は出力クロックのジッタの増加要因とな
るという欠点があった。
【００１７】また、分周回路を有せずしたがって入力参
照クロックと出力クロックとの周波数が同一であること
により、同期時間の大半を占めるプルイン時間が本質的
に不要なため同期時間が短かい従来の第２のフェーズロ
ックドループ回路は、上記入出力クロック周波数が等し
い特定の用途に限定されるという欠点があった。
【００１８】本発明の目的は、このような従来の欠点を
除去し、同期時間を短縮し低ジッタの出力を得るととも
に多くの用途に対応できるフェーズロックドループ回路
を提供することにある。
【００１９】
【課題を解決するための手段】 本発明のフェーズロッ
クドループ回路は、第１および第２の入力信号の位相を
比較しこれら第１および第２の入力信号相互間の位相差
信号を発生する位相比較器と、前記位相差信号の供給に
応答してこの位相差信号対応の直流電圧である位相誤差
信号を発生するチャージポンプ回路と、前記位相誤差信
号を平滑して制御信号を発生するローパスフィルタと、
前記制御信号の供給に応答して遅延時間が変わる複数の
可変遅延ゲートを縦続接続した遅延回路を有し、第１，
第２の出力信号を出力する電圧制御発振回路と、この第
２の出力信号を所定の分周比で分周し分周信号を出力す
る分周回路と、前記第１の入力信号と前記第１の出力信
号との供給を受け第１の出力信号が前記第１の入力信号
に対し所定の位相差となったことを検出してロック検出
信号を発生するロック検出回路とを備えるフエーズロッ
クドループ回路であって、前記ロック検出信号の非供給
および供給の各々に応答して第１の出力信号および前記
分周信号をそれぞれ前記第２の入力信号として選択する
第１のスイッチ回路と、前記ロック検出信号の非供給お
よび供給の各々に応答して前記第１の入力信号および第
２の出力信号をそれぞれ前記電圧制御発振回路の入力信
号として選択する第２のスイッチ回路とをさらに備え、
前記可変遅延ゲートの最終段の出力を第１の出力信号と
し、縦続接続された可変遅延ゲートの途中段あるいは最
終段から取り出した複数の出力を、前記分周比に対応し
て切り替える切替スイッチを有し、この切替スイッチの
出力を第２の出力信号とし、前記ロック検出信号の非供
給時には、前記第２のスイッチ回路が前記第１の入力信
号を選択することで、前記縦続接続した可変遅延ゲート
が遅延回路として動作し、前記ロック検出信号の供給時
には前記第２のスイッチ回路が前記第２の出力信号を選
択することで、前記可変遅延ゲートがリング状に接続さ
れて電圧制御発振回路として動作することを特徴とする
ものである。
【００２０】
【実施例】次に、本発明の実施例を図４と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例のフェー
ズロックドループ回路は、従来と共通の位相比較器１
と、チャージポンプ回路２と、ローパスフィルタ３と、
分周器５とに加えて、ＶＣＯ４の代りにロック前の初期
同期動作時には可変の遅延回路として動作しロック後の
ロックイン動作時にはＶＣＯとして動作するように切替
るＶＣＯ４Ａと、参照クロックＣＫＲとＶＣＯ４Ａの出
力クロックＣＫＯとの位相差が所望の位相差であること
を検出してロック検出信号Ｌを発生するロック検出回路
６と、ロック検出信号Ｌの供給に応答してＶＣＯ４Ａを
上記可変遅延動作とＶＣＯ動作とのいずれか一方の動作
に切替るスイッチ７，８とを備える。
【００２１】ＶＣＯ４Ａは従来の可変遅延回路４０と同
様の縦続接続された可変遅延回路４１〜４４と、可変遅
延回路４１，４３，４４の各々の出力Ｏ１，Ｏ２，Ｏ４
のいずれか１つを切替選択して出力クロックＣＫＯとし
て出力するスイッチ４５とを備える。
【００２２】次に、図１を参照して本実施例の動作につ
いて説明すると、まず、電源投入時あるいは参照クロッ
クＣＫＲの入力時対応には、スイッチ７と８は図の上側
がＯＮとなる。それによってＶＣＯ４Ａの入力と出力は
切離されて遅延回路構成となり、また入力信号Ｉとして
参照クロックＣＫＲが供給され、位相比較器１には参照
信号ＣＫＲと位相比較対象の入力信号ＣＡとして可変遅
延回路４４の出力信号Ｏ４とがそれぞれ供給される初期
同期構成となる。なおスイッチ４５は、ＰＬＬが非定常
時と定常時に関わらずＰＬＬの逓倍率により決定され
る。すなわち、１逓倍では下段がＯＮ、２逓倍では中段
がＯＮ、４逓倍では上段がＯＮとなる。
【００２３】この状態で系が安定したとき、ロック検出
器６がそれを判定してロック検出信号Ｌを発生し、この
ロック検出信号Ｌの供給に応答して図１のスイッチ７，
８の下側がＯＮになる。従ってＶＣＯ４Ａの入力と出力
が短絡されてＶＣＯ構成となり、また入力信号Ｉとして
出力クロックＣＫＯが供給され、同時に、位相比較器１
の入力信号ＣＡとして分周器５からの分周信号ＳＤが供
給されるロックイン構成となる。
【００２４】上記初期同期構成で系が安定したときの制
御信号ＣＣの値は、上記ロックイン構成に切替ったとき
の制御信号ＣＣの初期値となる。このロックイン構成で
は、上述のようにＶＣＯ４Ａは遅延回路の入出力がリン
グ状に接続されたＶＣＯ構成として動作し発振する。同
時に、スイッチ４５により可変遅延回路４１，４２の各
々の出力遅延信号Ｏ１，Ｏ２のいずれか一方を選択する
ことにより上記遅延回路の遅延時間を短縮・可変するこ
とができる。分周器５の分周比をＭに設定し、このロッ
クイン構成での出力信号Ｏ１あるいはＯ２の遅延時間を
上記初期同期構成時の出力信号Ｏ４の遅延時間の１／Ｍ
とすると、出力クロックＣＫＯの周波数は、参照クロッ
クＣＫＲの周波数のＭ倍となる。上述のように、初期同
期構成からロックイン構成に切替られたときの系の安定
時間は、上記初期同期構成で制御信号ＣＣの初期値が与
えられているため非常に短い。
【００２５】次に本発明の第２の実施例の構成要素であ
るチャージポンプ回路２Ａを示す回路図である図２を参
照すると、この実施例のチャージポンプ回路２Ａの第１
の実施例のチャージポンプ回路２との相違点は、共通の
トランジスタＰ２１，Ｎ２１に加えて、電源および接地
間に直列接続されたトランジスタＰ２２，Ｎ２２と、ロ
ック検出信号Ｌの供給に応答してこれらＰ２１，Ｐ２２
およびトランジスタＮ２１，Ｎ２２の各々のゲート同志
を接続するスイッチ２１とを備えることである。
【００２６】本実施例の動作について説明すると、初期
同期構成による初期同期動作が終り、ロックイン構成に
切替わるときのロック検出信号Ｌの供給に応答して、ス
イッチ２１が閉じ、トランジスタＰ２１，Ｐ２２および
トランジスタＮ２１，Ｎ２２の各々のゲート同志を接続
する。これにより、ロックイン構成時にこれらトランジ
スタＰ２１，Ｐ２２およびトランジスタＮ２１，Ｎ２２
はそれぞれ並列接続され、トランジスタサイズが等価的
に大きくしたがってチャージポンプ動作におけるパルス
幅電圧変換特性の利得が上昇する。したがってより高速
のロックイン動作が行われ同期時間のより一層の短縮
と、出力クロックの低ジッタ化とが両立できる。
【００２７】次に本発明の第３の実施例の構成要素であ
るローパスフィルタ３Ａを示す回路図である図３を参照
すると、この実施例のローパスフィルタ３Ａの第１の実
施例のローパスフィルタ３との相違点は、共通の容量Ｃ
３１と抵抗Ｒ３１，Ｒ３２とに加えて、一端が抵抗Ｒ３
２と容量Ｃ３１との接続点に接続された抵抗Ｒ３３と、
ロック検出信号Ｌの供給に応答して抵抗Ｒ３３の他端と
出力端とを接続するスイッチ３１とを備えることであ
る。
【００２８】本実施例の動作について説明すると、ロッ
ク検出信号Ｌの供給に応答して、スイッチ３１が閉じる
ことにより抵抗Ｒ３２，Ｒ３３は並列接続されるので、
このローパスフィルタ３Ａの時定数が低下し、応答が早
くなる。したがって、第２の実施例と同様に、より高速
のロックイン動作が行われ同期時間のより一層の短縮
と、出力クロックの低ジッタ化とが両立できる。
【００２９】
【発明の効果】以上説明したように、本発明のフェーズ
ロックドループ回路は、ロック検出信号の非供給および
供給の各々に応答して出力信号または分周信号を位相比
較器の第２の入力信号として選択する第１のスイッチ回
路と、クロックＣＫＲまたはクロックＣＫＯをＶＣＯの
入力信号として選択する第２のスイッチ回路とをさらに
備え、上記ＶＣＯが、制御信号の電圧に応答して遅延時
間が変化する遅延回路と、上記分周回路の分周比に対応
して上記遅延回路の遅延時間を切り替える切替スイッチ
とを備え、上記ロック検出信号の非供給時にはクロック
ＣＫＲを上記制御信号に応答して可変遅延する遅延回路
として動作し、上記ロック検出信号の供給時には上記制
御信号に応答してクロックＣＫＯの周波数が制御される
ＶＣＯとして動作するので、従来のフェーズロックドル
ープ回路の同期時間の殆どを占めていた周波数同期時間
を削除でき、したがって出力クロックの低ジッタ化のた
めにループ定数を小さくしても同期時間が増大しないと
いう効果がある。
【図面の簡単な説明】
【図１】本発明のフェーズロックドループ回路の第１の
実施例を示すブロック図である。
【図２】本発明のフェーズロックドループ回路の第２の
実施例のチャージポンプ回路の回路図である。
【図３】本発明のフェーズロックドループ回路の第３の
実施例のローパスフィルタの回路図である。
【図４】従来の第１のフェーズロックドループ回路を示
すブロック図である。
【図５】ＶＣＯおよび可変遅延ゲートの一例をそれぞれ
示す回路図である。
【図６】位相比較器の一例を示す回路図である。
【図７】チャージポンプ回路の一例を示す回路図であ
る。
【図８】ローパスフィルタの一例を示す回路図である。
【図９】従来の第２のフェーズロックドループ回路を示
すブロック図である。
【符号の説明】
１ 位相比較器 ２，２Ａ チャージポンプ回路 ３，３Ａ ローパスフィルタ ４，４Ａ ＶＣＯ ５ 分周器 ６ ロック検出器 ７，８，２１，３１，４５ スイッチ ４０〜４４ 可変遅延回路 Ｃ３１，Ｃ４１ 容量 Ｄ１〜ＤＮ 可変遅延ゲート Ｎ２１，Ｎ２２，Ｎ４１，Ｎ４２，Ｐ４１，Ｐ２１，Ｐ
２２ トランジスタ Ｒ３１〜Ｒ３３ 抵抗 ＮＡ１〜ＮＡ９ ＮＡＮＤゲート

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１および第２の入力信号の位相を比較
    しこれら第１および第２の入力信号相互間の位相差信号
    を発生する位相比較器と、前記位相差信号の供給に応答
    してこの位相差信号対応の直流電圧である位相誤差信号
    を発生するチャージポンプ回路と、前記位相誤差信号を
    平滑して制御信号を発生するローパスフィルタと、前記
    制御信号の供給に応答して遅延時間が変わる複数の可変
    遅延ゲートを縦続接続した遅延回路を有し、第１，第２
    の出力信号を出力する電圧制御発振回路と、この第２の
    出力信号を所定の分周比で分周し分周信号を出力する分
    周回路と、前記第１の入力信号と前記第１の出力信号と
    の供給を受け第１の出力信号が前記第１の入力信号に対
    し所定の位相差となったことを検出してロック検出信号
    を発生するロック検出回路とを備えるフエーズロックド
    ループ回路であって、前記ロック検出信号の非供給およ
    び供給の各々に応答して第１の出力信号および前記分周
    信号をそれぞれ前記第２の入力信号として選択する第１
    のスイッチ回路と、前記ロック検出信号の非供給および
    供給の各々に応答して前記第１の入力信号および第２の
    出力信号をそれぞれ前記電圧制御発振回路の入力信号と
    して選択する第２のスイッチ回路とをさらに備え、前記可変遅延ゲートの最終段の出力を第１の出力信号と
    し、 縦続接続された可変遅延ゲートの途中段あるいは最終段
    から取り出した複数の出力を、前記分周比に対応して切
    り替える切替スイッチを有し、この切替スイッチの出力
    を第２の出力信号とし、 前記ロック検出信号の非供給時には、前記第２のスイッ
    チ回路が前記第１の入力信号を選択することで、前記縦
    続接続した可変遅延ゲートが遅延回路として動作し、前
    記ロック検出信号の供給時には前記第２のスイッチ回路
    が前記第２の出力信号を選択することで、前記可変遅延
    ゲートがリング状に接続されて電圧制御発振回路として
    動作することを特徴とするフェーズロックドループ回
    路。
  2. 【請求項２】 前記遅延回路がそれぞれ前記制御信号の
    電圧に応答して遅延時間が変る縦続接続された複数の可
    変遅延ゲートから成る縦続接続された複数の可変遅延回
    路を備えることを特徴とする請求項１記載のフェーズロ
    ックドループ回路。
  3. 【請求項３】 前記チャージポンプ回路が前記ロック検
    出信号の供給に応答して前記位相差信号対応のパルス幅
    に対する前記位相誤差信号電圧の変換特性を変化させる
    変換特性変更回路を備えることを特徴とする請求項１記
    載のフェーズロックドループ回路。
  4. 【請求項４】 前記ローパスフィルタが前記ロック検出
    信号の供給に応答してこのローパスフイルタの時定数を
    変化させる時定数変更回路を備えることを特徴とする請
    求項１記載のフェーズロックドループ回路。
  5. 【請求項５】 前記分周比と、前記切替スイッチによっ
    て指定される逓倍率を同じにする請求項１に記載のフェ
    ーズロックドループ回路。
JP6190452A 1994-08-12 1994-08-12 フェーズロックドループ回路 Expired - Lifetime JP2710214B2 (ja)

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