JP2002314411A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JP2002314411A JP2002314411A JP2001114016A JP2001114016A JP2002314411A JP 2002314411 A JP2002314411 A JP 2002314411A JP 2001114016 A JP2001114016 A JP 2001114016A JP 2001114016 A JP2001114016 A JP 2001114016A JP 2002314411 A JP2002314411 A JP 2002314411A
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Abstract
(57)【要約】
【課題】 電圧制御発振器の位相雑音特性を大幅に向上
させたＰＬＬ周波数シンセサイザを提供する。 【解決手段】 発振周波数帯域の切換を行うために固定
容量または可変容量またはインダクタの切換手段を有
し、かつ制御電圧に応じた周波数を出力する電圧制御発
振器１と、前記電圧制御発振器１の発振周波数帯域を順
に等間隔で切換え、切換毎にその発振周波数信号とＴＣ
ＸＯ出力信号を各々分周した信号の位相の進み若しくは
遅れを検出し、該位相の進み若しくは遅れの反転を検出
するまで、前記電圧制御発振器の発振周波数帯域を等間
隔で切換え、その反転を検出した場合、検出以前よりも
小さな周波数間隔で、かつ、逆方向に前記電圧制御発振
器の発振周波数帯域を等間隔で所望の発振周波数帯域へ
切換える周波数調整手段１０と、前記周波数調整手段の
動作時に、前記電圧制御発振器の制御電圧に任意の一定
電圧を印加する制御電圧セレクタ９を備えた。
させたＰＬＬ周波数シンセサイザを提供する。 【解決手段】 発振周波数帯域の切換を行うために固定
容量または可変容量またはインダクタの切換手段を有
し、かつ制御電圧に応じた周波数を出力する電圧制御発
振器１と、前記電圧制御発振器１の発振周波数帯域を順
に等間隔で切換え、切換毎にその発振周波数信号とＴＣ
ＸＯ出力信号を各々分周した信号の位相の進み若しくは
遅れを検出し、該位相の進み若しくは遅れの反転を検出
するまで、前記電圧制御発振器の発振周波数帯域を等間
隔で切換え、その反転を検出した場合、検出以前よりも
小さな周波数間隔で、かつ、逆方向に前記電圧制御発振
器の発振周波数帯域を等間隔で所望の発振周波数帯域へ
切換える周波数調整手段１０と、前記周波数調整手段の
動作時に、前記電圧制御発振器の制御電圧に任意の一定
電圧を印加する制御電圧セレクタ９を備えた。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザ、特
に、これに含まれる電圧制御発振器の低位相雑音化を図
ったＰＬＬ周波数シンセサイザに関する。
Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザ、特
に、これに含まれる電圧制御発振器の低位相雑音化を図
ったＰＬＬ周波数シンセサイザに関する。
【０００２】
【従来の技術】以下、図面を参照しながら従来のＰＬＬ
周波数シンセサイザについて説明する。
周波数シンセサイザについて説明する。
【０００３】図５は従来の周波数シンセサイザの回路構
成を示すブロック図、図６は図５に示す装置の電圧制御
発振器部分の概略構成を示す回路ブロック図、図７は図
６に示す装置の制御電圧対出力周波数特性を表すグラフ
である。
成を示すブロック図、図６は図５に示す装置の電圧制御
発振器部分の概略構成を示す回路ブロック図、図７は図
６に示す装置の制御電圧対出力周波数特性を表すグラフ
である。
【０００４】図５において、１は電圧制御発振器、２は
パルススワロー方式等の分周器、３は位相比較器、４は
チャージポンプ回路、５はループフィルタ、１１はＲカ
ウンタ等の分周器である。
パルススワロー方式等の分周器、３は位相比較器、４は
チャージポンプ回路、５はループフィルタ、１１はＲカ
ウンタ等の分周器である。
【０００５】その動作としては、まず、基準信号と電圧
制御発振器１の出力信号と分周器２により分周した比較
信号との位相差を位相比較器３で検出し、その位相差に
応じたパルス幅の電圧パルスを位相比較器３からチャー
ジポンプ回路４に送出する。チャージポンプ回路４は、
位相比較器３の出力に応じて電流の吐き出し，吸い込
み、またはハイインピーダンスの３状態のいずれかの状
態にあるチャージポンプ出力電流（ＩＣＰ）を出力す
る。このチャージポンプ出力電流（ＩＣＰ）は、ループ
フィルタ５で平滑化され、かつ電圧に変換されて電圧制
御発振器１の制御電圧（Ｖｔ）となる。電圧制御発振器
１の出力信号（ｆｏ）は、分周器２で周波数を１／（Ｐ
Ｎ＋Ａ）倍され、比較信号（ｆｐ）として位相比較器３
へフィードバックされる。従って、電圧制御発振器１の
出力信号（ｆｏ）の周波数は、分周器２の分周数をＰＮ
＋Ａ、基準信号（ｆｒ）の周波数をｆｒとすれば、（数
１）のようになる。
制御発振器１の出力信号と分周器２により分周した比較
信号との位相差を位相比較器３で検出し、その位相差に
応じたパルス幅の電圧パルスを位相比較器３からチャー
ジポンプ回路４に送出する。チャージポンプ回路４は、
位相比較器３の出力に応じて電流の吐き出し，吸い込
み、またはハイインピーダンスの３状態のいずれかの状
態にあるチャージポンプ出力電流（ＩＣＰ）を出力す
る。このチャージポンプ出力電流（ＩＣＰ）は、ループ
フィルタ５で平滑化され、かつ電圧に変換されて電圧制
御発振器１の制御電圧（Ｖｔ）となる。電圧制御発振器
１の出力信号（ｆｏ）は、分周器２で周波数を１／（Ｐ
Ｎ＋Ａ）倍され、比較信号（ｆｐ）として位相比較器３
へフィードバックされる。従って、電圧制御発振器１の
出力信号（ｆｏ）の周波数は、分周器２の分周数をＰＮ
＋Ａ、基準信号（ｆｒ）の周波数をｆｒとすれば、（数
１）のようになる。
【０００６】
【数１】ｆｏ＝（ＰＮ＋Ａ）×ｆｒ このように、ＰＬＬ周波数シンセサイザは、基準信号の
周波数（ｆｒ）の整数（ＰＮ＋Ａ）倍の周波数を有する
出力信号（ｆｏ）を得ることができるため、整数値（Ｐ
Ｎ＋Ａ）を切り換えることにより、出力信号の周波数を
基準信号の周波数（ｆｒ）間隔で自由に切り換えること
ができる。
周波数（ｆｒ）の整数（ＰＮ＋Ａ）倍の周波数を有する
出力信号（ｆｏ）を得ることができるため、整数値（Ｐ
Ｎ＋Ａ）を切り換えることにより、出力信号の周波数を
基準信号の周波数（ｆｒ）間隔で自由に切り換えること
ができる。
【０００７】次に電圧制御発振器１について更に説明す
る。その構成としては図６に示すように、ゲイン−Ａの
アンプ６と電圧制御可変容量８を含むゲインＢ（ｊω）
のＬＣ移相器７を備えており、このＬＣ移相器７での位
相回転は１８０°あって、かつ、アンプ６は反転アンプ
であることから、正帰還がかかる。また、アンプ６とＬ
Ｃ位相器７のゲイン積は−Ａ×−Ｂ＞１であることか
ら、発振を持続させることができ、その発振周波数（ｆ
ｏｕｔ）は（数２）で表される。
る。その構成としては図６に示すように、ゲイン−Ａの
アンプ６と電圧制御可変容量８を含むゲインＢ（ｊω）
のＬＣ移相器７を備えており、このＬＣ移相器７での位
相回転は１８０°あって、かつ、アンプ６は反転アンプ
であることから、正帰還がかかる。また、アンプ６とＬ
Ｃ位相器７のゲイン積は−Ａ×−Ｂ＞１であることか
ら、発振を持続させることができ、その発振周波数（ｆ
ｏｕｔ）は（数２）で表される。
【０００８】
【数２】
【０００９】また、電圧制御発振器１の制御電圧（Ｖ
ｔ）対発振周波数（ｆｏｕｔ）の特性は図７に示すよう
になり、このうちローカル信号として必要とされる出力
周波数帯域（ＢＷｕｓｅ）に対する制御電圧範囲（ΔＶ
Ｔｕｓｅ）は、およそ電圧制御発振器１の電源電圧の１
／３程度である。つまり、電圧制御発振器１の制御電圧
（Ｖｔ）対発振周波数（ｆｏｕｔ）特性から得られる利
得（Ｇｖ）は（数３）のようになる。
ｔ）対発振周波数（ｆｏｕｔ）の特性は図７に示すよう
になり、このうちローカル信号として必要とされる出力
周波数帯域（ＢＷｕｓｅ）に対する制御電圧範囲（ΔＶ
Ｔｕｓｅ）は、およそ電圧制御発振器１の電源電圧の１
／３程度である。つまり、電圧制御発振器１の制御電圧
（Ｖｔ）対発振周波数（ｆｏｕｔ）特性から得られる利
得（Ｇｖ）は（数３）のようになる。
【００１０】
【数３】利得（Ｇｖ）＝Ｂｗｕｓｅ÷（電源電圧÷３） なお、図７において０〜（１／３）ＶＣＣ、及び（２／
３）ＶＣＣ〜ＶＣＣの制御電圧（Ｖｔ）は、主に電圧制
御発振器１の特性が温度変動，電源電圧変動などにより
ばらつくことを考慮した制御電圧マージンである。
３）ＶＣＣ〜ＶＣＣの制御電圧（Ｖｔ）は、主に電圧制
御発振器１の特性が温度変動，電源電圧変動などにより
ばらつくことを考慮した制御電圧マージンである。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、次のような問題がある。すなわち、図６
に示す電圧制御発振器１の発振周波数可変に用いる電圧
制御可変容量８に直列に寄生する抵抗をＲｃとすると、
このＲｃにて発生する熱雑音電圧（Ｖｎ）は、（数４）
で表される。
うな構成では、次のような問題がある。すなわち、図６
に示す電圧制御発振器１の発振周波数可変に用いる電圧
制御可変容量８に直列に寄生する抵抗をＲｃとすると、
このＲｃにて発生する熱雑音電圧（Ｖｎ）は、（数４）
で表される。
【００１２】
【数４】Ｖｎ＝（４・Ｋ・Ｔ・Ｒｃ）1/2 この熱雑音電圧（Ｖｎ）は、電圧制御可変容量の容量値
にも影響を与え、電圧制御発振器１に対し、（数５）で
表される変調をかける。
にも影響を与え、電圧制御発振器１に対し、（数５）で
表される変調をかける。
【００１３】
【数５】Δｆ＝電圧制御発振器利得（Ｇｖ）×（Ｖｎ） この変調成分が電圧制御発振器１の位相雑音を劣化させ
る要因の１つであり、（数５）は、電圧制御発振器１の
利得（Ｇｖ）に比例して、その位相雑音が増大すること
を示しており、低位相雑音化するには、電圧制御発振器
１の利得（Ｇｖ）を低く設定すれば良いことになるが、
従来の電圧制御発振器１の利得（Ｇｖ）は、概ね式（数
３）程度で、電圧制御発振器１に必要とされる出力帯域
（ＢＷｕｓｅ）、及び電源電圧がシステム上の制約より
決定されるため、電圧制御発振器１の利得（Ｇｖ）の低
減は困難であり、したがって、低位相雑音化の実現も困
難であった。
る要因の１つであり、（数５）は、電圧制御発振器１の
利得（Ｇｖ）に比例して、その位相雑音が増大すること
を示しており、低位相雑音化するには、電圧制御発振器
１の利得（Ｇｖ）を低く設定すれば良いことになるが、
従来の電圧制御発振器１の利得（Ｇｖ）は、概ね式（数
３）程度で、電圧制御発振器１に必要とされる出力帯域
（ＢＷｕｓｅ）、及び電源電圧がシステム上の制約より
決定されるため、電圧制御発振器１の利得（Ｇｖ）の低
減は困難であり、したがって、低位相雑音化の実現も困
難であった。
【００１４】本発明は、上記従来の問題点を解決するも
のであり、電圧制御発振器の位相雑音特性を大幅に向上
させたＰＬＬ周波数シンセサイザを提供することを目的
とする。
のであり、電圧制御発振器の位相雑音特性を大幅に向上
させたＰＬＬ周波数シンセサイザを提供することを目的
とする。
【００１５】
【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザは、発振周波数帯域の切換を行うために固定
容量または可変容量またはインダクタの切換手段を有
し、かつ制御電圧に応じた周波数を出力する電圧制御発
振器と、前記電圧制御発振器の発振周波数帯域を順に等
間隔で切換え、切換毎にその発振周波数信号と基準信号
を各々分周した信号の位相の進み若しくは遅れを検出
し、該位相の進み若しくは遅れの反転を検出するまで、
前記電圧制御発振器の発振周波数帯域を等間隔で切換え
ると共に位相の進み若しくは遅れを検出し、その反転を
検出した場合、検出以前よりも小さな周波数間隔で、か
つ、逆方向に前記電圧制御発振器の発振周波数帯域を等
間隔で所望の発振周波数帯域へ切換える周波数調整手段
と、前記周波数調整手段の動作時に、前記電圧制御発振
器の制御電圧に任意の一定電圧を印加する制御電圧セレ
クタを備えたものである。
ンセサイザは、発振周波数帯域の切換を行うために固定
容量または可変容量またはインダクタの切換手段を有
し、かつ制御電圧に応じた周波数を出力する電圧制御発
振器と、前記電圧制御発振器の発振周波数帯域を順に等
間隔で切換え、切換毎にその発振周波数信号と基準信号
を各々分周した信号の位相の進み若しくは遅れを検出
し、該位相の進み若しくは遅れの反転を検出するまで、
前記電圧制御発振器の発振周波数帯域を等間隔で切換え
ると共に位相の進み若しくは遅れを検出し、その反転を
検出した場合、検出以前よりも小さな周波数間隔で、か
つ、逆方向に前記電圧制御発振器の発振周波数帯域を等
間隔で所望の発振周波数帯域へ切換える周波数調整手段
と、前記周波数調整手段の動作時に、前記電圧制御発振
器の制御電圧に任意の一定電圧を印加する制御電圧セレ
クタを備えたものである。
【００１６】この発明によれば、ＰＬＬ周波数シンセサ
イザの電圧制御発振器の出力周波数対制御電圧特性が数
分割される結果、電圧制御発振器の利得が下がり、位相
雑音特性を向上させることができる。
イザの電圧制御発振器の出力周波数対制御電圧特性が数
分割される結果、電圧制御発振器の利得が下がり、位相
雑音特性を向上させることができる。
【００１７】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。なお、前記従来のも
のと同一の部分については同一符号を用い重複する説明
は省略する。
いて図面を参照しながら説明する。なお、前記従来のも
のと同一の部分については同一符号を用い重複する説明
は省略する。
【００１８】図１は本発明のＰＬＬ周波数シンセサイザ
の一実施の形態における回路構成を示すブロック図、図
２は図１に示す装置の動作タイミングチャート、図３は
本発明のＰＬＬ周波数シンセサイザの一実施の形態にお
いて用いられる電圧制御発振器の具体的構成を示す回路
ブロック図、図４は図３に示す装置の制御電圧対出力周
波数特性を表すグラフである。
の一実施の形態における回路構成を示すブロック図、図
２は図１に示す装置の動作タイミングチャート、図３は
本発明のＰＬＬ周波数シンセサイザの一実施の形態にお
いて用いられる電圧制御発振器の具体的構成を示す回路
ブロック図、図４は図３に示す装置の制御電圧対出力周
波数特性を表すグラフである。
【００１９】まず、本実施の形態において用いられる図
３に示す電圧制御発振器について説明する。この装置は
図６に示した従来の電圧制御発振器と比較し、電圧制御
可変容量に直列に接続される容量（Ｃｃ）及び、それら
の合成容量に対して並列に接続されるＣ４〜０、そして
Ｃ４〜９を制御するＳＷ４〜０が新たに追加されてい
る。
３に示す電圧制御発振器について説明する。この装置は
図６に示した従来の電圧制御発振器と比較し、電圧制御
可変容量に直列に接続される容量（Ｃｃ）及び、それら
の合成容量に対して並列に接続されるＣ４〜０、そして
Ｃ４〜９を制御するＳＷ４〜０が新たに追加されてい
る。
【００２０】出力である発振周波数（ｆｏｕｔ）は、
（数６）にて表される。
（数６）にて表される。
【００２１】
【数６】 Ｃｖａｒ＝電圧制御可変容量
【００２２】この電圧制御発振器における制御電圧対出
力周波数特性は図４に示す通りであり、特性０はＳＷ４
〜０＝（０，０，０，０，０）、つまり全てＯＦＦであ
る。更に、特性１はＳＷ４〜０＝（０，０，０，０，
１）で、ＳＷ０のみＯＮしており、かつ電圧制御可変容
量８に印加される制御電圧がＶ２の時の出力周波数と、
特性０における電圧制御可変容量８に印加される制御電
圧がＶ１である時の出力周波数（ｆｏｕｔ）が同一であ
る必要があり、電圧制御可変容量８の制御電圧がＶ１，
Ｖ２である時の容量値を各々ＣｖａｒＶ１，ＣｖａｒＶ
２とすると、（数７）で表される。
力周波数特性は図４に示す通りであり、特性０はＳＷ４
〜０＝（０，０，０，０，０）、つまり全てＯＦＦであ
る。更に、特性１はＳＷ４〜０＝（０，０，０，０，
１）で、ＳＷ０のみＯＮしており、かつ電圧制御可変容
量８に印加される制御電圧がＶ２の時の出力周波数と、
特性０における電圧制御可変容量８に印加される制御電
圧がＶ１である時の出力周波数（ｆｏｕｔ）が同一であ
る必要があり、電圧制御可変容量８の制御電圧がＶ１，
Ｖ２である時の容量値を各々ＣｖａｒＶ１，ＣｖａｒＶ
２とすると、（数７）で表される。
【００２３】
【数７】
【００２４】同様に、Ｃ４〜０の容量値を設定すると、
図４に示す制御電圧対出力周波数特性の特性が得られ
る。
図４に示す制御電圧対出力周波数特性の特性が得られ
る。
【００２５】以下、このような電圧制御発振器を用いた
図１に示す本発明のＰＬＬ周波数シンセサイザの一実施
の形態について図２の動作タイミングチャートを引用し
ながら説明する。その構成は図５に示したＰＬＬ周波数
シンセサイザに対して制御電圧セレクタ９と周波数調整
手段１０を加えたものであるから、これらについては装
置の動作説明と併せて説明する。
図１に示す本発明のＰＬＬ周波数シンセサイザの一実施
の形態について図２の動作タイミングチャートを引用し
ながら説明する。その構成は図５に示したＰＬＬ周波数
シンセサイザに対して制御電圧セレクタ９と周波数調整
手段１０を加えたものであるから、これらについては装
置の動作説明と併せて説明する。
【００２６】基本的動作については図５に示した従来の
ものと同様であるので、まず動作タイミングから説明す
る。図２の時間ｔ１では、図４に示した電圧制御発信器
特性１９のｃｈ１にロックしている。時間ｔ２にてＰＬ
Ｌ周波数シンセサイザにｃｈ２へのチャンネル切換信号
が入力されると同時に、周波数調整手段１０のリセット
発生回路１３にチャンネル切換信号が入力され、Ａｌｌ
Ｒｅｓｅｔ信号及びＲｅｓｅｔ信号が出力されて、Ａｌ
ｌｒｅｓｅｔ信号により制御電圧セレクタ９は、ＬＰＦ
５と電圧制御発信器１の接続を切り、電圧制御発信器１
の制御電圧（Ｖｔ）を１／２ＶＣＣに固定する。また、
デュアルモジュラスプリスケーラをＰ分周固定にする。
その他、演算回路１４内の演算器にリセットがかかり、
デフォルト出力値として「９」の制御電圧が出力され、
それに応じてＳＷ４〜０＝（０１００１）に変更され、
電圧制御発信器１の出力周波数が特性９になる。分周比
制御部１５にもリセットがかかり、Ｒカウンタ及びＡＮ
カウンタに、所望のチャンネルにロックするための分周
比の上位ｎｂｉｔが分周比としてセットされる。ところ
で、この時に分数分周方式ＰＬＬであれば小数点分周比
データも利用できる。
ものと同様であるので、まず動作タイミングから説明す
る。図２の時間ｔ１では、図４に示した電圧制御発信器
特性１９のｃｈ１にロックしている。時間ｔ２にてＰＬ
Ｌ周波数シンセサイザにｃｈ２へのチャンネル切換信号
が入力されると同時に、周波数調整手段１０のリセット
発生回路１３にチャンネル切換信号が入力され、Ａｌｌ
Ｒｅｓｅｔ信号及びＲｅｓｅｔ信号が出力されて、Ａｌ
ｌｒｅｓｅｔ信号により制御電圧セレクタ９は、ＬＰＦ
５と電圧制御発信器１の接続を切り、電圧制御発信器１
の制御電圧（Ｖｔ）を１／２ＶＣＣに固定する。また、
デュアルモジュラスプリスケーラをＰ分周固定にする。
その他、演算回路１４内の演算器にリセットがかかり、
デフォルト出力値として「９」の制御電圧が出力され、
それに応じてＳＷ４〜０＝（０１００１）に変更され、
電圧制御発信器１の出力周波数が特性９になる。分周比
制御部１５にもリセットがかかり、Ｒカウンタ及びＡＮ
カウンタに、所望のチャンネルにロックするための分周
比の上位ｎｂｉｔが分周比としてセットされる。ところ
で、この時に分数分周方式ＰＬＬであれば小数点分周比
データも利用できる。
【００２７】また、Ｒｅｓｅｔ信号は、プリスケーラ、
Ｒカウンタ、ＡＮカウンタ、位相判別器１３に前記ＴＣ
ＸＯ出力信号１周期分のリセットをかけ、リセット解除
後、Ｒカウンタ，ＡＮカウンタは動作を始める。その
後、時間ｔ３にてＲカウンタ出力（ｆｖｅｆ），ＡＮカ
ウンタ出力（ｆｄｉｖ）の位相の進み若しくは遅れを位
相判別器にて判断するが、ｆｄｉｖの方が進んでいるた
め、演算器を含む演算回路１４はｔ２時点の出力値
「９」に更に「９」を加算して出力値として「１８」を
出力し、つまり電圧制御発信器１の特性１８に移動す
る。これと同時に、リセット発生回路１３に演算終了信
号が入力され、リセット発生回路１３は時間ｔ３でＲｅ
ｓｅｔ信号を出力し、プリスケーラ、ＡＮカウンタ、Ｒ
カウンタ、位相判別器１２をリセットする。
Ｒカウンタ、ＡＮカウンタ、位相判別器１３に前記ＴＣ
ＸＯ出力信号１周期分のリセットをかけ、リセット解除
後、Ｒカウンタ，ＡＮカウンタは動作を始める。その
後、時間ｔ３にてＲカウンタ出力（ｆｖｅｆ），ＡＮカ
ウンタ出力（ｆｄｉｖ）の位相の進み若しくは遅れを位
相判別器にて判断するが、ｆｄｉｖの方が進んでいるた
め、演算器を含む演算回路１４はｔ２時点の出力値
「９」に更に「９」を加算して出力値として「１８」を
出力し、つまり電圧制御発信器１の特性１８に移動す
る。これと同時に、リセット発生回路１３に演算終了信
号が入力され、リセット発生回路１３は時間ｔ３でＲｅ
ｓｅｔ信号を出力し、プリスケーラ、ＡＮカウンタ、Ｒ
カウンタ、位相判別器１２をリセットする。
【００２８】その後プリスケーラ、ＡＮカウンタ、Ｒカ
ウンタは、再び動作し、時間ｔ４にて位相判別し、ｆｒ
ｅｆ信号，ｆｄｉｖ信号の位相の進み若しくは遅れを位
相判別器１２にて判断する。この時、目的ｃｈ２は電圧
制御発信器特性１７にあるから、電圧制御発信器特性１
８は出力周波数が低くなりすぎている。このため、ｆｒ
ｅｆ信号が先に位相判別器１２に入力され、位相判別器
１２は位相の進み若しくは遅れが反転したと認識し、位
相反転信号を出力する。
ウンタは、再び動作し、時間ｔ４にて位相判別し、ｆｒ
ｅｆ信号，ｆｄｉｖ信号の位相の進み若しくは遅れを位
相判別器１２にて判断する。この時、目的ｃｈ２は電圧
制御発信器特性１７にあるから、電圧制御発信器特性１
８は出力周波数が低くなりすぎている。このため、ｆｒ
ｅｆ信号が先に位相判別器１２に入力され、位相判別器
１２は位相の進み若しくは遅れが反転したと認識し、位
相反転信号を出力する。
【００２９】その位相反転信号により、演算回路１４は
減算に変更され、かつ加算される値が「９」から「３」
へ変更される。また、分周比制御部１５も位相反転信号
により、上位ｎ＋αｂｉｔが分周比としてＡＮカウンタ
及びＲカウンタへ設定される。
減算に変更され、かつ加算される値が「９」から「３」
へ変更される。また、分周比制御部１５も位相反転信号
により、上位ｎ＋αｂｉｔが分周比としてＡＮカウンタ
及びＲカウンタへ設定される。
【００３０】このようにして、位相判別器１３で位相反
転の検出の度に加減算する値を小さくし、かつＲカウン
タ及びＡＮカウンタの分周比を大きくすることによって
目的の電圧制御発信器特性１７へ遷移して行く。また、
時間ｔ７にて、ｆｒｅｆ信号，ｆｄｉｖ信号の位相の進
み若しくは遅れが、ある一定まで近くなると位相判別器
１２からリセット発生回路１３へ検出信号が伝わり、Ａ
ｌｌｒｅｓｅｔ信号が解除され、それに応じて制御電圧
セレクタ９は、ＬＰＦ５と電圧制御発信器１を接続す
る。また電圧制御発信器１の制御電圧（Ｖｔ）は１／２
ＶＣＣ固定から解除、デュアルモジュラスプリスケーラ
はＰ分周固定が解除され通常動作になる。その結果、ク
ローズドループとなり時間ｔ８にてロックすることにな
る。
転の検出の度に加減算する値を小さくし、かつＲカウン
タ及びＡＮカウンタの分周比を大きくすることによって
目的の電圧制御発信器特性１７へ遷移して行く。また、
時間ｔ７にて、ｆｒｅｆ信号，ｆｄｉｖ信号の位相の進
み若しくは遅れが、ある一定まで近くなると位相判別器
１２からリセット発生回路１３へ検出信号が伝わり、Ａ
ｌｌｒｅｓｅｔ信号が解除され、それに応じて制御電圧
セレクタ９は、ＬＰＦ５と電圧制御発信器１を接続す
る。また電圧制御発信器１の制御電圧（Ｖｔ）は１／２
ＶＣＣ固定から解除、デュアルモジュラスプリスケーラ
はＰ分周固定が解除され通常動作になる。その結果、ク
ローズドループとなり時間ｔ８にてロックすることにな
る。
【００３１】以上のように、本実施の形態によれば、Ｐ
ＬＬ周波数シンセサイザの電圧制御発振器の出力周波数
対制御電圧特性が数分割される結果、電圧制御発振器の
利得が下がり、位相雑音特性を向上させることができ、
また、出力周波数帯域の滑らかな切換ができる。
ＬＬ周波数シンセサイザの電圧制御発振器の出力周波数
対制御電圧特性が数分割される結果、電圧制御発振器の
利得が下がり、位相雑音特性を向上させることができ、
また、出力周波数帯域の滑らかな切換ができる。
【００３２】
【発明の効果】以上のように本発明によれば、従来と比
べＰＬＬ周波数シンセサイザに含まれる電圧制御発振器
の位相雑音特性を大幅に向上させることができるという
有利な効果が得られる。
べＰＬＬ周波数シンセサイザに含まれる電圧制御発振器
の位相雑音特性を大幅に向上させることができるという
有利な効果が得られる。
【図１】本発明のＰＬＬ周波数シンセサイザの一実施の
形態における回路構成を示すブロック図
形態における回路構成を示すブロック図
【図２】図１に示す装置の動作タイミングチャート
【図３】本発明のＰＬＬ周波数シンセサイザの一実施の
形態において用いられる電圧制御発振器の具体的構成を
示す回路ブロック図
形態において用いられる電圧制御発振器の具体的構成を
示す回路ブロック図
【図４】図３に示す装置の制御電圧対出力周波数特性を
表すグラフ
表すグラフ
【図５】従来の周波数シンセサイザの回路構成を示すブ
ロック図
ロック図
【図６】図５に示す装置の電圧制御発振器部分の概略構
成を示す回路ブロック図
成を示す回路ブロック図
【図７】図６に示す装置の制御電圧対出力周波数特性を
表すグラフ
表すグラフ
１ 電圧制御発振器 ２ 分周器 ３ 位相比較器 ４ チャージポンプ回路 ５ ループフィルタ ６ アンプ ７ ＬＣ移相器 ８ 電圧制御可変容量 ９ 制御電圧セレクタ １０ 周波数調整手段 １１ Ｒカウンタ １２ 位相判別器 １３ リセット発生回路 １４ 演算回路 １５ 分周比制御部
Claims (5)
- 【請求項１】 発振周波数帯域の切換を行うために固定
容量または可変容量またはインダクタの切換手段を有
し、かつ制御電圧に応じた周波数を出力する電圧制御発
振器と、前記電圧制御発振器の発振周波数帯域を順に等
間隔で切換え、切換毎にその発振周波数信号とＴＣＸＯ
出力信号を各々分周した信号の位相の進み若しくは遅れ
を検出し、該位相の進み若しくは遅れの反転を検出する
まで、前記電圧制御発振器の発振周波数帯域を等間隔で
切換え、その反転を検出した場合、検出以前よりも小さ
な周波数間隔で、かつ、逆方向に前記電圧制御発振器の
発振周波数帯域を等間隔で所望の発振周波数帯域へ切換
える周波数調整手段と、前記周波数調整手段の動作時
に、前記電圧制御発振器の制御電圧に任意の一定電圧を
印加する制御電圧セレクタを備えたことを特徴とするＰ
ＬＬ周波数シンセサイザ。 - 【請求項２】 周波数調整手段は、ＴＣＸＯ出力信号、
チャンネル切換信号、演算器からの演算終了信号、位相
判別器からの位相差“小”検出信号が入力され、前記チ
ャンネル切換信号が入力された時点から、前記位相差
“小”検出信号が入力されるまで、前記ＴＣＸＯ出力信
号を出力し、かつ、前記チャンネル切換信号が入力され
た時点及び前記演算終了信号が入力される毎に前記ＴＣ
ＸＯ出力信号の１周期分と同様の電圧パルス信号を出力
するリセット発生回路と、前記基準信号の１周期分と同
様の電圧パルス信号、前記位相判別器からの位相反転検
出信号、ＡＮカウンタ及びＲカウンタの分周比データ、
前記Ｒカウンタ出力信号より生成するクロック信号が入
力され、初期状態では、前記分周比データの上位数ｂｉ
ｔを出力し、これらクロック信号のタイミングで、位相
反転検出信号をモニターし、位相反転検出のたびに、こ
の分周比データの下位ｂｉｔまでを出力していく分周比
制御部と、前記Ｒカウンタの出力信号、前記ＡＮカウン
タの出力信号及び前記基準信号の１周期分と同様の電圧
パルス信号及び前記ＡＮカウンタの出力信号の立上りエ
ッジを中心に、ある一定の幅をもったパルス信号が入力
され、前記ＡＮカウンタの出力信号及び前記Ｒカウンタ
の出力信号の位相の進み若しくは遅れを判別し、各々に
応じた判別信号を出力すると共に、前記ＡＮカウンタの
出力信号及び前記Ｒカウンタの出力信号の位相差が小さ
いことを検出し、位相差“小”検出信号を出力する位相
判別器と、前記位相反転検出信号、前記クロック信号、
前記ＴＣＸＯ出力信号が入力され、このパルス電圧信号
によるリセット解除にて初期状態にセットされ、演算結
果データとして初期データを出力し、前記クロック信号
のタイミングで前記位相反転検出信号をモニターし、位
相反転を検出していなかった場合、前記演算結果データ
と、演算入力データを加算して、その結果を新たに演算
結果データとして出力し、また前記リセット発生回路に
演算終了信号を出力して、次のクロック信号までデータ
を保持すると共に、位相反転を検出するまで加算演算を
繰り返し、位相反転を検出した場合、演算結果データか
ら位相反転検出前より小さい値の演算入力データを減算
する演算回路を含むことを特徴とする請求項１記載のＰ
ＬＬ周波数シンセサイザ。 - 【請求項３】 制御電圧セレクタは、その入力部に設け
られたループフィルタの出力信号及び制御電圧、前記Ｔ
ＣＸＯ出力信号が入力され、このパルス電圧信号の
“Ｈ”もしくは“Ｌ”の論理に合せ、前記ループフィル
タ出力信号もしくは前記基準電圧を出力するものである
ことを特徴とする請求項１または２記載のＰＬＬ周波数
シンセサイザ。 - 【請求項４】 周波数調整手段が動作中に、前記ＡＮカ
ウンタが入力信号の立上及び立下エッジの両方のエッジ
をカウントできるようにしたことを特徴とする請求項２
または３記載のＰＬＬ周波数シンセサイザ。 - 【請求項５】 周波数調整手段により位相の進み若しく
は遅れの検出を、固定された時間間隔で行うことを特徴
とする請求項１〜４のいずれか１項に記載のＰＬＬ周波
数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001114016A JP2002314411A (ja) | 2001-04-12 | 2001-04-12 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001114016A JP2002314411A (ja) | 2001-04-12 | 2001-04-12 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314411A true JP2002314411A (ja) | 2002-10-25 |
Family
ID=18965160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001114016A Pending JP2002314411A (ja) | 2001-04-12 | 2001-04-12 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314411A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7555094B2 (en) | 2005-12-14 | 2009-06-30 | Samsung Electronics Co., Ltd. | Counter capable of holding and outputting a count value and phase locked loop having the counter |
-
2001
- 2001-04-12 JP JP2001114016A patent/JP2002314411A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7555094B2 (en) | 2005-12-14 | 2009-06-30 | Samsung Electronics Co., Ltd. | Counter capable of holding and outputting a count value and phase locked loop having the counter |
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