JPH09153797A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH09153797A JPH09153797A JP7313803A JP31380395A JPH09153797A JP H09153797 A JPH09153797 A JP H09153797A JP 7313803 A JP7313803 A JP 7313803A JP 31380395 A JP31380395 A JP 31380395A JP H09153797 A JPH09153797 A JP H09153797A
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Abstract
(57)【要約】
【課題】 映像信号処理のデジタル信号処理のＰＬＬ回
路で、後段に接続される回路の誤動作を抑えることがで
きるＰＬＬ回路を提供することを目的とする。 【解決手段】 ローパスフィルタ２と電圧制御発振器３
の間に、ローパスフィルタ２の出力に制限を加えるリミ
ッタ回路５を介装し、このリミッタ回路５のリミット値
を、基準パルスＰH の周波数変化に応じて制御するリミ
ット値制御手段Ａを設けたことを特徴とする。 【効果】 ＰＬＬ回路の後に接続されるデジタル処理回
路の誤動作を抑えることができ、ＰＬＬ回路の安定時間
を短くすることができる。さらに切り換える周波数毎に
リミット電圧を切り換えることでローパスフィルタを容
易に設計でき且つＰＬＬ回路の安定時間も最適にでき
る。
路で、後段に接続される回路の誤動作を抑えることがで
きるＰＬＬ回路を提供することを目的とする。 【解決手段】 ローパスフィルタ２と電圧制御発振器３
の間に、ローパスフィルタ２の出力に制限を加えるリミ
ッタ回路５を介装し、このリミッタ回路５のリミット値
を、基準パルスＰH の周波数変化に応じて制御するリミ
ット値制御手段Ａを設けたことを特徴とする。 【効果】 ＰＬＬ回路の後に接続されるデジタル処理回
路の誤動作を抑えることができ、ＰＬＬ回路の安定時間
を短くすることができる。さらに切り換える周波数毎に
リミット電圧を切り換えることでローパスフィルタを容
易に設計でき且つＰＬＬ回路の安定時間も最適にでき
る。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号処理におけ
るデジタル信号処理のＰＬＬ回路に関するものである。
るデジタル信号処理のＰＬＬ回路に関するものである。
【０００２】
【従来の技術】映像信号をデジタル処理する場合、従来
の一般的なＰＬＬ回路は図４に示すように構成されてい
る。１は比較回路、２はローパスフィルタ、３は電圧制
御発振器、４は分周回路である。
の一般的なＰＬＬ回路は図４に示すように構成されてい
る。１は比較回路、２はローパスフィルタ、３は電圧制
御発振器、４は分周回路である。
【０００３】基準位相となるパルスＰH （一般的には水
平同期信号）が比較回路１に入力される。比較回路１に
は分周回路４から出力される比較パルスＰS も入力され
る。比較回路１はこの２つの入力の位相を比較し、図５
の（ａ）に示すように基準パルスＰH に対し比較パルス
ＰS の位相が遅れている場合には、出力信号ＰO として
凸のパルスを出力する。位相差が大きい程このパルスの
幅も大きくなる。基準パルスＰH に対し比較パルスＰS
の位相が進んでいる場合には、図５の（ｂ）に示すよう
に下に凸のパルスを出力する。位相差が大きい程このパ
ルスの幅も大きくなる。
平同期信号）が比較回路１に入力される。比較回路１に
は分周回路４から出力される比較パルスＰS も入力され
る。比較回路１はこの２つの入力の位相を比較し、図５
の（ａ）に示すように基準パルスＰH に対し比較パルス
ＰS の位相が遅れている場合には、出力信号ＰO として
凸のパルスを出力する。位相差が大きい程このパルスの
幅も大きくなる。基準パルスＰH に対し比較パルスＰS
の位相が進んでいる場合には、図５の（ｂ）に示すよう
に下に凸のパルスを出力する。位相差が大きい程このパ
ルスの幅も大きくなる。
【０００４】比較回路１からの出力はローパスフィルタ
２で平滑化された後、電圧制御発振器３に入力される。
図６（ａ）（ｂ）は、ローパスフィルタ２で平滑化され
た図５（ａ）（ｂ）の出力信号ＰO パルスの立ち上がり
立ち下がり部分である。
２で平滑化された後、電圧制御発振器３に入力される。
図６（ａ）（ｂ）は、ローパスフィルタ２で平滑化され
た図５（ａ）（ｂ）の出力信号ＰO パルスの立ち上がり
立ち下がり部分である。
【０００５】電圧制御発振器３は入力の電圧に応じた周
波数で発振する。そのため基準パルスＰH に対し比較パ
ルスＰS の位相が遅い場合には、図６（ａ）に示すよう
に入力電圧が上昇するので発振周波数は高くなる。基準
パルスＰH に対し比較パルスＰS の位相が早い場合には
図６（ｂ）に示すように入力電圧が降下するので発振周
波数は低くなる。
波数で発振する。そのため基準パルスＰH に対し比較パ
ルスＰS の位相が遅い場合には、図６（ａ）に示すよう
に入力電圧が上昇するので発振周波数は高くなる。基準
パルスＰH に対し比較パルスＰS の位相が早い場合には
図６（ｂ）に示すように入力電圧が降下するので発振周
波数は低くなる。
【０００６】この電圧制御発振器３からの出力は分周回
路４に入力される。分周回路４は予め決められた分周値
に従って電圧制御発振器３の出力を分周して比較回路１
に比較パルスＰS を出力する。
路４に入力される。分周回路４は予め決められた分周値
に従って電圧制御発振器３の出力を分周して比較回路１
に比較パルスＰS を出力する。
【０００７】そのため、電圧制御発振器３の出力周波数
が高くなれば分周回路４の出力は早く出力される。つま
り比較パルスＰS の位相が進むことになる。電圧制御発
振器３の出力周波数が低くなれば分周回路４の出力は遅
く出力され、比較パルスの位相が遅れることになる。
が高くなれば分周回路４の出力は早く出力される。つま
り比較パルスＰS の位相が進むことになる。電圧制御発
振器３の出力周波数が低くなれば分周回路４の出力は遅
く出力され、比較パルスの位相が遅れることになる。
【０００８】つまり、比較回路１において、基準パルス
ＰH に比べ比較パルスＰS の位相が遅いときにはＰＬＬ
回路は比較パルスの位相を進めようと動作し、基準パル
スＰ H に比べ比較パルスＰS の位相が早いときにはＰＬ
Ｌ回路は比較パルスＰS の位相を遅らそうと動作する。
この結果基準パルスと比較パルスとの位相が一致して安
定となる。
ＰH に比べ比較パルスＰS の位相が遅いときにはＰＬＬ
回路は比較パルスの位相を進めようと動作し、基準パル
スＰ H に比べ比較パルスＰS の位相が早いときにはＰＬ
Ｌ回路は比較パルスＰS の位相を遅らそうと動作する。
この結果基準パルスと比較パルスとの位相が一致して安
定となる。
【０００９】
【発明が解決しようとする課題】基準パルスＰH の周波
数が大きく切り換わった場合、例えば基準パルスＰH の
周波数が２倍以上高くなったとする。この時も位相の誤
差を検出し出力しようとする。しかし、周波数が２倍以
上高くなったので基準パルスＰH の１周期以上に渡り比
較パルスがない。そのため位相差は無限大であり電圧制
御発振器３への入力は最大（電源電圧）となる。
数が大きく切り換わった場合、例えば基準パルスＰH の
周波数が２倍以上高くなったとする。この時も位相の誤
差を検出し出力しようとする。しかし、周波数が２倍以
上高くなったので基準パルスＰH の１周期以上に渡り比
較パルスがない。そのため位相差は無限大であり電圧制
御発振器３への入力は最大（電源電圧）となる。
【００１０】この結果、電圧制御発振器３は最大発振周
波数で発振する。その後ループ動作で基準パルスＰH と
比較パルスＰS が一致するようになって安定する。しか
し一般にＰＬＬ回路の出力に発生する出力クロックＣＫ
O は、デジタル処理回路に入力され基本クロックとして
使用される。そのデジタル処理回路が電圧制御発振器３
の最大発振周波数に対応しない場合、誤動作を起こすと
いう問題を有している。
波数で発振する。その後ループ動作で基準パルスＰH と
比較パルスＰS が一致するようになって安定する。しか
し一般にＰＬＬ回路の出力に発生する出力クロックＣＫ
O は、デジタル処理回路に入力され基本クロックとして
使用される。そのデジタル処理回路が電圧制御発振器３
の最大発振周波数に対応しない場合、誤動作を起こすと
いう問題を有している。
【００１１】本発明は出力クロックＣＫO に基づいて動
作する後段のデジタル処理回路が誤動作しないように、
安定時間が従来よりも短い安定したＰＬＬ回路を提供す
ることを目的とする。
作する後段のデジタル処理回路が誤動作しないように、
安定時間が従来よりも短い安定したＰＬＬ回路を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明のＰＬＬ回路は、
基準パルスＰH と比較パルスＰS とを比較回路（１）で
比較してその位相差に比例したパルス幅の信号をローパ
スフィルタ（２）を介して電圧制御発振器（３）に発信
周波数制御信号として印加し、電圧制御発振器（３）の
発信周波数を分周回路（４）で分周した信号を前記比較
パルスＰS として制御ループを構成し、電圧制御発振器
（３）の発信周波数を出力クロックとして取り出すＰＬ
Ｌ回路において、ローパスフィルタ（２）と電圧制御発
振器（３）の間に、ローパスフィルタ（２）の出力に制
限を加えるリミッタ回路を介装し、このリミッタ回路の
リミット値を基準パルスＰH の周波数変化に応じて制御
するリミット値制御手段を設けたことを特徴とする。
基準パルスＰH と比較パルスＰS とを比較回路（１）で
比較してその位相差に比例したパルス幅の信号をローパ
スフィルタ（２）を介して電圧制御発振器（３）に発信
周波数制御信号として印加し、電圧制御発振器（３）の
発信周波数を分周回路（４）で分周した信号を前記比較
パルスＰS として制御ループを構成し、電圧制御発振器
（３）の発信周波数を出力クロックとして取り出すＰＬ
Ｌ回路において、ローパスフィルタ（２）と電圧制御発
振器（３）の間に、ローパスフィルタ（２）の出力に制
限を加えるリミッタ回路を介装し、このリミッタ回路の
リミット値を基準パルスＰH の周波数変化に応じて制御
するリミット値制御手段を設けたことを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。なお、従来例を示す図４と
同様の作用を成すものには同一の符号を付けて説明す
る。
〜図３に基づいて説明する。なお、従来例を示す図４と
同様の作用を成すものには同一の符号を付けて説明す
る。
【００１４】本発明のＰＬＬ回路は図１に示すように、
比較回路１とローパスフィルタ２と電圧制御発振器３と
分周回路４の他に、ローパスフィルタ２と電圧制御発振
器３の間には、ローパスフィルタ２の出力に制限を加え
るリミッタ回路５が介装されている。
比較回路１とローパスフィルタ２と電圧制御発振器３と
分周回路４の他に、ローパスフィルタ２と電圧制御発振
器３の間には、ローパスフィルタ２の出力に制限を加え
るリミッタ回路５が介装されている。
【００１５】このリミッタ回路５のリミット値は、基準
パルスＰH の周波数変化に応じてリミット値制御手段Ａ
が制御している。リミット値制御手段Ａは、リミッタ回
路５に制限する電圧を指示する基準電圧回路６と、基準
パルスＰH の周波数が切り換わったことを検出して基準
電圧回路６に制限する電圧を切り換えるよう指示する制
御回路７とによって構成されている。
パルスＰH の周波数変化に応じてリミット値制御手段Ａ
が制御している。リミット値制御手段Ａは、リミッタ回
路５に制限する電圧を指示する基準電圧回路６と、基準
パルスＰH の周波数が切り換わったことを検出して基準
電圧回路６に制限する電圧を切り換えるよう指示する制
御回路７とによって構成されている。
【００１６】なお、図２の（ａ）はリミッタ回路５が無
いときの電圧制御発振器３への入力電圧波形、図２の
（ｂ）は基準電圧回路６の出力、図２の（ｃ）はリミッ
タ回路５により制限された電圧制御発振器３への入力電
圧である。
いときの電圧制御発振器３への入力電圧波形、図２の
（ｂ）は基準電圧回路６の出力、図２の（ｃ）はリミッ
タ回路５により制限された電圧制御発振器３への入力電
圧である。
【００１７】以上のように構成されたこの実施例のＰＬ
Ｌ回路において、以下その動作を説明する。比較回路１
に入力される基準パルスＰH の周波数がｆでループが安
定に動作しているとする。この時、入力が切り替わり基
準パルスの周波数がｆ’（ｆ’＞ｆ）に換わったとき比
較回路１は基準パルスＰH と比較パルスＰS との位相差
を検出し出力する。
Ｌ回路において、以下その動作を説明する。比較回路１
に入力される基準パルスＰH の周波数がｆでループが安
定に動作しているとする。この時、入力が切り替わり基
準パルスの周波数がｆ’（ｆ’＞ｆ）に換わったとき比
較回路１は基準パルスＰH と比較パルスＰS との位相差
を検出し出力する。
【００１８】この時、前述したように位相差が大きいと
電圧制御発振器３への入力電圧は、図２の（ａ）に示す
ように電源電圧まで一旦上昇しその後周波数ｆ’に応じ
た入力電圧に安定する。
電圧制御発振器３への入力電圧は、図２の（ａ）に示す
ように電源電圧まで一旦上昇しその後周波数ｆ’に応じ
た入力電圧に安定する。
【００１９】基準パルスＰH の周波数が切り換わったこ
とを制御回路７が検出すると、制御回路７が基準電圧回
路６に対し図２の（ｂ）に示すように、通常は電源電圧
の充分高い電圧を出力するように制御して実質的に電圧
制御発振器３への入力電圧が制限されないようにし、基
準パルスＰH の周波数が切り換わったと検出してから一
定期間は上限のリミット電圧を出力させるように制御す
る。
とを制御回路７が検出すると、制御回路７が基準電圧回
路６に対し図２の（ｂ）に示すように、通常は電源電圧
の充分高い電圧を出力するように制御して実質的に電圧
制御発振器３への入力電圧が制限されないようにし、基
準パルスＰH の周波数が切り換わったと検出してから一
定期間は上限のリミット電圧を出力させるように制御す
る。
【００２０】この時、リミット電圧の出力電圧と期間を
図２の（ｃ）に示すようにデジタル回路が誤動作を起こ
さない電圧でリミットが行われ、且つローパスフィルタ
２からの出力がそのリミット電圧以下になる期間まで出
力する。
図２の（ｃ）に示すようにデジタル回路が誤動作を起こ
さない電圧でリミットが行われ、且つローパスフィルタ
２からの出力がそのリミット電圧以下になる期間まで出
力する。
【００２１】また逆にｆ’＜ｆの場合には図３の（ａ）
に示すように電圧制御発振器３への入力電圧は一時的に
下がり安定する。そこでこのような場合には、制御回路
７は基準電圧回路６に対し下限のリミット電圧を一定期
間出力するように制御する。
に示すように電圧制御発振器３への入力電圧は一時的に
下がり安定する。そこでこのような場合には、制御回路
７は基準電圧回路６に対し下限のリミット電圧を一定期
間出力するように制御する。
【００２２】また、ローパスフィルタ２の特性により電
圧制御発振器３への入力電圧は図３の（ｂ）に示すよう
に振動してから安定する場合がある。このような場合に
は制御回路７は基準電圧回路６に対し上限と下限のリミ
ッタ電圧を出力させ電圧制御発振器３への入力電圧を制
限する。
圧制御発振器３への入力電圧は図３の（ｂ）に示すよう
に振動してから安定する場合がある。このような場合に
は制御回路７は基準電圧回路６に対し上限と下限のリミ
ッタ電圧を出力させ電圧制御発振器３への入力電圧を制
限する。
【００２３】さらにこの様な制限は、電圧制御発振器３
への入力を制限し、リミッタ回路５が無いときと比べ最
終的な安定電圧に近い電圧で制御回路７を発振させるの
で、次の瞬間には比較回路１に入力される比較パルスと
基準パルスの位相差はリミッタ回路５が無いときより少
なくなる。その結果、ＰＬＬ回路が安定するまでの時間
が短くなる利点がある。
への入力を制限し、リミッタ回路５が無いときと比べ最
終的な安定電圧に近い電圧で制御回路７を発振させるの
で、次の瞬間には比較回路１に入力される比較パルスと
基準パルスの位相差はリミッタ回路５が無いときより少
なくなる。その結果、ＰＬＬ回路が安定するまでの時間
が短くなる利点がある。
【００２４】この構成によると、ＰＬＬ回路の後に接続
されるデジタル処理回路の誤動作を抑えることができ
る。またＰＬＬ回路の安定時間を短くすることができ
る。上記の実施の形態において、リミット電圧は後に接
続するデジタル回路が誤動作を起こさない電圧とした
が、さらに切り換える周波数に最適なリミッタ電圧、つ
まり最終的な安定電圧に近い電圧をリミッタ電圧として
出力するように基準電圧回路６を制御すれば、ローパス
フィルタ２を特に厳密に設計すること無くＰＬＬ回路の
安定時間を最適にできる。
されるデジタル処理回路の誤動作を抑えることができ
る。またＰＬＬ回路の安定時間を短くすることができ
る。上記の実施の形態において、リミット電圧は後に接
続するデジタル回路が誤動作を起こさない電圧とした
が、さらに切り換える周波数に最適なリミッタ電圧、つ
まり最終的な安定電圧に近い電圧をリミッタ電圧として
出力するように基準電圧回路６を制御すれば、ローパス
フィルタ２を特に厳密に設計すること無くＰＬＬ回路の
安定時間を最適にできる。
【００２５】
【発明の効果】以上のように本発明によれば、ローパス
フィルタ（２）と電圧制御発振器（３）の間に、ローパ
スフィルタ（２）の出力に制限を加えるリミッタ回路
（５）を介装し、このリミッタ回路（５）のリミット値
を基準パルスＰH の周波数変化に応じて制御するリミッ
ト値制御手段（Ａ）を設けたため、映像信号処理におい
てＰＬＬ回路の後に接続されるデジタル処理回路の誤動
作を抑えることができる。またＰＬＬ回路の安定時間を
短くすることができる。
フィルタ（２）と電圧制御発振器（３）の間に、ローパ
スフィルタ（２）の出力に制限を加えるリミッタ回路
（５）を介装し、このリミッタ回路（５）のリミット値
を基準パルスＰH の周波数変化に応じて制御するリミッ
ト値制御手段（Ａ）を設けたため、映像信号処理におい
てＰＬＬ回路の後に接続されるデジタル処理回路の誤動
作を抑えることができる。またＰＬＬ回路の安定時間を
短くすることができる。
【００２６】さらに切り換える周波数毎にリミット電圧
を切り換えることでローパスフィルタ２を容易に設計で
き且つＰＬＬ回路の安定時間をも最適にでき、その実用
的効果は大きい。
を切り換えることでローパスフィルタ２を容易に設計で
き且つＰＬＬ回路の安定時間をも最適にでき、その実用
的効果は大きい。
【図１】本発明のＰＬＬ回路の実施の形態のブロック図
である。
である。
【図２】同実施の形態の動作波形図である。
【図３】同実施の形態の動作波形図である。
【図４】従来のＰＬＬ回路のブロック図である。
【図５】従来のＰＬＬ回路の動作波形図である。
【図６】従来のＰＬＬ回路の動作波形図である。
ＰH 基準パルス ＰS 比較パルス １ 比較回路 ２ ローパスフィルタ ３ 電圧制御発振器 ４ 分周回路 Ａ リミット値制御手段 ５ リミッタ回路 ６ 基準電圧回路 ７ 制御回路
Claims (2)
- 【請求項１】 基準パルスＰH と比較パルスＰS とを比
較回路（１）で比較してその位相差に比例したパルス幅
の信号をローパスフィルタ（２）を介して電圧制御発振
器（３）に発信周波数制御信号として印加し、電圧制御
発振器（３）の発信周波数を分周回路（４）で分周した
信号を前記比較パルスＰS として制御ループを構成し、
電圧制御発振器（３）の発信周波数を出力クロックとし
て取り出すＰＬＬ回路において、 ローパスフィルタ（２）と電圧制御発振器（３）の間
に、ローパスフィルタ（２）の出力に制限を加えるリミ
ッタ回路（５）を介装し、このリミッタ回路（５）のリ
ミット値を基準パルスＰH の周波数変化に応じて制御す
るリミット値制御手段（Ａ）を設けたＰＬＬ回路。 - 【請求項２】 リミット値制御手段（Ａ）を、リミッタ
回路（５）に制限する電圧を指示する基準電圧回路
（６）と、基準パルスＰH の周波数が切り換わったこと
を検出して前記基準電圧回路（６）に制限する電圧の切
り換えを指示する制御回路（７）とで構成した請求項１
記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7313803A JPH09153797A (ja) | 1995-12-01 | 1995-12-01 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7313803A JPH09153797A (ja) | 1995-12-01 | 1995-12-01 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153797A true JPH09153797A (ja) | 1997-06-10 |
Family
ID=18045712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7313803A Pending JPH09153797A (ja) | 1995-12-01 | 1995-12-01 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153797A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940323B2 (en) | 2002-09-27 | 2005-09-06 | Oki Electric Industry Co., Ltd. | Phase locked loop circuit with an unlock detection circuit and a switch |
| KR100693048B1 (ko) * | 2004-12-21 | 2007-03-12 | 삼성전자주식회사 | 적응형 동기 범위를 갖는 디지털 피엘엘 장치 및 그장치에서의 시스템 신호 제어방법 |
-
1995
- 1995-12-01 JP JP7313803A patent/JPH09153797A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940323B2 (en) | 2002-09-27 | 2005-09-06 | Oki Electric Industry Co., Ltd. | Phase locked loop circuit with an unlock detection circuit and a switch |
| KR100693048B1 (ko) * | 2004-12-21 | 2007-03-12 | 삼성전자주식회사 | 적응형 동기 범위를 갖는 디지털 피엘엘 장치 및 그장치에서의 시스템 신호 제어방법 |
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