JP2000174620A - ジッタ抑圧回路 - Google Patents
ジッタ抑圧回路Info
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- JP2000174620A JP2000174620A JP10350211A JP35021198A JP2000174620A JP 2000174620 A JP2000174620 A JP 2000174620A JP 10350211 A JP10350211 A JP 10350211A JP 35021198 A JP35021198 A JP 35021198A JP 2000174620 A JP2000174620 A JP 2000174620A
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Abstract
(57)【要約】
【課題】ジッタを含む入力信号に迅速に応答してジッタ
低減した出力クロック信号を得るジッタ抑圧回路を提供
する。 【解決手段】位相比較器３、ローパスフィルタ４、ＶＣ
Ｏ１２及び分周器１３を共通使用し、ローパスフィルタ
４の出力側に接続された遅延回路５と、Ａ／Ｄコンバー
タ６、ＣＰＵ７及びＤ／Ａコンバータ８の出力とをスイ
ッチ９で切替えてＶＣＯ１２に入力し、アナログＰＬＬ
回路とデジタルＰＬＬ回路を選択切替可能にする。
低減した出力クロック信号を得るジッタ抑圧回路を提供
する。 【解決手段】位相比較器３、ローパスフィルタ４、ＶＣ
Ｏ１２及び分周器１３を共通使用し、ローパスフィルタ
４の出力側に接続された遅延回路５と、Ａ／Ｄコンバー
タ６、ＣＰＵ７及びＤ／Ａコンバータ８の出力とをスイ
ッチ９で切替えてＶＣＯ１２に入力し、アナログＰＬＬ
回路とデジタルＰＬＬ回路を選択切替可能にする。
Description
【０００１】
【発明の属する技術分野】本発明はクロック発生器、特
にクロック信号のジッタ（時間的な位相の変動）を抑圧
するジッタ抑圧回路に関する。
にクロック信号のジッタ（時間的な位相の変動）を抑圧
するジッタ抑圧回路に関する。
【０００２】
【従来の技術】従来、クロック信号のジッタを抑圧する
手段としては、アナログ位相周期ループ（ＰＬＬ）やデ
ジタルＰＬＬが使用されていた。最近では、安定性、信
頼性、ＬＳＩ（大規模集積回路）化の容易性等の点で、
一般的には３０ＭＨｚ以下にデジタルＰＬＬが広く使用
されている。
手段としては、アナログ位相周期ループ（ＰＬＬ）やデ
ジタルＰＬＬが使用されていた。最近では、安定性、信
頼性、ＬＳＩ（大規模集積回路）化の容易性等の点で、
一般的には３０ＭＨｚ以下にデジタルＰＬＬが広く使用
されている。
【０００３】図４に従来のデジタルＰＬＬの基本回路ブ
ロックを示す。このデジタルＰＬＬ回路は、入力信号２
９が入力される２値量子化位相比較器３０、ループフィ
ルタ３１、固定発振器３５、パルス付加／除去回路３４
及びＲ分周器３３を有する。尚、固定発振器３５、パル
ス付加／除去回路３４及びＲ分周器３３は、デジタルＶ
ＣＯ（電圧制御発振器）３２を構成する。
ロックを示す。このデジタルＰＬＬ回路は、入力信号２
９が入力される２値量子化位相比較器３０、ループフィ
ルタ３１、固定発振器３５、パルス付加／除去回路３４
及びＲ分周器３３を有する。尚、固定発振器３５、パル
ス付加／除去回路３４及びＲ分周器３３は、デジタルＶ
ＣＯ（電圧制御発振器）３２を構成する。
【０００４】このデジタルＰＬＬ回路にあっては、入力
信号２９と、Ｒ分周器３３の出力とを２値量子化位相比
較器３０で位相比較する。即ち、この２値量子化位相比
較器３０は、上述の位相比較を行った結果、位相が進ん
でいる場合は０、遅れている場合は１の如く、２値信号
として出力する。量子化した結果は、ループフィルタ３
１を介してパルス付加／除去回路３４に送られる。
信号２９と、Ｒ分周器３３の出力とを２値量子化位相比
較器３０で位相比較する。即ち、この２値量子化位相比
較器３０は、上述の位相比較を行った結果、位相が進ん
でいる場合は０、遅れている場合は１の如く、２値信号
として出力する。量子化した結果は、ループフィルタ３
１を介してパルス付加／除去回路３４に送られる。
【０００５】パルス付加／除去回路３４は、ループフィ
ルタ３１から出力される信号によって、固定発振器３５
から出力されるクロックパルスの付加／除去を行う回路
である。次に、パルス付加／除去回路３４から出力され
るクロック信号は、Ｒ分周器３３によりＲ分周されて、
上述した２値量子化位相比較器３０に入力され、入力信
号２９の位相と比較される。
ルタ３１から出力される信号によって、固定発振器３５
から出力されるクロックパルスの付加／除去を行う回路
である。次に、パルス付加／除去回路３４から出力され
るクロック信号は、Ｒ分周器３３によりＲ分周されて、
上述した２値量子化位相比較器３０に入力され、入力信
号２９の位相と比較される。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
のデジタルＰＬＬ回路では、パルス付加／除去回路３４
でパルスの付加又は除去を行う頻度や時間によっては量
子化ジッタが発生する。この量子化ジッタを抑える為に
は固定発振器３５の発振周波数を高くする必要がある。
入力信号２９に含まれる周波数の高いジッタ成分の抑圧
には効果的だが、周波数の低いジッタ成分にはＰＬＬが
追従してしまうという問題点がある。
のデジタルＰＬＬ回路では、パルス付加／除去回路３４
でパルスの付加又は除去を行う頻度や時間によっては量
子化ジッタが発生する。この量子化ジッタを抑える為に
は固定発振器３５の発振周波数を高くする必要がある。
入力信号２９に含まれる周波数の高いジッタ成分の抑圧
には効果的だが、周波数の低いジッタ成分にはＰＬＬが
追従してしまうという問題点がある。
【０００７】そこで、本発明の目的は、入力信号に含ま
れる位相変動（ジッタ）幅が通常の値より大きく且つラ
ンダムに変動する場合においてもジッタが抑圧でき、更
に周波数の低いジッタの抑圧も可能であるジッタ抑圧回
路を提供することにある。
れる位相変動（ジッタ）幅が通常の値より大きく且つラ
ンダムに変動する場合においてもジッタが抑圧でき、更
に周波数の低いジッタの抑圧も可能であるジッタ抑圧回
路を提供することにある。
【０００８】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるジッタ抑圧回路は、次のような特徴的
な構成を採用している。
め、本発明によるジッタ抑圧回路は、次のような特徴的
な構成を採用している。
【０００９】（１）ジッタを含む入力信号分周器を受
け、低ジッタの出力クロック信号を出力するジッタ抑圧
回路において、位相比較器、ＶＣＯ及びを共通使用し、
スイッチにより切替可能なアナログＰＬＬ回路及びデジ
タルＰＬＬ回路を構成することを特徴とするジッタ抑圧
回路。
け、低ジッタの出力クロック信号を出力するジッタ抑圧
回路において、位相比較器、ＶＣＯ及びを共通使用し、
スイッチにより切替可能なアナログＰＬＬ回路及びデジ
タルＰＬＬ回路を構成することを特徴とするジッタ抑圧
回路。
【００１０】（２）電源立上げ時には前記アナログＰＬ
Ｌ回路を選択する上記（１）のジッタ抑圧回路。
Ｌ回路を選択する上記（１）のジッタ抑圧回路。
【００１１】（３）ＣＰＵを含み、前記アナログＰＬＬ
回路が選択されている期間に前記ＶＣＯへの適正位相誤
正補正信号を演算する上記（１）又は（２）のジッタ抑
圧回路。
回路が選択されている期間に前記ＶＣＯへの適正位相誤
正補正信号を演算する上記（１）又は（２）のジッタ抑
圧回路。
【００１２】（４）前記ＣＰＵは、取込まれるｔ個のデ
ジタル値のヒストグラムにより相対頻度を求めて前記Ｖ
ＣＯの補正信号を演算する上記（３）のジッタ抑圧回
路。
ジタル値のヒストグラムにより相対頻度を求めて前記Ｖ
ＣＯの補正信号を演算する上記（３）のジッタ抑圧回
路。
【００１３】（５）前記デジタル値の相対頻度は予め定
めた一定周期で求め、前回の値と異なる場合、所定係数
で順次新しい補正信号に順次更新する上記（４）のジッ
タ抑圧回路。
めた一定周期で求め、前回の値と異なる場合、所定係数
で順次新しい補正信号に順次更新する上記（４）のジッ
タ抑圧回路。
【００１４】（６）位相比較器と、ローパスフィルタ
と、遅延回路と、Ａ／Ｄコンバータと、ＣＰＵと、Ｄ／
Ａコンバータと、前記遅延回路及び前記Ｄ／Ａコンバー
タの出力を選択するスイッチと、該スイッチの出力側に
接続されたＶＣＯと、該ＶＣＯの出力を分周し、入力信
号と前記位相比較器で位相比較する分周器とを備え、前
記スイッチは前記ＣＰＵにより切替えられてアナログＰ
ＬＬ回路とデジタルＰＬＬ回路とを選択可能にすること
を特徴とするジッタ抑圧回路。
と、遅延回路と、Ａ／Ｄコンバータと、ＣＰＵと、Ｄ／
Ａコンバータと、前記遅延回路及び前記Ｄ／Ａコンバー
タの出力を選択するスイッチと、該スイッチの出力側に
接続されたＶＣＯと、該ＶＣＯの出力を分周し、入力信
号と前記位相比較器で位相比較する分周器とを備え、前
記スイッチは前記ＣＰＵにより切替えられてアナログＰ
ＬＬ回路とデジタルＰＬＬ回路とを選択可能にすること
を特徴とするジッタ抑圧回路。
【００１５】（７）前記遅延回路は、前記Ａ／Ｄコンバ
ータ及び前記Ｄ／Ａコンバータの伝播遅延と略一致させ
る上記（６）のジッタ抑圧回路。
ータ及び前記Ｄ／Ａコンバータの伝播遅延と略一致させ
る上記（６）のジッタ抑圧回路。
【００１６】
【発明の実施の形態】以下、本発明によるジッタ抑圧回
路の好適実施形態例を添付図、特に図１を参照して詳細
に説明する。
路の好適実施形態例を添付図、特に図１を参照して詳細
に説明する。
【００１７】先ず、図１は、本発明のジッタ抑圧回路の
好適実施形態例のブロック図を示す。このジッタ抑圧回
路は、夫々入力信号及び制御信号が印加される入力端子
１及び制御端子２を有する。入力端子１には、位相比較
器３、ローパスフィルタ４及びＡ／Ｄ（アナログ・デジ
タル）コンバータ６を介してＣＰＵ（中央演算装置）７
が接続される。
好適実施形態例のブロック図を示す。このジッタ抑圧回
路は、夫々入力信号及び制御信号が印加される入力端子
１及び制御端子２を有する。入力端子１には、位相比較
器３、ローパスフィルタ４及びＡ／Ｄ（アナログ・デジ
タル）コンバータ６を介してＣＰＵ（中央演算装置）７
が接続される。
【００１８】ＣＰＵ７の出力は、Ｄ／Ａ（デジタル・ア
ナログ）コンバータ８を介してアナログスイッチ９の一
方の入力端子１１に入力され、ローパスフィルタ４の出
力が遅延回路５を介してアナログスイッチ９の他方の入
力端子１０に入力される。アナログスイッチ９の出力
は、ＶＣＯ１２を介して出力端子１４に接続され、出力
クロック信号を出力する。また、ＶＣＯ１２の出力は、
Ｎ分周器１３にも入力され、Ｎ分周出力信号１８は、位
相比較器３に帰還される。
ナログ）コンバータ８を介してアナログスイッチ９の一
方の入力端子１１に入力され、ローパスフィルタ４の出
力が遅延回路５を介してアナログスイッチ９の他方の入
力端子１０に入力される。アナログスイッチ９の出力
は、ＶＣＯ１２を介して出力端子１４に接続され、出力
クロック信号を出力する。また、ＶＣＯ１２の出力は、
Ｎ分周器１３にも入力され、Ｎ分周出力信号１８は、位
相比較器３に帰還される。
【００１９】制御端子２の制御信号は、ＣＰＵ７に印加
され、また位相比較器３からの周期検出信号１５もＣＰ
Ｕ７に入力される。ＣＰＵ７は、アナログスイッチ９の
切替信号１６及びＮ分周器１３には分周数設定信号１７
を発生する。
され、また位相比較器３からの周期検出信号１５もＣＰ
Ｕ７に入力される。ＣＰＵ７は、アナログスイッチ９の
切替信号１６及びＮ分周器１３には分周数設定信号１７
を発生する。
【００２０】次に、図１のジッタ抑圧回路の動作を説明
する。このジッタ抑圧回路は、電源立上げ後、アナログ
スイッチ９を遅延回路５の出力側端子１０に接続する。
その結果、このジッタ抑圧回路はアナログＰＬＬ回路と
して動作する。アナログＰＬＬ回路として、ＰＬＬが同
期状態となると、アナログスイッチ９をＤ／Ａコンバー
タ８の出力端子１１に切替えてデジタルＰＬＬ回路とし
て動作させる。但し、このアナログスイッチ９の切替え
は、ＣＰＵ７が必要とする所定の演算処理後である。
する。このジッタ抑圧回路は、電源立上げ後、アナログ
スイッチ９を遅延回路５の出力側端子１０に接続する。
その結果、このジッタ抑圧回路はアナログＰＬＬ回路と
して動作する。アナログＰＬＬ回路として、ＰＬＬが同
期状態となると、アナログスイッチ９をＤ／Ａコンバー
タ８の出力端子１１に切替えてデジタルＰＬＬ回路とし
て動作させる。但し、このアナログスイッチ９の切替え
は、ＣＰＵ７が必要とする所定の演算処理後である。
【００２１】尚、遅延回路５は、Ａ／Ｄコンバータ６、
ＣＰＵ７及びＤ／Ａコンバータ８によるデジタル処理時
間との位相（時間）調整の為設けられている。換言する
と、遅延回路５は、Ａ／Ｄコンバータ６及びＤ／Ａコン
バータ８の伝播遅延を補償することが主目的である。し
かし、遅延回路５は、ローパスフィルタ４とＶＣＯ１２
間のバッファ機能をも有する。
ＣＰＵ７及びＤ／Ａコンバータ８によるデジタル処理時
間との位相（時間）調整の為設けられている。換言する
と、遅延回路５は、Ａ／Ｄコンバータ６及びＤ／Ａコン
バータ８の伝播遅延を補償することが主目的である。し
かし、遅延回路５は、ローパスフィルタ４とＶＣＯ１２
間のバッファ機能をも有する。
【００２２】先ず、図１のジッタ抑圧回路のアナログＰ
ＬＬ回路としての動作を説明する。ジッタ成分を含む入
力信号が入力信号端子１に入力される。この入力信号
と、Ｎ分周器１３との出力信号１８とを、位相比較器３
に入力して位相比較する。両信号の位相誤差は、ローパ
スフィルタ４で平滑されて電圧に変換される。この補正
電圧は、遅延回路５を介してＶＣＯ１２の出力端子１４
から、この電圧に対応する出力クロック信号を発生す
る。Ｎ分周器１３は、この出力クロック信号をＮ分周し
て位相比較器３へＮ分周信号１８として入力されること
上述のとおりである。
ＬＬ回路としての動作を説明する。ジッタ成分を含む入
力信号が入力信号端子１に入力される。この入力信号
と、Ｎ分周器１３との出力信号１８とを、位相比較器３
に入力して位相比較する。両信号の位相誤差は、ローパ
スフィルタ４で平滑されて電圧に変換される。この補正
電圧は、遅延回路５を介してＶＣＯ１２の出力端子１４
から、この電圧に対応する出力クロック信号を発生す
る。Ｎ分周器１３は、この出力クロック信号をＮ分周し
て位相比較器３へＮ分周信号１８として入力されること
上述のとおりである。
【００２３】このアナログＰＬＬ回路の周期が確立した
後、ローパスフィルタ４の出力電圧をＡ／Ｄコンバータ
６が取込み、対応するデジタル値に変換し、入力信号の
タイミングでＣＰＵ７に取込む。この取込まれた値が位
相誤差となる。
後、ローパスフィルタ４の出力電圧をＡ／Ｄコンバータ
６が取込み、対応するデジタル値に変換し、入力信号の
タイミングでＣＰＵ７に取込む。この取込まれた値が位
相誤差となる。
【００２４】ＣＰＵ７は、取込まれた位相誤差であるデ
ジタル値が予め決められたｔ個になったとき、後述する
ヒストグラム（図２参照）の作成手法によりＣＰＵ７で
演算処理され、その結果をＤ／Ａコンバータ８に出力す
る。このＤ／Ａコンバータ８は、ローパスフィルタ４の
出力電圧に近似する電圧を出力する。その後、ＣＰＵ７
は、アナログスイッチ９に切替信号１６を送り、アナロ
グスイッチ９をＤ／Ａコンバータ８の出力側端子１１に
切替えて、Ｄ／Ａコンバータ８の出力電圧をＶＣＯ１２
に入力する。その結果、デジタルＰＬＬ回路となり、安
定した出力クロック信号が出力端子１４から得られるこ
ととなる。
ジタル値が予め決められたｔ個になったとき、後述する
ヒストグラム（図２参照）の作成手法によりＣＰＵ７で
演算処理され、その結果をＤ／Ａコンバータ８に出力す
る。このＤ／Ａコンバータ８は、ローパスフィルタ４の
出力電圧に近似する電圧を出力する。その後、ＣＰＵ７
は、アナログスイッチ９に切替信号１６を送り、アナロ
グスイッチ９をＤ／Ａコンバータ８の出力側端子１１に
切替えて、Ｄ／Ａコンバータ８の出力電圧をＶＣＯ１２
に入力する。その結果、デジタルＰＬＬ回路となり、安
定した出力クロック信号が出力端子１４から得られるこ
ととなる。
【００２５】次に、図２のヒストグラムを参照して、Ｃ
ＰＵ７の演算処理過程を説明する。先ず、上述した手順
で位相誤差であるＡ／Ｄコンバータ６のデジタル値を入
力信号のタイミングで取込む。その際に、予めデジタル
値を記憶しておく領域を適当な値（クラス幅）で分割し
ておく。取込まれたデジタル値を適切なクラスに振分け
る。各クラスにおけるデータ数（度数）を計数する。
ＰＵ７の演算処理過程を説明する。先ず、上述した手順
で位相誤差であるＡ／Ｄコンバータ６のデジタル値を入
力信号のタイミングで取込む。その際に、予めデジタル
値を記憶しておく領域を適当な値（クラス幅）で分割し
ておく。取込まれたデジタル値を適切なクラスに振分け
る。各クラスにおけるデータ数（度数）を計数する。
【００２６】このようにして取込まれたデータ数が合計
ｔ個になったとき、既に取込まれた全データ数（ｔ個）
の各クラスのデータ数の割合（相対頻度）を各クラスに
つき算出し、相対頻度がある規定値以上である領域の平
均を求め、その値をＤ／Ａコンバータ８から出力する。
ｔ個になったとき、既に取込まれた全データ数（ｔ個）
の各クラスのデータ数の割合（相対頻度）を各クラスに
つき算出し、相対頻度がある規定値以上である領域の平
均を求め、その値をＤ／Ａコンバータ８から出力する。
【００２７】平均値をＤ／Ａコンバータ８に出力する
際、Ｄ／Ａコンバータ８に出力する平均値が含まれるク
ラスの相対頻度が９５％信頼できる区間（信頼区間）を
次式から計算する。 ｆ±１．９６√{ｆ（１−ｆ）／ｔ} ここでｆは相対頻度であり、ｔは全体のデータ数であ
る。
際、Ｄ／Ａコンバータ８に出力する平均値が含まれるク
ラスの相対頻度が９５％信頼できる区間（信頼区間）を
次式から計算する。 ｆ±１．９６√{ｆ（１−ｆ）／ｔ} ここでｆは相対頻度であり、ｔは全体のデータ数であ
る。
【００２８】その後、ＣＰＵ７に取込まれるデジタル値
が合計ｔ個になる毎に同様の手順で相対頻度を求め、そ
の中で一番相対頻度が高いクラスの相対頻度が前回の処
理で算出した信頼区間であれば、そのまま前回の処理で
算出した平均値を保持する。即ち、ＣＰＵ７は、前の平
均値をＤ／Ａコンバータ８に出し続ける。もし、信頼区
間外であれば、再度相対頻度が規定値以上である領域の
平均値を求め、前回の処理で算出した平均値と比較す
る。この新しい平均値が前回の平均値とある範囲内であ
れば、その値をＤ／Ａコンバータ８に出力する。もし、
所定範囲外であれば、所定係数（例えば１／２）で補正
してＤ／Ａコンバータ８に出力する。また、算出した平
均値は、次回の処理の為に保存しておくものとする。
が合計ｔ個になる毎に同様の手順で相対頻度を求め、そ
の中で一番相対頻度が高いクラスの相対頻度が前回の処
理で算出した信頼区間であれば、そのまま前回の処理で
算出した平均値を保持する。即ち、ＣＰＵ７は、前の平
均値をＤ／Ａコンバータ８に出し続ける。もし、信頼区
間外であれば、再度相対頻度が規定値以上である領域の
平均値を求め、前回の処理で算出した平均値と比較す
る。この新しい平均値が前回の平均値とある範囲内であ
れば、その値をＤ／Ａコンバータ８に出力する。もし、
所定範囲外であれば、所定係数（例えば１／２）で補正
してＤ／Ａコンバータ８に出力する。また、算出した平
均値は、次回の処理の為に保存しておくものとする。
【００２９】次に、図３を参照して、図１に示す本発明
のジッタ抑圧回路を画像信号処理に応用した応用例を説
明する。この応用例のブロック図で、図１のジッタ抑圧
回路に対応する構成素子には便宜上同じ参照符号を使用
する。
のジッタ抑圧回路を画像信号処理に応用した応用例を説
明する。この応用例のブロック図で、図１のジッタ抑圧
回路に対応する構成素子には便宜上同じ参照符号を使用
する。
【００３０】図３の画像信号処理への応用例にあって
は、位相比較器３、ローパスフィルタ４、遅延回路５、
Ａ／Ｄコンバータ６、ＣＰＵ７、Ｄ／Ａコンバータ８、
アナログスイッチ９、ＶＣＯ１２及びＮ分周器１３以外
に次の素子を含んでいる。即ち、Ｍ分周器２１、Ｗ分周
器２２及びフリップフロップ（Ｆ／Ｆ）２３である。
は、位相比較器３、ローパスフィルタ４、遅延回路５、
Ａ／Ｄコンバータ６、ＣＰＵ７、Ｄ／Ａコンバータ８、
アナログスイッチ９、ＶＣＯ１２及びＮ分周器１３以外
に次の素子を含んでいる。即ち、Ｍ分周器２１、Ｗ分周
器２２及びフリップフロップ（Ｆ／Ｆ）２３である。
【００３１】位相比較器３の入力端子１９には、入力Ｈ
Ｓ信号が入力される。Ｆ／Ｆ２３には、入力端子２０か
ら入力ＶＳ信号が入力される。また、制御端子２には、
制御信号が入力され、入力ＨＳ信号、入力ＶＳ信号と共
にＣＰＵ７に入力される。ＶＣＯ１２の出力端子２５か
ら出力クロック信号Ｉが出力され、Ｍ分周器２１の出力
端子２６から出力クロック信号ＩＩ力される。また、Ｗ
分周器２２及びＦ／Ｆ２３の出力端子２７、２８から夫
々出力ＨＳ信号及び出力ＶＳ信号が出力される。この回
路は、入力ＨＳ信号及び入力ＶＳ信号、即ち入力水平同
期信号及び入力垂直同期信号に基づき、周波数の高いク
ロック信号の発生及び水平／垂直同期信号の再生機能を
有する。
Ｓ信号が入力される。Ｆ／Ｆ２３には、入力端子２０か
ら入力ＶＳ信号が入力される。また、制御端子２には、
制御信号が入力され、入力ＨＳ信号、入力ＶＳ信号と共
にＣＰＵ７に入力される。ＶＣＯ１２の出力端子２５か
ら出力クロック信号Ｉが出力され、Ｍ分周器２１の出力
端子２６から出力クロック信号ＩＩ力される。また、Ｗ
分周器２２及びＦ／Ｆ２３の出力端子２７、２８から夫
々出力ＨＳ信号及び出力ＶＳ信号が出力される。この回
路は、入力ＨＳ信号及び入力ＶＳ信号、即ち入力水平同
期信号及び入力垂直同期信号に基づき、周波数の高いク
ロック信号の発生及び水平／垂直同期信号の再生機能を
有する。
【００３２】この回路では、ＣＰＵ７で演算処理した結
果をＤ／Ａコンバータ８に出力するタイミングを、次の
タイミングで処理する柔軟対応となっている。 （１） 入力ＶＳ信号のタイミングで出力する。 （２） 入力ＶＳ信号±（入力ＨＳ信号×ｔ）のタイミ
ングで出力する。 （３） ランダムなタイミングで出力する。
果をＤ／Ａコンバータ８に出力するタイミングを、次の
タイミングで処理する柔軟対応となっている。 （１） 入力ＶＳ信号のタイミングで出力する。 （２） 入力ＶＳ信号±（入力ＨＳ信号×ｔ）のタイミ
ングで出力する。 （３） ランダムなタイミングで出力する。
【００３３】また、この回路では、アナログ部の大半を
１個のＩＣ又はＬＳＩ（集積回路）化することができる
ので、簡単且つ安価に実現可能であることが理解できよ
う。更に、この応用例のジッタ抑圧回路は、図１と同様
に構成され、同様に動作するので、ここで詳細説明は省
略する。
１個のＩＣ又はＬＳＩ（集積回路）化することができる
ので、簡単且つ安価に実現可能であることが理解できよ
う。更に、この応用例のジッタ抑圧回路は、図１と同様
に構成され、同様に動作するので、ここで詳細説明は省
略する。
【００３４】以上、本発明のジッタ抑圧回路の好適実施
形態例及び応用例の構成及び動作を詳述した。しかし、
本発明の要旨を逸脱することなく種々の変形変更が可能
であることが理解できよう。例えば、上述の説明では、
アナログスイッチは電源立上げ時のみにアナログＰＬＬ
回路として動作するよう動作した。しかし、同期外れ、
即ち位相誤差が十分大きくなった際にはアナログＰＬＬ
とするようアナログスイッチを切替えるのが好ましい。
また、アナログＰＬＬ回路は、デジタルＰＬＬ回路より
も迅速に立上るので、電源立上げ後のアナログＰＬＬに
より得たＶＣＯへの電圧をＡ／Ｄコンバータ６によりデ
ジタルＰＬＬ回路に引き渡すことによりデジタルＰＬＬ
回路も迅速に立ち上げることが可能になる。
形態例及び応用例の構成及び動作を詳述した。しかし、
本発明の要旨を逸脱することなく種々の変形変更が可能
であることが理解できよう。例えば、上述の説明では、
アナログスイッチは電源立上げ時のみにアナログＰＬＬ
回路として動作するよう動作した。しかし、同期外れ、
即ち位相誤差が十分大きくなった際にはアナログＰＬＬ
とするようアナログスイッチを切替えるのが好ましい。
また、アナログＰＬＬ回路は、デジタルＰＬＬ回路より
も迅速に立上るので、電源立上げ後のアナログＰＬＬに
より得たＶＣＯへの電圧をＡ／Ｄコンバータ６によりデ
ジタルＰＬＬ回路に引き渡すことによりデジタルＰＬＬ
回路も迅速に立ち上げることが可能になる。
【００３５】
【発明の効果】上述の説明から理解される如く、本発明
のジッタ抑圧回路によると、アナログＰＬＬ回路とデジ
タルＰＬＬ回路の両方を有し、電源立上げ時等にはアナ
ログＰＬＬ回路にて迅速に立上げ、その後デジタルＰＬ
Ｌ回路として高信頼性、高安定性のジッタ抑圧が得られ
る。また、デジタルＰＬＬ回路の場合の補正タイミング
は種々のタイミングに柔軟に対応することが可能であ
る。更に、回路構成はＩＣ等を用いて比較的小型且つ安
価に実現できるという実用上の顕著な効果が得られる。
のジッタ抑圧回路によると、アナログＰＬＬ回路とデジ
タルＰＬＬ回路の両方を有し、電源立上げ時等にはアナ
ログＰＬＬ回路にて迅速に立上げ、その後デジタルＰＬ
Ｌ回路として高信頼性、高安定性のジッタ抑圧が得られ
る。また、デジタルＰＬＬ回路の場合の補正タイミング
は種々のタイミングに柔軟に対応することが可能であ
る。更に、回路構成はＩＣ等を用いて比較的小型且つ安
価に実現できるという実用上の顕著な効果が得られる。
【図１】本発明によるジッタ抑圧回路の好適実施形態例
のブロック図である。
のブロック図である。
【図２】図１におけるジッタ抑圧回路のＣＰＵの演算処
理過程の説明図である。
理過程の説明図である。
【図３】図１におけるジッタ抑圧回路を応用する画像信
号処理回路のブロック図である。
号処理回路のブロック図である。
【図４】従来のデジタルＰＬＬ回路のブロック図であ
る。
る。
３ 位相比較器 ４ ローパスフィルタ ５ 遅延回路 ６ Ａ／Ｄコンバータ ７ ＣＰＵ ８ Ｄ／Ａコンバータ ９ スイッチ １２ ＶＣＯ １３ 分周器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC21 CC38 CC41 CC52 CC58 DD09 DD34 DD35 DD36 DD48 GG07 HH10 KK03 KK25
Claims (7)
- 【請求項１】ジッタを含む入力信号分周器を受け、低ジ
ッタの出力クロック信号を出力するジッタ抑圧回路にお
いて、 位相比較器、ＶＣＯ及びを共通使用し、スイッチにより
切替可能なアナログＰＬＬ回路及びデジタルＰＬＬ回路
を構成することを特徴とするジッタ抑圧回路。 - 【請求項２】電源立上げ時には前記アナログＰＬＬ回路
を選択することを特徴とする請求項１に記載のジッタ抑
圧回路。 - 【請求項３】ＣＰＵを含み、前記アナログＰＬＬ回路が
選択されている期間に前記ＶＣＯへの適正位相誤正補正
信号を演算することを特徴とする請求項１又は２に記載
のジッタ抑圧回路。 - 【請求項４】前記ＣＰＵは、取込まれるｔ個のデジタル
値のヒストグラムにより相対頻度を求めて前記ＶＣＯの
補正信号を演算することを特徴とする請求項３に記載の
ジッタ抑圧回路。 - 【請求項５】前記デジタル値の相対頻度は予め定めた一
定周期で求め、前回の値と異なる場合、所定係数で順次
新しい補正信号に順次更新することを特徴とする請求項
４に記載のジッタ抑圧回路。 - 【請求項６】位相比較器と、ローパスフィルタと、遅延
回路と、Ａ／Ｄコンバータと、ＣＰＵと、Ｄ／Ａコンバ
ータと、前記遅延回路及び前記Ｄ／Ａコンバータの出力
を選択するスイッチと、該スイッチの出力側に接続され
たＶＣＯと、該ＶＣＯの出力を分周し、入力信号と前記
位相比較器で位相比較する分周器とを備え、前記スイッ
チは前記ＣＰＵにより切替えられてアナログＰＬＬ回路
とデジタルＰＬＬ回路とを選択可能にすることを特徴と
するジッタ抑圧回路。 - 【請求項７】前記遅延回路は、前記Ａ／Ｄコンバータ及
び前記Ｄ／Ａコンバータの伝播遅延と略一致させること
を特徴とする請求項６に記載のジッタ抑圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35021198A JP3250151B2 (ja) | 1998-12-09 | 1998-12-09 | ジッタ抑圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35021198A JP3250151B2 (ja) | 1998-12-09 | 1998-12-09 | ジッタ抑圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174620A true JP2000174620A (ja) | 2000-06-23 |
| JP3250151B2 JP3250151B2 (ja) | 2002-01-28 |
Family
ID=18408977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35021198A Expired - Fee Related JP3250151B2 (ja) | 1998-12-09 | 1998-12-09 | ジッタ抑圧回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3250151B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001086370A (ja) * | 1999-07-09 | 2001-03-30 | Matsushita Electric Ind Co Ltd | 画質補正装置 |
| JP2004329246A (ja) * | 2003-04-30 | 2004-11-25 | Toyomaru Industry Co Ltd | 遊技機 |
| JP2006279748A (ja) * | 2005-03-30 | 2006-10-12 | Mitsubishi Electric Corp | デジタルシステム |
| EP2267901A1 (de) * | 2009-06-19 | 2010-12-29 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zur Umsetzung eines analogen Signals |
| US8149030B2 (en) | 2009-03-30 | 2012-04-03 | Samsung Electronics Co., Ltd. | Clock generator to reduce long term jitter |
| CN109586713A (zh) * | 2017-09-29 | 2019-04-05 | 恩智浦有限公司 | 提供无抖动或抖动减少的输出信号的系统和方法 |
-
1998
- 1998-12-09 JP JP35021198A patent/JP3250151B2/ja not_active Expired - Fee Related
Cited By (8)
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| JP4498963B2 (ja) * | 2005-03-30 | 2010-07-07 | 三菱電機株式会社 | デジタルシステム |
| US8149030B2 (en) | 2009-03-30 | 2012-04-03 | Samsung Electronics Co., Ltd. | Clock generator to reduce long term jitter |
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| CN109586713A (zh) * | 2017-09-29 | 2019-04-05 | 恩智浦有限公司 | 提供无抖动或抖动减少的输出信号的系统和方法 |
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| Publication number | Publication date |
|---|---|
| JP3250151B2 (ja) | 2002-01-28 |
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