JPH04301926A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH04301926A JPH04301926A JP3064636A JP6463691A JPH04301926A JP H04301926 A JPH04301926 A JP H04301926A JP 3064636 A JP3064636 A JP 3064636A JP 6463691 A JP6463691 A JP 6463691A JP H04301926 A JPH04301926 A JP H04301926A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- clock
- reference clock
- phase
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 7
- 230000010355 oscillation Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ回路に関するも
のである。
のである。
【０００２】
【従来の技術】図３は、従来の位相同期ループ回路（以
下、「ＰＬＬ回路」という）を示すブロック回路図で、
１は位相比較器、２はローパスフィルタ（以下、「ＬＰ
Ｆ」という）、３は電圧制御発振器（以下、「ＶＣＯ」
という）、４は分周カウンタである。図４はＰＬＬ回路
が初期状態から同期状態に引き込むまでの動作を説明す
るためのタイミング図で、図４（ａ）は基準クロック、
図４（ｄ）は引き込み前の分周クロック、図４（ｅ）は
引き込み動作中の分周クロック、図４（ｆ）は引き込み
後の分周クロックである。
下、「ＰＬＬ回路」という）を示すブロック回路図で、
１は位相比較器、２はローパスフィルタ（以下、「ＬＰ
Ｆ」という）、３は電圧制御発振器（以下、「ＶＣＯ」
という）、４は分周カウンタである。図４はＰＬＬ回路
が初期状態から同期状態に引き込むまでの動作を説明す
るためのタイミング図で、図４（ａ）は基準クロック、
図４（ｄ）は引き込み前の分周クロック、図４（ｅ）は
引き込み動作中の分周クロック、図４（ｆ）は引き込み
後の分周クロックである。
【０００３】次に、動作について説明する。この例では
、１３．０９ＭＨＺの発振クロックに対して、２９．９
７ＨＺ の基準クロックで同期をとる場合について説明
する。位相比較器１は、基準クロックａと、分周カウン
タ４で４３６８００分周された発振クロックの分周クロ
ックとの位相差ｐを検出し、この位相差Ｐに応じた電圧
信号を出力する。ＬＰＦ２は、この出力電圧信号のノイ
ズ成分を除去し、ＶＣＯ３に入力する。ＶＣＯ３は、入
力電圧に応じて、中心周波数を１３．０９ＭＨＺ とす
るクロックを発振する。この発振クロックは、分周カウ
ンタ４で４３６８００分周されて、再び位相比較器１に
入力される。この一連の動作を繰り返すことにより、分
周クロックは次第に図４（ｄ）から図４（ｅ）の状態を
経て図４（ｆ）の状態となり、ほぼ安定する。
、１３．０９ＭＨＺの発振クロックに対して、２９．９
７ＨＺ の基準クロックで同期をとる場合について説明
する。位相比較器１は、基準クロックａと、分周カウン
タ４で４３６８００分周された発振クロックの分周クロ
ックとの位相差ｐを検出し、この位相差Ｐに応じた電圧
信号を出力する。ＬＰＦ２は、この出力電圧信号のノイ
ズ成分を除去し、ＶＣＯ３に入力する。ＶＣＯ３は、入
力電圧に応じて、中心周波数を１３．０９ＭＨＺ とす
るクロックを発振する。この発振クロックは、分周カウ
ンタ４で４３６８００分周されて、再び位相比較器１に
入力される。この一連の動作を繰り返すことにより、分
周クロックは次第に図４（ｄ）から図４（ｅ）の状態を
経て図４（ｆ）の状態となり、ほぼ安定する。
【０００４】
【発明が解決しようとする課題】従来のＰＬＬ回路は、
以上のように構成されているので、基準クロックの周波
数が比較的低く、分周カウンタ４の分周比の大きいＰＬ
Ｌ回路では、初期の分周クロックと基準クロックの位相
差ｐが図４（ａ）、（ｄ）のように大きい場合は、引き
込みに時間がかかるという問題点があった。
以上のように構成されているので、基準クロックの周波
数が比較的低く、分周カウンタ４の分周比の大きいＰＬ
Ｌ回路では、初期の分周クロックと基準クロックの位相
差ｐが図４（ａ）、（ｄ）のように大きい場合は、引き
込みに時間がかかるという問題点があった。
【０００５】本発明は、上記のような課題を軽減するた
めになされたもので、簡単な回路の追加だけで、初期の
位相差が大きくても短い時間内に引き込むことのできる
ＰＬＬ回路を得ることを目的とする。
めになされたもので、簡単な回路の追加だけで、初期の
位相差が大きくても短い時間内に引き込むことのできる
ＰＬＬ回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、分周クロックと基準クロックの位相差を検出する手
段と、この位相差が一定値以上であったときは分周カウ
ンタを基準クロックで強制的にリセットする手段とを備
えた点を特徴とする。
は、分周クロックと基準クロックの位相差を検出する手
段と、この位相差が一定値以上であったときは分周カウ
ンタを基準クロックで強制的にリセットする手段とを備
えた点を特徴とする。
【０００７】
【作用】本発明による位相差検出手段は、分周クロック
と基準クロックの位相差が一定値以上であるときは、基
準クロックに同期したタイミングのリセット信号を送出
して分周カウンタをリセットする。このため、ＰＬＬ回
路は、初期の位相差が大きくても早く引き込むことがで
きる。
と基準クロックの位相差が一定値以上であるときは、基
準クロックに同期したタイミングのリセット信号を送出
して分周カウンタをリセットする。このため、ＰＬＬ回
路は、初期の位相差が大きくても早く引き込むことがで
きる。
【０００８】
【実施例】実施例１．図１は、本発明の一実施例のブロ
ック回路図で、５は位相差検出回路で、分周カウンタ４
から出力される検出ウィンドウ信号の期間内に、基準ク
ロックが入力されたとき、当該基準クロックに同期した
リセット信号を出力する。図２は、本実施例の初期状態
から、ＰＬＬ回路が引き込むまでの動作を説明するため
のタイミング図で、図２（ａ）は基準クロック、図２（
ｂ）は検出ウィンドウ信号、図２（ｃ）は分周カウンタ
のリセット信号、図２（ｄ）〜（ｆ）は図４（ｄ）〜（
ｆ）と同様の引き込み前の分周クロックおよび引き込み
後の分周クロックである
ック回路図で、５は位相差検出回路で、分周カウンタ４
から出力される検出ウィンドウ信号の期間内に、基準ク
ロックが入力されたとき、当該基準クロックに同期した
リセット信号を出力する。図２は、本実施例の初期状態
から、ＰＬＬ回路が引き込むまでの動作を説明するため
のタイミング図で、図２（ａ）は基準クロック、図２（
ｂ）は検出ウィンドウ信号、図２（ｃ）は分周カウンタ
のリセット信号、図２（ｄ）〜（ｆ）は図４（ｄ）〜（
ｆ）と同様の引き込み前の分周クロックおよび引き込み
後の分周クロックである
【０００９】次に、動作について説明する。まず、初期
状態において、発振クロックを分周カウンタ４で４３６
８００分周した分周クロックが、図２（ｅ）の位相であ
った場合、基準クロックとの位相差ｐは検出ウィンド信
号内にあるため、リセット信号は送出されず、従来例と
同様に、位相比較器１で位相差が検出され、その位相差
ｐに応じた電圧信号が出力される。
状態において、発振クロックを分周カウンタ４で４３６
８００分周した分周クロックが、図２（ｅ）の位相であ
った場合、基準クロックとの位相差ｐは検出ウィンド信
号内にあるため、リセット信号は送出されず、従来例と
同様に、位相比較器１で位相差が検出され、その位相差
ｐに応じた電圧信号が出力される。
【００１０】次に、初期状態の発振クロックを分周カウ
ンタ４で４３６８００分周した分周クロックが、図２（
ｄ）の位相であった場合、基準クロックとの位相差ｐは
検出ウィンドウ信号内に入っていないため、位相差検出
回路５からリセット信号が送出され、分周カウンタ４は
基準クロックに同期したタイミングでリセットされるの
で分周クロックは図２（ｆ）の状態になり、一気に引き
込まれる。
ンタ４で４３６８００分周した分周クロックが、図２（
ｄ）の位相であった場合、基準クロックとの位相差ｐは
検出ウィンドウ信号内に入っていないため、位相差検出
回路５からリセット信号が送出され、分周カウンタ４は
基準クロックに同期したタイミングでリセットされるの
で分周クロックは図２（ｆ）の状態になり、一気に引き
込まれる。
【００１１】なお、上記実施例では、基準クロックに２
９．９７ＨＺ 、発振クロックに１３．０９ＭＨＺ を
選び、分周カウンタ４は４３６８００カウントしている
が、任意の周波数のクロックと分周比が選べることはい
うまでもない。
９．９７ＨＺ 、発振クロックに１３．０９ＭＨＺ を
選び、分周カウンタ４は４３６８００カウントしている
が、任意の周波数のクロックと分周比が選べることはい
うまでもない。
【００１２】また、検出ウィンドウ信号の区間を、どの
ように設定するかも自由である。
ように設定するかも自由である。
【００１３】また、上記実施例では、分周カウンタのリ
セットタイミングを、分周クロックと基準クロックの位
相差ｐが、分周カウンタにより生成した検出ウィンドウ
信号の範囲外の場合としているが、位相比較器の出力電
圧が所定範囲外の場合としても同様の効果が得られる。
セットタイミングを、分周クロックと基準クロックの位
相差ｐが、分周カウンタにより生成した検出ウィンドウ
信号の範囲外の場合としているが、位相比較器の出力電
圧が所定範囲外の場合としても同様の効果が得られる。
【００１４】実施例２．上記実施例では、検出ウィンド
ウ信号内に基準クロックがあるか否かを検出して、リセ
ット信号を送出するようにしたが、電源投入時など、Ｐ
ＬＬ回路が安定動作状態になった直後に、基準クロック
に同期したタイミングで分周カウンタをリセットするよ
うにしてもよい。
ウ信号内に基準クロックがあるか否かを検出して、リセ
ット信号を送出するようにしたが、電源投入時など、Ｐ
ＬＬ回路が安定動作状態になった直後に、基準クロック
に同期したタイミングで分周カウンタをリセットするよ
うにしてもよい。
【００１５】
【発明の効果】このように、本発明によれば、初期位相
差が一定以上あるとき、分周カウンタを基準クロックで
分周カウンタを強制的にリセットするように構成したの
で、基準クロックの周波数が比較的低く、分周比の大き
いＰＬＬ回路でも、一定時間内に早く引き込むことがで
きる効果がある。
差が一定以上あるとき、分周カウンタを基準クロックで
分周カウンタを強制的にリセットするように構成したの
で、基準クロックの周波数が比較的低く、分周比の大き
いＰＬＬ回路でも、一定時間内に早く引き込むことがで
きる効果がある。
【図１】本発明の一実施例であるＰＬＬ回路を示すブロ
ック回路図である。
ック回路図である。
【図２】本実施例の動作を説明するためのタイミング図
である。
である。
【図３】従来のＰＬＬ回路を示すブロック回路図である
。
。
【図４】従来例の動作を説明するためのタイミング図で
ある。
ある。
１ 位相比較器
３ 電圧制御発振器
４ 分周カウンタ
５ 位相差検出回路
Claims (2)
- 【請求項１】 電圧制御発振器から出力される発振ク
ロックを分周カウンタで分周し、位相比較器でこの分周
クロックと基準クロックとの位相差に応じた電圧信号を
発生して上記電圧制御発振器に入力し、上記分周クロッ
クの位相を基準クロックの位相に同期させるように構成
されたＰＬＬ回路において、基準クロックと分周クロッ
クの位相差を検出する手段と、この検出された位相差が
予め定めた範囲内であるときは通常の引き込み動作を行
なわせ、範囲外であるときは上記分周カウンタを上記基
準クロックに同期したタイミングでもってリセットする
手段とを備えたことを特徴とするＰＬＬ回路。 - 【請求項２】 電圧制御発振器から出力される発振ク
ロックを分周カウンタで分周し、位相比較器でこの分周
クロックと基準クロックとの位相差に応じた電圧信号を
発生して上記電圧制御発振器に入力し、上記分周クロッ
クの位相を基準クロックの位相に同期させるように構成
されたＰＬＬ回路において、当該ＰＬＬ回路が安定動作
状態になった直後に上記分周カウンタを基準クロックに
同期したタイミングでリセットする手段を備えたことを
特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064636A JPH04301926A (ja) | 1991-03-28 | 1991-03-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064636A JPH04301926A (ja) | 1991-03-28 | 1991-03-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04301926A true JPH04301926A (ja) | 1992-10-26 |
Family
ID=13263954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064636A Pending JPH04301926A (ja) | 1991-03-28 | 1991-03-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04301926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108667455A (zh) * | 2017-03-31 | 2018-10-16 | 意法半导体国际有限公司 | 具有通过未修整振荡器提供的参考信号的锁定环电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162526A (en) * | 1981-03-30 | 1982-10-06 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS62128211A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | 周波数シンセサイザ |
-
1991
- 1991-03-28 JP JP3064636A patent/JPH04301926A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162526A (en) * | 1981-03-30 | 1982-10-06 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS62128211A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | 周波数シンセサイザ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108667455A (zh) * | 2017-03-31 | 2018-10-16 | 意法半导体国际有限公司 | 具有通过未修整振荡器提供的参考信号的锁定环电路 |
| CN108667455B (zh) * | 2017-03-31 | 2022-04-26 | 意法半导体国际有限公司 | 具有通过未修整振荡器提供的参考信号的锁定环电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2924773B2 (ja) | 位相同期システム | |
| US6166606A (en) | Phase and frequency locked clock generator | |
| US6018273A (en) | Externally-synchronized voltage-controlled oscillator in phase locked loop | |
| JPS5957530A (ja) | 位相同期回路 | |
| JP2002198807A (ja) | Ｐｌｌ回路および光通信受信装置 | |
| JPH04301926A (ja) | Ｐｌｌ回路 | |
| JP2000228660A (ja) | クロック再生／識別装置 | |
| JPH07120942B2 (ja) | Ｐｌｌ回路 | |
| JP2970843B2 (ja) | Ｐｌｌ回路 | |
| JP2000174620A (ja) | ジッタ抑圧回路 | |
| JP3180865B2 (ja) | 適応型ｐｌｌ回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPH09130237A (ja) | Ｐｌｌ回路及び転送データ信号処理装置 | |
| JPH05199498A (ja) | クロツク発生回路 | |
| JP2994021B2 (ja) | Ｐｌｌ周波数シンセサイザー | |
| JPH0795051A (ja) | ディジタルｐｌｌ回路 | |
| JPH0458614A (ja) | Ｐｌｌシンセサイザ | |
| JPH0442617A (ja) | Ｐｌｌ回路 | |
| JPH1127143A (ja) | Ｐｌｌ発振回路 | |
| JPS62136174A (ja) | 周波数制御回路 | |
| JPS6342522A (ja) | 位相同期ル−プ回路 | |
| JPH11177843A (ja) | 位相同期回路 | |
| JPH1155115A (ja) | 外部同期クロック発生装置 | |
| JPH08336061A (ja) | Ｐｌｌ装置 | |
| JPH08172355A (ja) | Ｐｌｌ回路 |