JPS6342522A - 位相同期ル−プ回路 - Google Patents
位相同期ル−プ回路Info
- Publication number
- JPS6342522A JPS6342522A JP61187105A JP18710586A JPS6342522A JP S6342522 A JPS6342522 A JP S6342522A JP 61187105 A JP61187105 A JP 61187105A JP 18710586 A JP18710586 A JP 18710586A JP S6342522 A JPS6342522 A JP S6342522A
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- phase
- signal
- circuit
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＦＭ復調等に用いられる、位相同期ループ回
路（以下ＰＬＬ回路という）に関するものである。
路（以下ＰＬＬ回路という）に関するものである。
従来の技術
以下、図面を参照しながら、従来のＰＬＬ回路の一例に
ついて説明する。
ついて説明する。
第４図は、従来のＰＬＬ回路の一般的な構成を示すもの
である。第４図において、１は位相比較器、２はローパ
スフィルタ（以下ＬＰＦという）、３は電圧制御発振器
（以下■Ｃｏという）である。
である。第４図において、１は位相比較器、２はローパ
スフィルタ（以下ＬＰＦという）、３は電圧制御発振器
（以下■Ｃｏという）である。
以上のように構成されたＰＬＬ回路について、その動作
を説明すると、入力信号Ａは、ＶＣＯ３の出力信号Ｂと
位相比較器１によって位相比較され、その誤差信号Ｃを
発生する。誤差信号ＣはＬＰＦ２によって平滑化され、
ＶＣＯｓの制御信号りとなる。
を説明すると、入力信号Ａは、ＶＣＯ３の出力信号Ｂと
位相比較器１によって位相比較され、その誤差信号Ｃを
発生する。誤差信号ＣはＬＰＦ２によって平滑化され、
ＶＣＯｓの制御信号りとなる。
従って、入力信号Ａの位相変動に追従して、信号りのレ
ベルが変化するため、ＶＣＯ３の出力信号の位相は常に
入力信号ＡＫ同期した状態に保たれる。
ベルが変化するため、ＶＣＯ３の出力信号の位相は常に
入力信号ＡＫ同期した状態に保たれる。
発明が解決しようとする問題点
しかしながら、第４図に示す従来の構成では、何らかの
原因によって、信号Ａ又はＢに、外乱としてノイズが混
入してきた場合、ＰＬＬ回路の同期状態が乱れるという
問題点を有していた。
原因によって、信号Ａ又はＢに、外乱としてノイズが混
入してきた場合、ＰＬＬ回路の同期状態が乱れるという
問題点を有していた。
本発明は上記問題点に鑑み、ノイズなどの外乱が混入し
ても同期状態が乱れることがないＰＬＬ回路を提供する
ことを目的とする。
ても同期状態が乱れることがないＰＬＬ回路を提供する
ことを目的とする。
問題点を解決するための手段
上記問題点を解決するために本発明のＰＬＬ回路は、位
相同期状態と非同期状態を判定するための同期検出回路
と、位相同期点を中心にある一定のパルス幅を有する信
号を発生する位相比較制限信号発生回路と、同期検出回
路の出力信号と、位相比較制限信号発生回路の出力信号
によって、ＶＣＯの出力信号が位相比較器へ入力される
のを遮断するための論理回路を備えた構成となっている
。
相同期状態と非同期状態を判定するための同期検出回路
と、位相同期点を中心にある一定のパルス幅を有する信
号を発生する位相比較制限信号発生回路と、同期検出回
路の出力信号と、位相比較制限信号発生回路の出力信号
によって、ＶＣＯの出力信号が位相比較器へ入力される
のを遮断するための論理回路を備えた構成となっている
。
作 用
本発明は、上記した構成によって、ＰＬＬ回路が非同期
状態から同期状態に移行する過渡状態においては、常に
入力信号と、ＶＣＯの出力信号とを位相比較し、同期状
態が成立した後には、位相比較制限信号発生回路の出力
信号で規定される範囲外では、位相比較器への入力を遮
断するため、ＰＬＬの入力信号、あるいはｖＣＱの出力
信号に混入して同期状態を乱す外乱の影響を最小限にと
どめることができる。
状態から同期状態に移行する過渡状態においては、常に
入力信号と、ＶＣＯの出力信号とを位相比較し、同期状
態が成立した後には、位相比較制限信号発生回路の出力
信号で規定される範囲外では、位相比較器への入力を遮
断するため、ＰＬＬの入力信号、あるいはｖＣＱの出力
信号に混入して同期状態を乱す外乱の影響を最小限にと
どめることができる。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例におけるＰＬＬ回路を示す
ものである。
ものである。
第１図において、１，２．３はそれぞれ、位相比較器、
ＬＰＦ、ＶＣＯであり、これらは第４図に示す従来のも
のと同様のものである。４はＰＬＬの同期検出回路で、
本実施例では、ＶＣＯ３の制御信号りのレベルを判定す
る方式のものを用いているが位相比較器１への２つの入
力信号の入力タイミングを連続して監視するタイプのも
のも有効である。また、同期検出回路４の出力信号Ｅは
”Ｈ”レベルで同期、”Ｌ”レベルで非同期としている
。
ＬＰＦ、ＶＣＯであり、これらは第４図に示す従来のも
のと同様のものである。４はＰＬＬの同期検出回路で、
本実施例では、ＶＣＯ３の制御信号りのレベルを判定す
る方式のものを用いているが位相比較器１への２つの入
力信号の入力タイミングを連続して監視するタイプのも
のも有効である。また、同期検出回路４の出力信号Ｅは
”Ｈ”レベルで同期、”Ｌ”レベルで非同期としている
。
５は位相比較制限信号発生回路で、ＰＬＬへの入力信号
Ａを入力信号とし、位相同期点を中心にして、ある一定
のパルス幅を持つ信号Ｆを発生する。
Ａを入力信号とし、位相同期点を中心にして、ある一定
のパルス幅を持つ信号Ｆを発生する。
６．７はＮＡＮＤ ゲート、８はＡＮＤゲートであり
、ＮＡＮＤゲート６には、同期検出回路４の出力信号Ｅ
と、位相比較制限信号発生回路６の出力信号Ｆが入力さ
れており、ＮＡＮＤ ゲート７には、同期検出回路４の
出力信号Ｅと、ＮＡＮＤ ゲート６の出力信号Ｇが入力
されている。またＡＮＤゲート８には、ＮＡＮＤゲート
７の出力信号ＨとＶＣＯ３の出力信号Ｂが入力されてお
り、その出力・信号Ｉが位相比較器１に、ＰＬＬの入力
信号Ａとともに入力されている。
、ＮＡＮＤゲート６には、同期検出回路４の出力信号Ｅ
と、位相比較制限信号発生回路６の出力信号Ｆが入力さ
れており、ＮＡＮＤ ゲート７には、同期検出回路４の
出力信号Ｅと、ＮＡＮＤ ゲート６の出力信号Ｇが入力
されている。またＡＮＤゲート８には、ＮＡＮＤゲート
７の出力信号ＨとＶＣＯ３の出力信号Ｂが入力されてお
り、その出力・信号Ｉが位相比較器１に、ＰＬＬの入力
信号Ａとともに入力されている。
以上のように構成されたＰＬＬ回路について、第１図、
第２図、第３図を用いてその動作を説明する。
第２図、第３図を用いてその動作を説明する。
まず第２図は、第１図に示した構成におけるＰＬＬの非
同期状態から同期状態へ移行するときの過渡期における
タイミングチャートを示したものである。
同期状態から同期状態へ移行するときの過渡期における
タイミングチャートを示したものである。
非同期状態においては、同期検出回路４の出力信号Ｅの
状態がＬ” レベルのため、ＮＡＮＤ ゲート７の出
力Ｈは常に”Ｈ”レベルとなり、ＶＣＯ３の出力信号Ｂ
は、ＡＮＤゲート８を単に通過するだけで、信号Ｉとな
って、位相比較器１に入力される。従って非同期状態に
おいては、位相比較制限信号発生回路５の出力信号Ｆの
影響は無視され、ＰＬＬの引き込み速度が劣化すること
はない。
状態がＬ” レベルのため、ＮＡＮＤ ゲート７の出
力Ｈは常に”Ｈ”レベルとなり、ＶＣＯ３の出力信号Ｂ
は、ＡＮＤゲート８を単に通過するだけで、信号Ｉとな
って、位相比較器１に入力される。従って非同期状態に
おいては、位相比較制限信号発生回路５の出力信号Ｆの
影響は無視され、ＰＬＬの引き込み速度が劣化すること
はない。
一方、同期状態（この場合は入力信号Ａの立ち下りと位
相比較器１のもう一方の入力信号工が一致したときをも
って同期状態とする）においては、第３図のタイミング
チャートに示す様に、同期検出回路の出力信号Ｅは”Ｈ
”となるため、ＮＡＮＤゲート６の出力信号Ｇは、位相
比較制限信号発生回路５の出力信号Ｆを反転した形とな
る。さらに、信号Ｇと、信号ＥはＮＡＮＤゲート７に入
力されており、その出力信号Ｈは、信号Ｆと同様のもの
となってＡＮＤゲート８に入力される。ＡＮＤゲート８
には、ＶＣＯ３の出力信号Ｂも入力されているため、Ａ
ＮＤゲート８の出力信号工は、信号Ｈ１即ち、位相比較
制限信号発生回路５の出力信号Ｆの”Ｈ”レベル区間に
存在する信号のみとなって位相比較器１に入力されるこ
とになる。従って、第３図において、ＶＣＯａの出力信
号Ｂに点線で示したノイズ成分は、位相比較制限信号発
生回路５の出力信号Ｆの”Ｈ”レベル区間外にあるため
、ＮＡＮＤ ゲート６．７．ＡＮＤゲート８で構成され
る論理回路によってマスクされることになり、このノイ
ズ成分が位相比較器１に入力されることはない。従って
ノイズによるＰＬＬの同期状態の乱れを防止することが
できる。
相比較器１のもう一方の入力信号工が一致したときをも
って同期状態とする）においては、第３図のタイミング
チャートに示す様に、同期検出回路の出力信号Ｅは”Ｈ
”となるため、ＮＡＮＤゲート６の出力信号Ｇは、位相
比較制限信号発生回路５の出力信号Ｆを反転した形とな
る。さらに、信号Ｇと、信号ＥはＮＡＮＤゲート７に入
力されており、その出力信号Ｈは、信号Ｆと同様のもの
となってＡＮＤゲート８に入力される。ＡＮＤゲート８
には、ＶＣＯ３の出力信号Ｂも入力されているため、Ａ
ＮＤゲート８の出力信号工は、信号Ｈ１即ち、位相比較
制限信号発生回路５の出力信号Ｆの”Ｈ”レベル区間に
存在する信号のみとなって位相比較器１に入力されるこ
とになる。従って、第３図において、ＶＣＯａの出力信
号Ｂに点線で示したノイズ成分は、位相比較制限信号発
生回路５の出力信号Ｆの”Ｈ”レベル区間外にあるため
、ＮＡＮＤ ゲート６．７．ＡＮＤゲート８で構成され
る論理回路によってマスクされることになり、このノイ
ズ成分が位相比較器１に入力されることはない。従って
ノイズによるＰＬＬの同期状態の乱れを防止することが
できる。
また、本実施例では、ＶＣＯ３の出力信号に外乱が混入
した場合について述べたが、ＰＬＬへの入力信号、即ち
、第１図Ａに示す信号に外乱が混入した場合についても
、適用可能である。
した場合について述べたが、ＰＬＬへの入力信号、即ち
、第１図Ａに示す信号に外乱が混入した場合についても
、適用可能である。
また、本実施例は、以上説明した一般的なＰＬＬだけで
なく、モータの位相制御回路にも適用できる。即ち、第
１図に示すＶＣＯ３をモータに、ＶＣＯ３の出力信号Ｂ
をモータの回転数−周波数変換装置の出力信号に置き換
えることにより、モータの位相同期時における外乱の混
入によるモータの同期の乱れを防ぐことができる。
なく、モータの位相制御回路にも適用できる。即ち、第
１図に示すＶＣＯ３をモータに、ＶＣＯ３の出力信号Ｂ
をモータの回転数−周波数変換装置の出力信号に置き換
えることにより、モータの位相同期時における外乱の混
入によるモータの同期の乱れを防ぐことができる。
発明の効果
以上のように本発明によれば、同期検出回路の出力状態
（即ち同期状態か非同期状態かの判定）によって、非同
期状態においては、位相比較制限信号発生回路の出力信
号を無視し、同期状態においては、位相比較制限信号発
生回路の出力信号によって、ＶＣＯの出力信号をマスク
するような論理回路を設けることにより、ＰＬＬの非同
期状態から同期状態へ移行するときの引き込み速度を劣
化させることなく、同期状態におけるＶＣＯの出力信号
に突入するノイズによって、その同期状態を乱されるこ
とのないＰＬＬを実現することができ、同様な効果が、
モータの位相制御回路に得ることができる。
（即ち同期状態か非同期状態かの判定）によって、非同
期状態においては、位相比較制限信号発生回路の出力信
号を無視し、同期状態においては、位相比較制限信号発
生回路の出力信号によって、ＶＣＯの出力信号をマスク
するような論理回路を設けることにより、ＰＬＬの非同
期状態から同期状態へ移行するときの引き込み速度を劣
化させることなく、同期状態におけるＶＣＯの出力信号
に突入するノイズによって、その同期状態を乱されるこ
とのないＰＬＬを実現することができ、同様な効果が、
モータの位相制御回路に得ることができる。
第１図は本発明の一実施例におけるＰＬＬ回路の構成を
示すブロック図、第２図は第１図におけるＰＬＬの非同
期時の各信号のタイミングチャート、第３図は第１図に
おけるＰＬＬの同期状態の各信号のタイミングチャート
、第４図は従来のＰＰＬＬ回路の一般的な構成を示すブ
ロック図である。 １・・・・・・位相比較器、２・・・・・・ＬＰＦ、３
・・・・・・電圧制御発振器、４・・・・・・同期検出
回路、５・・・・・・位相比較制限信号発生回路、６，
７・−・・・・ＮＡＮＤ ゲート、８・・・−・・ＡＮ
Ｄゲート。
示すブロック図、第２図は第１図におけるＰＬＬの非同
期時の各信号のタイミングチャート、第３図は第１図に
おけるＰＬＬの同期状態の各信号のタイミングチャート
、第４図は従来のＰＰＬＬ回路の一般的な構成を示すブ
ロック図である。 １・・・・・・位相比較器、２・・・・・・ＬＰＦ、３
・・・・・・電圧制御発振器、４・・・・・・同期検出
回路、５・・・・・・位相比較制限信号発生回路、６，
７・−・・・・ＮＡＮＤ ゲート、８・・・−・・ＡＮ
Ｄゲート。
Claims (1)
- ２つの入力信号の位相誤差を検出するための位相比較器
と、前記位相比較器の出力信号で発振周波数が制御され
る電圧制御発振器と、前記位相比較回路の２つの入力信
号の同期状態を判定するための同期検出回路と、前記位
相比較器の位相同期点を中心として一定のパルス幅を有
する信号を発生しうる位相比較制限信号発生回路と、前
記位相比較制限信号発生回路の出力信号による前記位相
比較器への入力制限を、前記同期検出回路の出力信号に
よって制御可能な論理回路とを備えたことを特徴とする
位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187105A JPS6342522A (ja) | 1986-08-08 | 1986-08-08 | 位相同期ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187105A JPS6342522A (ja) | 1986-08-08 | 1986-08-08 | 位相同期ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6342522A true JPS6342522A (ja) | 1988-02-23 |
Family
ID=16200188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61187105A Pending JPS6342522A (ja) | 1986-08-08 | 1986-08-08 | 位相同期ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6342522A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007204119A (ja) * | 2006-02-02 | 2007-08-16 | Kawasaki Heavy Ind Ltd | パレット用梱包箱及び梱包箱付きパレット |
| JP2008018984A (ja) * | 2006-07-14 | 2008-01-31 | Sharp Corp | パレット一体型包装箱 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654129A (en) * | 1979-10-09 | 1981-05-14 | Hitachi Ltd | Phase synchronism circuit |
| JPS5779743A (en) * | 1980-11-05 | 1982-05-19 | Marantz Japan Inc | Synchronizing shape circuit |
| JPS5830237A (ja) * | 1981-08-17 | 1983-02-22 | Fujitsu Ltd | 帰還形位相制御回路の同期外れ検出方式 |
| JPS6039914A (ja) * | 1983-07-13 | 1985-03-02 | プレツシー オーバーシーズ リミテツド | 位相同期ループ回路 |
-
1986
- 1986-08-08 JP JP61187105A patent/JPS6342522A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654129A (en) * | 1979-10-09 | 1981-05-14 | Hitachi Ltd | Phase synchronism circuit |
| JPS5779743A (en) * | 1980-11-05 | 1982-05-19 | Marantz Japan Inc | Synchronizing shape circuit |
| JPS5830237A (ja) * | 1981-08-17 | 1983-02-22 | Fujitsu Ltd | 帰還形位相制御回路の同期外れ検出方式 |
| JPS6039914A (ja) * | 1983-07-13 | 1985-03-02 | プレツシー オーバーシーズ リミテツド | 位相同期ループ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007204119A (ja) * | 2006-02-02 | 2007-08-16 | Kawasaki Heavy Ind Ltd | パレット用梱包箱及び梱包箱付きパレット |
| JP2008018984A (ja) * | 2006-07-14 | 2008-01-31 | Sharp Corp | パレット一体型包装箱 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100411551B1 (ko) | 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법 | |
| JPH06244717A (ja) | 発振器クロック信号生成回路 | |
| JPH03132117A (ja) | 位相周波数比較器 | |
| JPH09266442A (ja) | 位相同期システム | |
| KR950013046A (ko) | 위상록 루프회로 | |
| JPS6342522A (ja) | 位相同期ル−プ回路 | |
| JPH07120942B2 (ja) | Ｐｌｌ回路 | |
| KR100498411B1 (ko) | 주파수동기제어방법및이를수행하는위상동기루프 | |
| JPS60134525A (ja) | 同期信号回路 | |
| JPH05227017A (ja) | 収束モード切り換え式ディジタルｐｌｌ装置 | |
| JP2710969B2 (ja) | 位相同期ループ装置 | |
| KR930004859B1 (ko) | 위상 고정 루프 회로의 위상 검출장치 | |
| KR100299510B1 (ko) | 액정표시소자의 위상차 검출회로 | |
| JP2556542B2 (ja) | 同期回路 | |
| JPH09130237A (ja) | Ｐｌｌ回路及び転送データ信号処理装置 | |
| JPS60190024A (ja) | デイジタル位相同期回路 | |
| JPH03101311A (ja) | 位相同期発振回路 | |
| KR940010711A (ko) | 영상 검파 회로 | |
| JPH11177843A (ja) | 位相同期回路 | |
| JPH05110428A (ja) | 位相同期回路 | |
| JPS5949023A (ja) | 同期信号回路 | |
| JPH06343043A (ja) | フェーズ・ロックド・ループ装置 | |
| JPS63116521A (ja) | 周波数−電圧変換器 | |
| JP2549431B2 (ja) | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 | |
| JPH01198828A (ja) | フェーズロックドループ回路 |