JPS60134525A - 同期信号回路 - Google Patents
同期信号回路Info
- Publication number
- JPS60134525A JPS60134525A JP58242454A JP24245483A JPS60134525A JP S60134525 A JPS60134525 A JP S60134525A JP 58242454 A JP58242454 A JP 58242454A JP 24245483 A JP24245483 A JP 24245483A JP S60134525 A JPS60134525 A JP S60134525A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- output
- phase
- synchronizing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims description 28
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
不発゛明は、信号処理系回路において、ＰＬＬ（位相同
期ループ）を構成する同期信号回路に関するものである
。
期ループ）を構成する同期信号回路に関するものである
。
従来例の構成とその問題点
従来のＰＬＬ回路は、位相比較回路と電圧制御発振回路
とでループを構成され、位相比較回路に入力した同期信
号に基づきｍ倍の周波数を、電圧制御発振回路で発振さ
せ、その発振出力は（１／ｍ）分局回路で（１７ｍ ）
に分周された出力同期信号とな多入力同期信号が欠落及
び不連続となると、位相比較回路において（１／ｍ）分
局回路の位相がずれたと判断され、電圧制御回路の位相
ずらす方向に誤差信号を出力する。これによシ正しくロ
ックしていた電圧制御発振回路の周波数がずれてしまい
、ＰＬＬ回路の同期が大きく乱れるという欠点があった
。したがってそれに伴う信号処理系回路の動作が正常に
動作されないことは言うまでもない０ 発明の目的 本発明は、入力同期信号が欠落及び不連続となっても、
正常にＰＬＬ；（位相同期ループ）を構成する同期信号
回路であり、上記の不都合を除去しようとするものであ
る。
とでループを構成され、位相比較回路に入力した同期信
号に基づきｍ倍の周波数を、電圧制御発振回路で発振さ
せ、その発振出力は（１／ｍ）分局回路で（１７ｍ ）
に分周された出力同期信号とな多入力同期信号が欠落及
び不連続となると、位相比較回路において（１／ｍ）分
局回路の位相がずれたと判断され、電圧制御回路の位相
ずらす方向に誤差信号を出力する。これによシ正しくロ
ックしていた電圧制御発振回路の周波数がずれてしまい
、ＰＬＬ回路の同期が大きく乱れるという欠点があった
。したがってそれに伴う信号処理系回路の動作が正常に
動作されないことは言うまでもない０ 発明の目的 本発明は、入力同期信号が欠落及び不連続となっても、
正常にＰＬＬ；（位相同期ループ）を構成する同期信号
回路であり、上記の不都合を除去しようとするものであ
る。
発明の構成
本発明は同期信号を入力と腰ｎ（ｎは正の数）倍の周波
数で発振する対称形位相弁別回路を有する自動周波数制
御手段と、前記自動周波数制御手段の出力のｍ （ｍは
正の数）倍の周波数で発振する電圧制御発振手段と、前
記電圧制御発振手段の出力を（１７ｍ ）に分周する分
周手段と、前自動周波数、制阿手段からの田方と、前記
分周手段からの出力との位相比較を行う位相比較手段に
よシ、位相同期ループを構成した同期信号回路である。
数で発振する対称形位相弁別回路を有する自動周波数制
御手段と、前記自動周波数制御手段の出力のｍ （ｍは
正の数）倍の周波数で発振する電圧制御発振手段と、前
記電圧制御発振手段の出力を（１７ｍ ）に分周する分
周手段と、前自動周波数、制阿手段からの田方と、前記
分周手段からの出力との位相比較を行う位相比較手段に
よシ、位相同期ループを構成した同期信号回路である。
実施例の説明
第１図は本発明の一実施例における同期信号回路のブロ
ック図であシ、第２図は第１図の動作を説明するための
波形図である。入力端子１には第２図ａに示す様に、不
連続及び欠落した同期信号が供給される。この不連続及
び欠落した同期信号はＡＦＣ（自動周波数制御）回路２
に供給され、前記入力同期信号の周波数及び位相に正し
く同期させる。２は各種の雑音又は同期信号の不連続及
び欠落による劣化を防ぐため、フライホイール効果が大
きく、低域フィルタの作用を持つＡＦＣ回路であるため
、第２図すに示す様に、入力同期信号が不連続及び欠落
があっても安定な同期信号が出力される。
ック図であシ、第２図は第１図の動作を説明するための
波形図である。入力端子１には第２図ａに示す様に、不
連続及び欠落した同期信号が供給される。この不連続及
び欠落した同期信号はＡＦＣ（自動周波数制御）回路２
に供給され、前記入力同期信号の周波数及び位相に正し
く同期させる。２は各種の雑音又は同期信号の不連続及
び欠落による劣化を防ぐため、フライホイール効果が大
きく、低域フィルタの作用を持つＡＦＣ回路であるため
、第２図すに示す様に、入力同期信号が不連続及び欠落
があっても安定な同期信号が出力される。
すなわち入力同期信号の不連続及び欠落をＡＦＣ回路２
によシ安定化したのち、ＰＬＬ回路３に供給されるため
、ＰＬＬ回路３に含まれる位相比較回路での位相差をな
くしている。
によシ安定化したのち、ＰＬＬ回路３に供給されるため
、ＰＬＬ回路３に含まれる位相比較回路での位相差をな
くしている。
したがって、ＰＬＬ回路３からの発振周波数は正しくロ
ックされ、ＰＬＬ回路３の同期が乱れることがない。
ックされ、ＰＬＬ回路３の同期が乱れることがない。
ヴ鴨呻に屏和汁
第３図は本発明の一実施例における同期信号回路のブロ
ック図であシ、第４図は第３図の動ｒＩＥをするだめの
波形図である。第１図と同様の動作をするものは同じ番
号で示し説明は省略する。
ック図であシ、第４図は第３図の動ｒＩＥをするだめの
波形図である。第１図と同様の動作をするものは同じ番
号で示し説明は省略する。
ＡＦＣ回路２は、入力同期信号と発振回路７からの出力
との位相比較を行う位相弁別回路５と、位相差に比例し
た制御電圧を平滑化するＬＰＦ（低域通過フィルタ）６
と、制御電圧により発振する発振回路７と、発振回路７
からの信号から比較のこぎシ波を作成するだめの積分回
路８から構成される。位相弁別回路５は入力同期信号が
比較のこぎシ波の負の勾配の部分にあれば、位相弁別回
路６は発振周波数の入力周波数に近づけるよう方向の電
圧が生じ、位相差がなくなる方向に制御される。
との位相比較を行う位相弁別回路５と、位相差に比例し
た制御電圧を平滑化するＬＰＦ（低域通過フィルタ）６
と、制御電圧により発振する発振回路７と、発振回路７
からの信号から比較のこぎシ波を作成するだめの積分回
路８から構成される。位相弁別回路５は入力同期信号が
比較のこぎシ波の負の勾配の部分にあれば、位相弁別回
路６は発振周波数の入力周波数に近づけるよう方向の電
圧が生じ、位相差がなくなる方向に制御される。
前記ＰＬＬ回路３は、入力同期信号のｍ倍の周波数を発
振する電圧制御発振回路１１と、この発振出力を（１７
ｍ ）に分周する（１／ｍ）分周回路１２と、この分周
された出力同期信号と入力同期信号との位相差を検出す
る位相比較回路９と、位相差に比例した制御電圧を平滑
化するためのＬＰＦｌｏから構成され、電圧制御発振回
路１１は、入力同期信号と（１／ｍ）分局回路１２から
の出力同期信号の位相差がなくなる方向に負帰還されて
いる。
振する電圧制御発振回路１１と、この発振出力を（１７
ｍ ）に分周する（１／ｍ）分周回路１２と、この分周
された出力同期信号と入力同期信号との位相差を検出す
る位相比較回路９と、位相差に比例した制御電圧を平滑
化するためのＬＰＦｌｏから構成され、電圧制御発振回
路１１は、入力同期信号と（１／ｍ）分局回路１２から
の出力同期信号の位相差がなくなる方向に負帰還されて
いる。
入力端子１には第４図ａに示す様に欠落した同期信号が
供給され、入力端子１からの同期信号は位相弁別回路５
、ＬＰＦ６、発振回路７、積分回路８から構成されるＡ
ＦＣ回路２に供給される。
供給され、入力端子１からの同期信号は位相弁別回路５
、ＬＰＦ６、発振回路７、積分回路８から構成されるＡ
ＦＣ回路２に供給される。
位相弁別回路５は第４図ｄに示す発振回路Ｔからの発振
出力信号を積分回路８で積分して、第４図すに示す様な
のこぎシ波を作シ、入力端子１に供給される第４図ａの
入力同期信号とレベル比較を行なっている。位相弁別回
路５は動作は、入力同期信号に対して平衡がとれている
対称形位相弁別回路であるため、耐パルス性雑音特性、
弱電界特性ともに良好である。したがって、第４図ａに
示す様に７１ の期間に同期信号が欠落した入力同期信
号が位相弁別回路５に供給されても、出力直流電位が大
幅に変化せず保持しよう表するため、発振回路７の出力
波形は、第４図Ｃに示す様にＴ１の同期信号欠落期間に
おいても、入力同期信号とほぼ等しい周波数及び位相の
信号が出力される。
出力信号を積分回路８で積分して、第４図すに示す様な
のこぎシ波を作シ、入力端子１に供給される第４図ａの
入力同期信号とレベル比較を行なっている。位相弁別回
路５は動作は、入力同期信号に対して平衡がとれている
対称形位相弁別回路であるため、耐パルス性雑音特性、
弱電界特性ともに良好である。したがって、第４図ａに
示す様に７１ の期間に同期信号が欠落した入力同期信
号が位相弁別回路５に供給されても、出力直流電位が大
幅に変化せず保持しよう表するため、発振回路７の出力
波形は、第４図Ｃに示す様にＴ１の同期信号欠落期間に
おいても、入力同期信号とほぼ等しい周波数及び位相の
信号が出力される。
第４図Ｃに示す発振回路７からの発振出力は、積分回路
８に供給され、積分して第４図すに示す様なのこぎシ波
を作り、位相弁別回路５で第４図ａの入力同期信号と前
記のこぎり波とのレベル比較を行い、位相差を検出して
いる。
８に供給され、積分して第４図すに示す様なのこぎシ波
を作り、位相弁別回路５で第４図ａの入力同期信号と前
記のこぎり波とのレベル比較を行い、位相差を検出して
いる。
以上述べた様に、対称形位相弁別回路５で構成されたＡ
ＦＣ回路２で行なうことにより、入力同期信号の欠落及
び不連続が生じても、常に入力同期信号の周波数及び位
相に同期信号が出力される。
ＦＣ回路２で行なうことにより、入力同期信号の欠落及
び不連続が生じても、常に入力同期信号の周波数及び位
相に同期信号が出力される。
したがってＰＬＬ回路３からの発振出力は第４図ｄに示
す様に入力同期信号のｍ倍の発振周波数で正しくロック
され、同期が乱れることがない。
す様に入力同期信号のｍ倍の発振周波数で正しくロック
され、同期が乱れることがない。
発明の詳細
な説明した様に、本発明によれば入力同期信号が欠落及
び不連続となっても、ＡＦＣ回路で連続した同期信号が
出力され、その出力がＰＬＬ回路に供給されているため
、ＰＬＬ回路からの発振周波数は常に正しくロックされ
、同期が乱れることがない。したがってそれに伴う信号
処理系回路の動作が安定動作となる。また、発振出力の
ＰＬＬ回路を別に設けているため、周波数安定性がよく
、高周波まで使用できると共に利得係数が大きく、トラ
ッキングレンジが広いため、安定度の高い発振出力が得
られる。
び不連続となっても、ＡＦＣ回路で連続した同期信号が
出力され、その出力がＰＬＬ回路に供給されているため
、ＰＬＬ回路からの発振周波数は常に正しくロックされ
、同期が乱れることがない。したがってそれに伴う信号
処理系回路の動作が安定動作となる。また、発振出力の
ＰＬＬ回路を別に設けているため、周波数安定性がよく
、高周波まで使用できると共に利得係数が大きく、トラ
ッキングレンジが広いため、安定度の高い発振出力が得
られる。
まだＡＦＣ回路及びＰＬＬ回路は市販用ＩＣで簡単に構
成されるため、低コストで簡易化構成で行なえる。
成されるため、低コストで簡易化構成で行なえる。
第１図は本発明の同期信号回路の基本的なブロック図、
第２図は第１図の回路の動作を説明するための波形図、
第３図は本発明の一実施例における同期信号回路のブロ
ック図、第４図は第３図の動作を説明するだめの波形図
である。 ２・・・・・・ＡＦＣ回路、５・・・・・・位相弁別回
路、６・・・・・・ＬＰＦ、７・・・・・・発振回路、
８・・・・・・積分回路、３・・・・・・ＰＬＬ回路、
９・・・・・位相比較回路、１ｏ・・−・・ＬＰＦ、１
１・・・・・・電圧制御発振回路、１２・・・・・（１
７ｍ ）分周回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ 図 す 第４図 万 ｄノ
第２図は第１図の回路の動作を説明するための波形図、
第３図は本発明の一実施例における同期信号回路のブロ
ック図、第４図は第３図の動作を説明するだめの波形図
である。 ２・・・・・・ＡＦＣ回路、５・・・・・・位相弁別回
路、６・・・・・・ＬＰＦ、７・・・・・・発振回路、
８・・・・・・積分回路、３・・・・・・ＰＬＬ回路、
９・・・・・位相比較回路、１ｏ・・−・・ＬＰＦ、１
１・・・・・・電圧制御発振回路、１２・・・・・（１
７ｍ ）分周回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ 図 す 第４図 万 ｄノ
Claims (1)
- 同期信号を入力とし、ｎ’（ｎは正の数）倍の周波数で
発振する対称形位相弁別回路を有する自動周波数制御手
段と、前記自動周波数制御手段の出力のｍ （ｍは正の
数）倍の周波数で発振する電圧制御発振手段と、前記電
圧制御発振手段の出力を（１７ｍ ）に分周する分周手
段と、前自動周波数制御手段からの出力と、前記分周手
段からの出力との位相比較を行う位相比較手段により、
位相同期ループを構成した同期信号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242454A JP2511843B2 (ja) | 1983-12-21 | 1983-12-21 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242454A JP2511843B2 (ja) | 1983-12-21 | 1983-12-21 | タイミング信号発生回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7001231A Division JPH07283731A (ja) | 1995-01-09 | 1995-01-09 | 同期信号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134525A true JPS60134525A (ja) | 1985-07-17 |
| JP2511843B2 JP2511843B2 (ja) | 1996-07-03 |
Family
ID=17089337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242454A Expired - Lifetime JP2511843B2 (ja) | 1983-12-21 | 1983-12-21 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511843B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267927A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | 位相同期発振器 |
| JPS62128235A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | 送信端局装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4446439B2 (ja) | 2004-05-25 | 2010-04-07 | 本田技研工業株式会社 | 可搬型発電機 |
| US7098629B2 (en) | 2004-05-25 | 2006-08-29 | Honda Motor Co., Ltd. | Generator apparatus |
| JP4341836B2 (ja) | 2004-05-27 | 2009-10-14 | 本田技研工業株式会社 | 可搬型発電機 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117860A (en) * | 1975-04-09 | 1976-10-16 | Hitachi Ltd | Phase lock loop |
| JPS5658335A (en) * | 1979-10-18 | 1981-05-21 | Sony Corp | Pll |
| JPS58170229A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 周波数てい倍回路 |
-
1983
- 1983-12-21 JP JP58242454A patent/JP2511843B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117860A (en) * | 1975-04-09 | 1976-10-16 | Hitachi Ltd | Phase lock loop |
| JPS5658335A (en) * | 1979-10-18 | 1981-05-21 | Sony Corp | Pll |
| JPS58170229A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 周波数てい倍回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267927A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | 位相同期発振器 |
| JPS62128235A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | 送信端局装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2511843B2 (ja) | 1996-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |