JPH0722943A - Ｐｌｌ装置 - Google Patents
Ｐｌｌ装置Info
- Publication number
- JPH0722943A JPH0722943A JP5151780A JP15178093A JPH0722943A JP H0722943 A JPH0722943 A JP H0722943A JP 5151780 A JP5151780 A JP 5151780A JP 15178093 A JP15178093 A JP 15178093A JP H0722943 A JPH0722943 A JP H0722943A
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- JP
- Japan
- Prior art keywords
- pulse
- synchronizing signal
- sync
- vertical synchronizing
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- Prior art date
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- Pending
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬにおける位相比較器に入力される２つ
のパルスの対を電源投入時において、そろえることによ
りロック時間の短縮をはかる。 【構成】 モノマルチバイブレータ１６の出力は垂直同
期信号ＶVIN が入力されるまで“Ｌ”レベルで、それ以
後は“Ｈ”レベルとなるため、垂直同期信号Ｖ・ＳＹＮ
Ｃは垂直同期信号ＶVIN が出力されるまでＡＮＤゲート
１８を通過できず、それゆえ位相比較器２０に最初に入
力されるのは垂直同期信号ＶVIN となる。そこで次に垂
直同期信号Ｖ・ＳＹＮＣが入力され、リセット動作が行
われても、垂直同期信号Ｖ・ＳＹＮの対となるべき垂直
同期信号ＶVIN が１フィールドの位相ずれとなることは
なく、従って垂直同期信号Ｖ・ＳＹＮＣは最短経路で垂
直同期信号ＶVIN を引き込むことができる。
のパルスの対を電源投入時において、そろえることによ
りロック時間の短縮をはかる。 【構成】 モノマルチバイブレータ１６の出力は垂直同
期信号ＶVIN が入力されるまで“Ｌ”レベルで、それ以
後は“Ｈ”レベルとなるため、垂直同期信号Ｖ・ＳＹＮ
Ｃは垂直同期信号ＶVIN が出力されるまでＡＮＤゲート
１８を通過できず、それゆえ位相比較器２０に最初に入
力されるのは垂直同期信号ＶVIN となる。そこで次に垂
直同期信号Ｖ・ＳＹＮＣが入力され、リセット動作が行
われても、垂直同期信号Ｖ・ＳＹＮの対となるべき垂直
同期信号ＶVIN が１フィールドの位相ずれとなることは
なく、従って垂直同期信号Ｖ・ＳＹＮＣは最短経路で垂
直同期信号ＶVIN を引き込むことができる。
Description
【０００１】
【産業上の利用分野】本発明は、外部入力パルスに同期
したクロックを出力する装置に関し、そのロック時間を
最も短くするＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）装置に関する。
したクロックを出力する装置に関し、そのロック時間を
最も短くするＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏ
ｏｐ）装置に関する。
【０００２】
【従来の技術】図４（ａ），（ｂ）は従来のＰＬＬ装置
の一例を示すブロック図とタイミングチャートである。
の一例を示すブロック図とタイミングチャートである。
【０００３】このような従来のＰＬＬ装置は、制御電圧
が上がると発振周波数が高くなり、逆に信号の電圧が下
がると発振周波数が低くなる電圧制御発振器（ＶＣＯ）
１０を備え、電圧制御発振器１０より出力されたクロッ
クは、同期信号発生器（ＳＹＮＣ ＧＥＮＥＲＡＴＯ
Ｒ）１３に入力される。同期信号発生器１３では、その
入力クロックを分周し、複合同期信号Ｃ・ＳＹＮＣと、
複合同期信号Ｃ・ＳＹＮＣにおける９水平同期信号分の
負のパルスであるプロテクトパルスＶＤとを出力する。
複合同期信号Ｃ・ＳＹＮＣは、垂直同期信号分離回路
（Ｖ−ＳＥＰ）１２に入力され、垂直同期信号分離回路
１２は、垂直同期信号ＶVIN を出力する。この垂直同期
信号ＶVIN は、位相比較器２０に入力される。
が上がると発振周波数が高くなり、逆に信号の電圧が下
がると発振周波数が低くなる電圧制御発振器（ＶＣＯ）
１０を備え、電圧制御発振器１０より出力されたクロッ
クは、同期信号発生器（ＳＹＮＣ ＧＥＮＥＲＡＴＯ
Ｒ）１３に入力される。同期信号発生器１３では、その
入力クロックを分周し、複合同期信号Ｃ・ＳＹＮＣと、
複合同期信号Ｃ・ＳＹＮＣにおける９水平同期信号分の
負のパルスであるプロテクトパルスＶＤとを出力する。
複合同期信号Ｃ・ＳＹＮＣは、垂直同期信号分離回路
（Ｖ−ＳＥＰ）１２に入力され、垂直同期信号分離回路
１２は、垂直同期信号ＶVIN を出力する。この垂直同期
信号ＶVIN は、位相比較器２０に入力される。
【０００４】外部より入力される垂直同期信号Ｖ・ＳＹ
ＮＣは、Ｖリセット発生器（ＧＥＮ）１４と位相比較器
２０に入力される。Ｖリセット発生器１４では、垂直同
期信号Ｖ・ＳＹＮＣの立ち下がりエッジに同期したリセ
ットパルスを出力する。またＶリセット発生器１４はプ
ロテクトパルスＶＤをも入力され、プロテクトパルスＶ
ＤがＬの期間（プロテクト期間）ではリセットパルスは
出力されない。
ＮＣは、Ｖリセット発生器（ＧＥＮ）１４と位相比較器
２０に入力される。Ｖリセット発生器１４では、垂直同
期信号Ｖ・ＳＹＮＣの立ち下がりエッジに同期したリセ
ットパルスを出力する。またＶリセット発生器１４はプ
ロテクトパルスＶＤをも入力され、プロテクトパルスＶ
ＤがＬの期間（プロテクト期間）ではリセットパルスは
出力されない。
【０００５】同期信号発生器１３では、リセットパルス
の制御により、複合同期信号Ｃ・ＳＹＮＣにおける垂直
同期信号ＶVIN のはじまりが、外部より入力される垂直
同期信号Ｖ・ＳＹＮＣの立ち下がりにリセットされる。
の制御により、複合同期信号Ｃ・ＳＹＮＣにおける垂直
同期信号ＶVIN のはじまりが、外部より入力される垂直
同期信号Ｖ・ＳＹＮＣの立ち下がりにリセットされる。
【０００６】垂直同期信号ＶVIN は、プロテクト期間内
に位置するため、一度リセット動作が行われると、垂直
同期信号Ｖ・ＳＹＮＣがプロテクト外に移動するまで、
リセット動作は行われない。
に位置するため、一度リセット動作が行われると、垂直
同期信号Ｖ・ＳＹＮＣがプロテクト外に移動するまで、
リセット動作は行われない。
【０００７】位相比較器２０は、垂直同期信号Ｖ・ＳＹ
ＮＣと垂直同期信号ＶVIN とを入力し、その一対の位相
差を、“Ｈ”，“Ｌ”のレベル信号を出力することで表
す。また、非比較期間外では、出力はハイ・インピーダ
ンスである。
ＮＣと垂直同期信号ＶVIN とを入力し、その一対の位相
差を、“Ｈ”，“Ｌ”のレベル信号を出力することで表
す。また、非比較期間外では、出力はハイ・インピーダ
ンスである。
【０００８】積分回路２２は、アクティブフィルタで構
成され、位相比較器２０の出力を十分に平滑化したエラ
ー信号として出力する。
成され、位相比較器２０の出力を十分に平滑化したエラ
ー信号として出力する。
【０００９】
【発明が解決しようとする課題】従来のＰＬＬ装置で
は、電源投入時において、垂直同期信号Ｖ・ＳＹＮＣが
入力され、リセット動作が行われると、その対となる垂
直同期信号ＶVIN は、約１フィールド遅れた所に出力さ
れる。従って従来のＰＬＬ装置では１フィールド離れた
２つの信号の位相をロックさせようとするため、ロック
時間が長くなるという問題点があった。
は、電源投入時において、垂直同期信号Ｖ・ＳＹＮＣが
入力され、リセット動作が行われると、その対となる垂
直同期信号ＶVIN は、約１フィールド遅れた所に出力さ
れる。従って従来のＰＬＬ装置では１フィールド離れた
２つの信号の位相をロックさせようとするため、ロック
時間が長くなるという問題点があった。
【００１０】本発明の目的は、このような問題点を解決
したＰＬＬ装置を提供することにある。
したＰＬＬ装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明のＰＬＬ装置は、
あらかじめ定めた周期の方形波を入力しリセットパルス
を出力する手段と、クロックを発生する電圧制御発振回
路と、前記電圧制御発振回路より出力されるクロックを
分周する手段と、前記クロックを分周する手段より出力
された第１のパルスの立ち下がりを、前記リセットパル
スで前記方形波の立ち下がりエッジにリセットする手段
と、前記第１のパルスの立ち下がりエッジより任意のパ
ルス幅の第２のパルスを出力するモノマルチバイブレー
タと、前記第２のパルスと前記方形波とを入力し、その
論理積をとるゲートと、前記ゲートより出力する第３の
パルスと前記第１のパルスとを入力し、その両者の位相
差を出力する位相比較手段と、前記位相比較手段の出力
を負の特性として変化させる積分手段と、前記積分手段
の出力を前記発振回路に入力する手段を備えたことを特
徴とする。
あらかじめ定めた周期の方形波を入力しリセットパルス
を出力する手段と、クロックを発生する電圧制御発振回
路と、前記電圧制御発振回路より出力されるクロックを
分周する手段と、前記クロックを分周する手段より出力
された第１のパルスの立ち下がりを、前記リセットパル
スで前記方形波の立ち下がりエッジにリセットする手段
と、前記第１のパルスの立ち下がりエッジより任意のパ
ルス幅の第２のパルスを出力するモノマルチバイブレー
タと、前記第２のパルスと前記方形波とを入力し、その
論理積をとるゲートと、前記ゲートより出力する第３の
パルスと前記第１のパルスとを入力し、その両者の位相
差を出力する位相比較手段と、前記位相比較手段の出力
を負の特性として変化させる積分手段と、前記積分手段
の出力を前記発振回路に入力する手段を備えたことを特
徴とする。
【００１２】
【実施例】本発明の実施例を図１（ａ），（ｂ）を参照
して説明する。（ａ）はＰＬＬ装置の構成を、（ｂ）は
動作を示すタイミングチャートである。
して説明する。（ａ）はＰＬＬ装置の構成を、（ｂ）は
動作を示すタイミングチャートである。
【００１３】図１のＰＬＬ装置は、図４の従来のＰＬＬ
装置に、モノマルチバイブレータ１６と、ＡＮＤゲート
１８とを付加したことにある。その他の構成は従来と同
じであり、従って図４の回路要素と同一の回路要素には
同一の参照番号を付して示してある。
装置に、モノマルチバイブレータ１６と、ＡＮＤゲート
１８とを付加したことにある。その他の構成は従来と同
じであり、従って図４の回路要素と同一の回路要素には
同一の参照番号を付して示してある。
【００１４】本実施例の動作を説明する。
【００１５】電圧制御発振器１０より出力されたクロッ
クは、同期信号発生器１３に入力される。同期信号発生
器１３は、そのクロックを分周し、複合同期信号Ｃ・Ｓ
ＹＮＣと、複合同期信号Ｃ・ＳＹＮＣにおける９水平同
期信号分の負のパルスであるプロテクトパルスＶＤを出
力する。複合同期信号Ｃ・ＳＹＮＣは、垂直同期信号分
離回路１２に、プロテクトパルスＶＤはＶリセット発生
器１４に供給される。
クは、同期信号発生器１３に入力される。同期信号発生
器１３は、そのクロックを分周し、複合同期信号Ｃ・Ｓ
ＹＮＣと、複合同期信号Ｃ・ＳＹＮＣにおける９水平同
期信号分の負のパルスであるプロテクトパルスＶＤを出
力する。複合同期信号Ｃ・ＳＹＮＣは、垂直同期信号分
離回路１２に、プロテクトパルスＶＤはＶリセット発生
器１４に供給される。
【００１６】垂直同期信号分離回路１２では複合同期信
号を入力し、分離出力された垂直同期信号ＶVIN を出力
する。
号を入力し、分離出力された垂直同期信号ＶVIN を出力
する。
【００１７】一方、外部より入力される垂直同期信号Ｖ
・ＳＹＮＣは、同期信号発生器１３にリセットを掛ける
リセットパルスを作るＶリセット発生器１４とＡＮＤゲ
ート１８に入力される。
・ＳＹＮＣは、同期信号発生器１３にリセットを掛ける
リセットパルスを作るＶリセット発生器１４とＡＮＤゲ
ート１８に入力される。
【００１８】Ｖリセット発生器１４では、垂直同期信号
Ｖ・ＳＹＮＣの立ち下がりエッジに同期したリセットパ
ルスを出力する。また、Ｖリセット発生器１４は、プロ
テクトパルスＶＤも入力し、ＶＤが“Ｌ”レベルの期間
中、つまりは等価パルス期間中はプロテクト期間として
リセットパルスの出力を禁止する。
Ｖ・ＳＹＮＣの立ち下がりエッジに同期したリセットパ
ルスを出力する。また、Ｖリセット発生器１４は、プロ
テクトパルスＶＤも入力し、ＶＤが“Ｌ”レベルの期間
中、つまりは等価パルス期間中はプロテクト期間として
リセットパルスの出力を禁止する。
【００１９】同期信号発生器１３はリセットパルスによ
りリセットが掛けられ、複合同期信号Ｃ・ＳＹＮＣ中の
垂直同期のはじまりが垂直同期信号Ｖ・ＳＹＮＣの立ち
下がりエッジにリセットされる。リセット後は垂直同期
信号Ｖ・ＳＹＮＣがプロテクトパルスＶＤのプロテクト
期間中にあるので、垂直同期信号Ｖ・ＳＹＮＣがプロテ
クト期間外となるまでリセット動作は起こらない。
りリセットが掛けられ、複合同期信号Ｃ・ＳＹＮＣ中の
垂直同期のはじまりが垂直同期信号Ｖ・ＳＹＮＣの立ち
下がりエッジにリセットされる。リセット後は垂直同期
信号Ｖ・ＳＹＮＣがプロテクトパルスＶＤのプロテクト
期間中にあるので、垂直同期信号Ｖ・ＳＹＮＣがプロテ
クト期間外となるまでリセット動作は起こらない。
【００２０】モノマルチバイブレータ１６では垂直同期
信号ＶVIN を入力し、その立ち下がりエッジより“Ｈ”
レベルのパルスを出力する。このモノマルチバイブレー
タ１６はリトリガブル機能を有し、その時定数は１フィ
ールド以上あるので、最初の垂直同期信号ＶVIN 入力以
後は“Ｈ”レベルを出力し続ける。
信号ＶVIN を入力し、その立ち下がりエッジより“Ｈ”
レベルのパルスを出力する。このモノマルチバイブレー
タ１６はリトリガブル機能を有し、その時定数は１フィ
ールド以上あるので、最初の垂直同期信号ＶVIN 入力以
後は“Ｈ”レベルを出力し続ける。
【００２１】ＡＮＤゲート１８ではモノマルチバイブレ
ータ１６の出力と、垂直同期信号Ｖ・ＳＹＮＣとを入力
する。先に述べたように、垂直同期信号ＶVIN が入力さ
れるまでは、モノマルチバイブレータ１６は“Ｌ”レベ
ルを出力しているので、垂直同期信号ＶVIN が入力され
た後、垂直同期信号Ｖ・ＳＹＮＣは、ＡＮＤゲート１８
を通過する。
ータ１６の出力と、垂直同期信号Ｖ・ＳＹＮＣとを入力
する。先に述べたように、垂直同期信号ＶVIN が入力さ
れるまでは、モノマルチバイブレータ１６は“Ｌ”レベ
ルを出力しているので、垂直同期信号ＶVIN が入力され
た後、垂直同期信号Ｖ・ＳＹＮＣは、ＡＮＤゲート１８
を通過する。
【００２２】従って、電源投入時において、位相比較器
２０に入力されるのは必ず垂直同期信号Ｖ・ＳＹＮＣよ
りも垂直同期信号ＶVIN の方が先となる。つまり、リセ
ット動作が行われても、垂直同期信号Ｖ・ＳＹＮＣと一
対になる垂直同期信号ＶVINは垂直同期信号Ｖ・ＳＹＮ
Ｃのそばにある。よって、垂直同期信号Ｖ・ＳＹＮＣ
は、垂直同期信号ＶVIN を短い時間で引き込むことがで
きる。
２０に入力されるのは必ず垂直同期信号Ｖ・ＳＹＮＣよ
りも垂直同期信号ＶVIN の方が先となる。つまり、リセ
ット動作が行われても、垂直同期信号Ｖ・ＳＹＮＣと一
対になる垂直同期信号ＶVINは垂直同期信号Ｖ・ＳＹＮ
Ｃのそばにある。よって、垂直同期信号Ｖ・ＳＹＮＣ
は、垂直同期信号ＶVIN を短い時間で引き込むことがで
きる。
【００２３】位相比較器２０での位相比較においては、
図２に示すように、垂直同期信号Ｖ・ＳＹＮＣが垂直同
期信号ＶVIN よりも時間的に進んでいる場合には“Ｌ”
レベルを出力し、逆に垂直同期信号ＶVIN の方が垂直同
期信号Ｖ・ＳＹＮＣよりも時間的に進んでいる場合には
“Ｈ”レベルを出力する。また、両者の時間的な差がな
い場合には、出力はハイ・インピーダンスとなる。
図２に示すように、垂直同期信号Ｖ・ＳＹＮＣが垂直同
期信号ＶVIN よりも時間的に進んでいる場合には“Ｌ”
レベルを出力し、逆に垂直同期信号ＶVIN の方が垂直同
期信号Ｖ・ＳＹＮＣよりも時間的に進んでいる場合には
“Ｈ”レベルを出力する。また、両者の時間的な差がな
い場合には、出力はハイ・インピーダンスとなる。
【００２４】積分回路２２は、図３に示すように抵抗Ｒ
１，Ｒ２と、コンデンサＣ１と、インバータＩＣとで構
成される。この積分回路２２は、位相比較器２０の出力
を入力し、それを直流レベルとなるよう十分に平滑す
る。そしてこの積分回路はローパスフィルタとなってお
り、インバータＩＣのゲインにより、ＤＣゲインが十分
に確保され、この積分回路の出力（エラー信号）がＶＣ
Ｏを制御することにより、ＰＬＬの系の安定と、クロッ
クジッタの低減を図っている。
１，Ｒ２と、コンデンサＣ１と、インバータＩＣとで構
成される。この積分回路２２は、位相比較器２０の出力
を入力し、それを直流レベルとなるよう十分に平滑す
る。そしてこの積分回路はローパスフィルタとなってお
り、インバータＩＣのゲインにより、ＤＣゲインが十分
に確保され、この積分回路の出力（エラー信号）がＶＣ
Ｏを制御することにより、ＰＬＬの系の安定と、クロッ
クジッタの低減を図っている。
【００２５】
【発明の効果】以上説明したように、電源投入時のＰＬ
Ｌ装置におけるロック時間を短縮することができる。
Ｌ装置におけるロック時間を短縮することができる。
【図１】本発明のＰＬＬ装置の一実施例を示すブロック
図とタイミングチャートである。
図とタイミングチャートである。
【図２】本発明のＰＬＬ装置に使用される位相比較器の
タイミングチャートである。
タイミングチャートである。
【図３】積分回路を示す図である。
【図４】従来のＰＬＬ装置の一例を示すブロック図とタ
イミングチャートである。
イミングチャートである。
１０ 電圧制御発振器 １２ 垂直同期分離回路 １３ 同期信号発生器 １４ Ｖリセット発生器 １６ モノマルチバイブレータ １８ ＡＮＤゲート ２０ 位相比較器 ２２ 積分回路
Claims (3)
- 【請求項１】あらかじめ定めた周期の方形波を入力しリ
セットパルスを出力する手段と、 クロックを発生する電圧制御発振回路と、 前記電圧制御発振回路より出力されるクロックを分周す
る手段と、 前記クロックを分周する手段より出力された第１のパル
スの立ち下がりを、前記リセットパルスで前記方形波の
立ち下がりエッジにリセットする手段と、 前記第１のパルスの立ち下がりエッジより任意のパルス
幅の第２のパルスを出力するモノマルチバイブレータ
と、 前記第２のパルスと前記方形波とを入力し、その論理積
をとるゲートと、 前記ゲートより出力する第３のパルスと前記第１のパル
スとを入力し、その両者の位相差を出力する位相比較手
段と、 前記位相比較手段の出力を負の特性として変化させる積
分手段と、 前記積分手段の出力を前記発振回路に入力する手段を備
えたことを特徴とするＰＬＬ装置。 - 【請求項２】前記電圧制御発振回路より出力されるクロ
ックを分周する手段は、プロテクトパルスをさらに出力
し、このプロテクトパルスを前記リセット手段に供給
し、前記リセット手段はプロテクト期間中は、リセット
パルスの出力を禁止することを特徴とする請求項１記載
のＰＬＬ装置。 - 【請求項３】前記位相比較手段は、前記方形波が前記第
３のパルスよりも位相が進んでいる場合には、“Ｌ”レ
ベルを出力し、逆に前記第３のパルスが前記方形波より
も位相に進んでいる場合には、“Ｈ”レベルを出力し、
前記方形波と前記第３のパルスに位相差がない場合に
は、ハイ・インピーダンスとすることを特徴とする請求
項２記載のＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151780A JPH0722943A (ja) | 1993-06-23 | 1993-06-23 | Ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151780A JPH0722943A (ja) | 1993-06-23 | 1993-06-23 | Ｐｌｌ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722943A true JPH0722943A (ja) | 1995-01-24 |
Family
ID=15526143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151780A Pending JPH0722943A (ja) | 1993-06-23 | 1993-06-23 | Ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112011103312T5 (de) | 2010-09-29 | 2013-08-22 | Nippon Carbide Industries Co., Inc. | Melamin-Epoxidharzmonomer und -Harzzusammensetzung |
| JP2020076159A (ja) * | 2018-11-05 | 2020-05-21 | 一ツ山産業株式会社 | 紙袋の持ち手や手芸用の組紐 |
-
1993
- 1993-06-23 JP JP5151780A patent/JPH0722943A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112011103312T5 (de) | 2010-09-29 | 2013-08-22 | Nippon Carbide Industries Co., Inc. | Melamin-Epoxidharzmonomer und -Harzzusammensetzung |
| JP2020076159A (ja) * | 2018-11-05 | 2020-05-21 | 一ツ山産業株式会社 | 紙袋の持ち手や手芸用の組紐 |
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