JPH0749870Y2 - Ｐｌｌ回路 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本発明はデジタルオーディオ機器の再生用PLL回路に関
する。

（従来技術） 従来、シリアルに送られて来るデジタル・データを読み
取る為の読み取りクロック信号を生成するPLL回路は第
３図に示す如くデジタルデータ入力端子１に供給される
デジタルデータと読み取りクロック信号生成回路５にお
いて生成された読み取りクロック信号とを位相比較器２
で位相比較し、位相比較出力で抵抗R₁と抵抗R₂との接続
点の電位を変動させるようにしている。抵抗R₁とR₂との
抵抗値は等しく設定してある。抵抗R₁とR₂との接続点の
電圧はループフィルタ３に供給して、位相比較出力を位
相補償し、ループフィルタ３の出力を電圧制御発振器４
に制御電圧として供給し、電圧制御発振器４の発振周波
数を制御する。電圧電圧発振器４の出力は読み取りクロ
ック信号生成回路５で分周して読み取りクロック信号と
し、位相比較器２に供給してある。なおこの分周比は制
御信号発生回路６からの出力で変化させるように構成し
てある。

位相比較器２では、第４図に示すごとく、デジタルデー
タの変化点からその次に来る読み取りクロック信号の立
上り点まで高電位となり、次の読み取りクロック信号の
1/2周期はハイ・インピーダンス、それに続く読み取り
クロックの1/2周期は低電位となり、それに続いて次に
来るデジタルデータの変化点までハイ・インピーダンス
となる様になっており、高電位と低電位の期間が等しく
なる時が読み取る為のクロック信号とデジタル・データ
との位相が合っていることを示している。

なお、第４図において、（Ａ）はデジタルデータと読み
取りクロック信号が同期している場合を、（Ｂ）はデジ
タルデータより読み取りクロック信号が早い場合を、
（Ｃ）はデジタルデータより読み取りクロック信号が遅
い場合を示している。なお、破線は位相比較器４の出力
端がハイ・インピーダンスの場合を示している。

（考案が解決しようとする課題） しかるに第３図に示す如く、位相比較器の出力は抵抗R₁
およびR₂によりハイ・インピーダンス時にＨレベルとＬ
レベルの中間電位となる様に構成されている。しかしな
がらシリアルに送られて来るデジタル・データの伝送レ
ートが高くなると、実装時の浮遊容量の影響により、位
相比較器出力端のハイ・インピーダンス時にすぐに中間
電位とならず第５図に示す如く放電曲線を示す様にな
る。第５図において（Ａ）は通常再生時を示し、（Ｂ）
は高速再生時を示し、斜線部は浮遊容量による影響を示
している。また第５図（Ｂ）において斜線部の面積が上
下でアンバランスとなっていることが判る。第５図
（Ａ）および（Ｂ）から判る如く、位相比較器出力の高
電位と低電位の期間が等しい状態と高電位と低電位の期
間の面積が等しい状態とのズレが生じPLLのロックレン
ジとキャプチャーレンジの対称性が崩れてしまうという
問題点が有った。

この考案は上記した様な位相比較器を使用した時にデジ
タル・データの伝送レートが早く変化してもPLL回路の
ロック・レンジとキャプチャーレンジの対称性が崩れな
いPLL回路を提供することを目的とする。

（課題を解決するための手段） この考案のPLL回路は、シリアルに入力されるデジタル
データと該デジタルデータを読み取るクロック信号とを
位相比較して、前記デジタルデータの変化点から前記ク
ロック信号の予め定められた変化点まで高または低電位
レベルの出力を発生し、その後すぐ、または一定期間後
に前記クロック信号の1/2周期間逆のレベル出力を発生
し、かつ他の期間においては出力端がハイ・インピーダ
ンスとなる位相比較器と、該位相比較器の出力端に接続
され、かつ前記位相比較器の出力端がハイ・インピーダ
ンスのときの出力電位を設定する設定手段と、前記位相
比較器の出力と前記設定手段による設定出力とが重畳さ
れた信号を入力とするループフィルタと、前記ループフ
ィルタの出力が制御電圧として供給される電圧制御発振
器と、前記電圧制御発振器の発振出力周波数を前記デジ
タルデータの伝送レートに応じた分周比で分周して前記
クロック信号を生成する読み取りクロック信号生成回路
とを備えたPLL回路において、前記デジタルデータの伝
送レートに応じて前記位相比較器の出力端がハイ・イン
ピーダンスのときの設定手段による設定出力を変化させ
ると共に、前記ループフィルタにオフセット電圧を印加
する電圧発生手段を備えたことを特徴とするものであ
る。

（作用） 上記の如く構成したPLL回路は、入力されるデジタルデ
ータの伝送レートの変化により位相比較器の出力端がハ
イ・インピーダンスのときの出力電圧が変化させられ
る。この結果、位相比較出力が同期しているときの高電
位側と低電位側との面積を等しくすることができる。し
たがって、PLL回路のロックレンジとキャプチャレンジ
との対称性が保たれる。

さらに、位相比較器の出力端がハイ・インピーダンスの
ときの出力電圧が上記の如く変化させられるために、電
圧制御発振器のフリーラン周波数が変化してしまうが、
ループフィルタに与えられるオフセット電圧のために補
正されて、電圧制御発振器のフリーラン周波数の変化は
抑えられる。

（実施例） 以下、この考案を実施例により説明する。

第１図はこの考案の一実施例の構成を示すブロック図で
ある。

デジタルデータ入力端子１にシリアルデジタルデータが
供給される。デジタルデータ入力端子１に入力されたデ
ジタルデータと読み取りクロック信号生成回路５にて生
成された読み取りクロック信号とは位相比較器２で位相
比較する。位相比較器２は前記した従来技術の場合と同
一の作用を行なう。第４図は位相比較器の作用を説明す
るタイミング図である。抵抗R₁と抵抗R₂とは直列接続し
てあり、電圧発生器７の出力電圧は抵抗R₁と抵抗R₂との
直列回路に印加してあると共に、位相比較器２の出力電
圧は抵抗R₁と抵抗R₂との共通接続点に印加してある。こ
こで抵抗R₁と抵抗R₂の夫々の抵抗値は等しく設定してあ
る。

抵抗R₁と抵抗R₂との共通接続点、すなわち抵抗R₁と抵抗
R₂の中間電位はループフィルタ３に供給し、ループフィ
ルタ３によって位相比較器２の出力に位相補償を行な
い、ループフィルタ３の出力を制御電圧として電圧制御
発振器４に供給して、電圧制御発振器４の発振周波数を
制御し、電圧制御発振器４により、読み取りクロック信
号を生成するための基準クロック信号を出力させる。電
圧制御発振器４の発振出力は読み取りクロック信号発生
回路５に供給し、読み取りクロック信号生成回路５によ
って電圧制御発振器４からの発振出力周波数を分周して
デジタルデータの読み取りクロック信号を生成する。

一方、制御信号発生回路６の出力は読み取りクロック信
号生成回路５に供給し、読み取りクロック信号生成回路
５による電圧制御発振器４の発振出力周波数の分周比を
変化させる。さらに制御信号発生回路６の出力は電圧発
生器７に供給して、電圧発振器７によって予め設定され
た直流電圧を発生させる。電圧発生器７により発生され
た直流電圧は抵抗R₁と抵抗R₂との直列回路に印加すると
共に、電圧発生器７から出力された直流電圧はループフ
ィルタ３にも印加し、ループフィルタ３にオフセット電
圧を与えている。

上記の如く構成したこの実施例の作用について説明す
る。

まず、通常再生時には制御信号発生回路６は、読み取り
クロック信号生成回路５に通常再生時の伝送レートに合
った読み取りクロック信号用の分周比に設定させると共
に、電圧発生回路７に対して位相比較器２の出力がハイ
・インピーダンスとなった時に抵抗R₁と抵抗R₂の中間電
位が位相比較器２の出力の高電位レベルと低電位レベル
の中間電位となる様に設定させる。読み取りクロック信
号とデジタル・データとが位相比較器２で位相比較さ
れ、ループフィルタ３により生成された誤差電圧が制御
電圧として電圧制御発振器４に印加され、電圧制御発振
器４の発振周波数が変化させられ、読み取りクロック生
成回路５で分周されて位相比較器２に入力され、位相比
較される。これによりPLL回路が形成される。

次に倍速再生又は特殊再生等でデジタル・データの伝送
レートが高くなる場合には、制御信号発生回路６の出力
により読み取りクロック信号生成回路５における分周比
は小さく制御されて、伝送レートに合った読み取りクロ
ック信号が発生させられる。一方、制御信号発生回路６
の出力により電圧発生回路７からは、位相比較器２がハ
イ・インピーダンスになった時の浮遊容量による影響を
考慮した電圧が発生させられる。第５図から解かる様に
この場合は、中間電位より低電位の部分の面積が増える
為、中間電位が通常再生時よりも低電位レベル側へシフ
トする様な電圧が発生させられる。これにより位相比較
出力が同期している時の高電位側と低電位側の面積を等
しくできる事ができ、PLL回路のロック範囲とキャプチ
ャーレンジの中心周波数とを等しくする事ができる。ま
た、位相比較器２の出力がハイ・インピーダンス時に、
中間電位が低電位側にシフトする為、電圧制御発振器４
のフリーラン周波数が変化してしまう。しかるにループ
・フィルタ３にこのシフト分を補正するオフセットが電
圧発生器７から与えられ、フリーラン周波数の変化が防
止される。

以上により安定したPLL回路が実現される。

上記した一実施例では抵抗R₁と抵抗R₂の夫々の抵抗値を
等しく設定して、中間電位を電圧発生器７の出力直流電
圧によって変化させたがこれに限る必要はない。

たとえば第２図に示した如く抵抗R₁の抵抗値を固定し、
抵抗R₂に直列に抵抗を選択的に接続して、高速で位相比
較させるときには抵抗R₂に並列に抵抗を、制御信号発生
回路６の出力により接続して、抵抗R₁の抵抗値より抵抗
R₂の抵抗値を実質的に小さくして行くことによって、高
電位側と低電位側の面積を等しくしてもよい。この場合
にも電圧制御発振器４のフリーラン周波数が変化してし
まうため、ループフィルタ３にオフセットを与え、フリ
ーラン周波数の変化分を補正することによって安定した
PLL回路が実現される。

（考案の効果） 以上説明した如くこの考案によれば、位相比較器のハイ
・インピーダンス時の出力電位の設定を入力デジタルデ
ータの伝送レートに応じて変化させるようにしたため、
入力デジタルデータの伝送レートが変化しても、それに
対応した位相比較出力が得られ、キャプチャレンジとロ
ックレンジとの対称性は損なわれないという効果があ
る。

さらに、読み取りクロック信号生成回路の分周比の変化
に反比例させてループフィルタのゲインを変化させるよ
うにしたため、PLL回路が安定となる。

【図面の簡単な説明】

第１図はこの考案の一実施例の構成を示すブロック図。 第２図はこの考案の一実施例の変形例の構成を示すブロ
ック図。 第３図は従来例の構成を示すブロック図。 第４図は位相比較器の動作のタイミング図。 第５図は入力デジタルデータの伝送レート高速のときの
比較出力に対する浮遊容量の影響を示す模式図。 ２……位相比較器、３……ループフィルタ、４……電圧
制御発振器、５……読み取りクロック信号生成回路、６
……制御信号発生回路、７……電圧発生器。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】シリアルに入力されるデジタルデータと該
   デジタルデータを読み取るクロック信号とを位相比較し
   て、前記デジタルデータの変化点から前記クロック信号
   の予め定められた変化点まで高または低電位レベルの出
   力を発生し、その後すぐ、または一定期間後に前記クロ
   ック信号の1/2周期間逆のレベル出力を発生し、かつ他
   の期間においては出力端がハイ・インピーダンスとなる
   位相比較器と、該位相比較器の出力端に接続され、かつ
   前記位相比較器の出力端がハイ・インピーダンスのとき
   の出力電位を設定する設定手段と、前記位相比較器の出
   力と前記設定手段による設定出力とが重畳された信号を
   入力とするループフィルタと、前記ループフィルタの出
   力が制御電圧として供給される電圧制御発振器と、前記
   電圧制御発振器の発振出力周波数を前記デジタルデータ
   の伝送レートに応じた分周比で分周して前記クロック信
   号を生成する読み取りクロック信号生成回路とを備えた
   PLL回路において、前記デジタルデータの伝送レートに
   応じて前記位相比較器の出力端がハイ・インピーダンス
   のときの設定手段による設定出力を変化させると共に、
   前記ループフィルタにオフセット電圧を印加する電圧発
   生手段とを備えたことを特徴とするPLL回路。