JPH01291524A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH01291524A JPH01291524A JP63121602A JP12160288A JPH01291524A JP H01291524 A JPH01291524 A JP H01291524A JP 63121602 A JP63121602 A JP 63121602A JP 12160288 A JP12160288 A JP 12160288A JP H01291524 A JPH01291524 A JP H01291524A
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- 238000004364 calculation method Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入力信号と再生クロックとから位相比較部で位相差信号
を求め、該位相差信号をループフィルタを通して該再生
クロックを発生するｖＣＯの制御信号とするＰＬＬ回路
に関し、 ループ遅延が大きいＰＬＬ回路におけるループフィルタ
の引き込み特性と対ノイズ特性を両立させるとともにサ
イクＪレスキッブを無くすことを目的とし、 該ループフィルタを、該位相差信号とフィードバックさ
れた余り信号とを加算してゲイン入力信号を発生する加
算器と、該ゲイン入力信号を１より大きい所定値で割っ
て商信号と該余り信号とを発生し、該商信号を該ｖＣＯ
に送るゲイン計算器とで構成する。
を求め、該位相差信号をループフィルタを通して該再生
クロックを発生するｖＣＯの制御信号とするＰＬＬ回路
に関し、 ループ遅延が大きいＰＬＬ回路におけるループフィルタ
の引き込み特性と対ノイズ特性を両立させるとともにサ
イクＪレスキッブを無くすことを目的とし、 該ループフィルタを、該位相差信号とフィードバックさ
れた余り信号とを加算してゲイン入力信号を発生する加
算器と、該ゲイン入力信号を１より大きい所定値で割っ
て商信号と該余り信号とを発生し、該商信号を該ｖＣＯ
に送るゲイン計算器とで構成する。
本発明は、ＰＬＬ （位相同期ループ）回路に関し、特
に入力信号と再生クロックとから位相比較部で位相差信
号を求め、該位相差信号をループフィルタを通して該再
生クロックを発生するｖＣＯ（電圧制御発振器）の制御
信号とするＰＬＬ回路に関するものである。
に入力信号と再生クロックとから位相比較部で位相差信
号を求め、該位相差信号をループフィルタを通して該再
生クロックを発生するｖＣＯ（電圧制御発振器）の制御
信号とするＰＬＬ回路に関するものである。
第５図は、通信用モデムの復調部に用いられるタイミン
グ再生回路を示しており、受信信号から得られた中間周
波数信号ＩＦを低域フィルタ５１でベースバンド信号に
変換し、Ａ／Ｄ変換器５２で更にディジタル信号に変換
してからディジタルフィルタ５３から復調データとして
ディジタル５ＴＲ（シンボル・タイミング・リカバリー
）回路５４に送られる。ディジタルＳＴＲ回路５４から
は再生クロックが発生されてＡ／Ｄ変換器５２のタイミ
ングクロックとなっている。この場合、Ａ／Ｄ変換器５
２とディジタルフィルタ５３とで位相比較部ＰＣを構成
しており、この位相比較部ＰＣとディジタルＳＴＲ回路
５４とでＰＬＬ回路を構成している。
グ再生回路を示しており、受信信号から得られた中間周
波数信号ＩＦを低域フィルタ５１でベースバンド信号に
変換し、Ａ／Ｄ変換器５２で更にディジタル信号に変換
してからディジタルフィルタ５３から復調データとして
ディジタル５ＴＲ（シンボル・タイミング・リカバリー
）回路５４に送られる。ディジタルＳＴＲ回路５４から
は再生クロックが発生されてＡ／Ｄ変換器５２のタイミ
ングクロックとなっている。この場合、Ａ／Ｄ変換器５
２とディジタルフィルタ５３とで位相比較部ＰＣを構成
しており、この位相比較部ＰＣとディジタルＳＴＲ回路
５４とでＰＬＬ回路を構成している。
また、ディジタルＳＴＲ回路５４は、第６図に示すよう
に、復調データが示す位相差を位相差算出部６１で算出
し、この位相差信号をループフィルタ６２に通して高周
波成分を除去した後、■Ｃ０６３の制御信号として与え
ている。尚、■Ｃ０６３はディジタル信号をアナログ信
号に変換することにより、アナログ式のものも使用でき
る。
に、復調データが示す位相差を位相差算出部６１で算出
し、この位相差信号をループフィルタ６２に通して高周
波成分を除去した後、■Ｃ０６３の制御信号として与え
ている。尚、■Ｃ０６３はディジタル信号をアナログ信
号に変換することにより、アナログ式のものも使用でき
る。
このようなＰＬＬ回路においては、引き込み特性と対ノ
イズ特性の両方が良好である必要がある。
イズ特性の両方が良好である必要がある。
第７図には、第６図に示したループフィルタの構成例が
ブロック図で示されており、位相差算出部６１からの位
相差信号にゲイン計算部７１で所定のゲイン１７に１を
与えて比例動作（Ｐ動作）を行うとともに、完全積分器
７２では位相差信号に１／ｓＫ、（ｓはラプラス因子）
なる積分動作（Ｉ動作）を行う。
ブロック図で示されており、位相差算出部６１からの位
相差信号にゲイン計算部７１で所定のゲイン１７に１を
与えて比例動作（Ｐ動作）を行うとともに、完全積分器
７２では位相差信号に１／ｓＫ、（ｓはラプラス因子）
なる積分動作（Ｉ動作）を行う。
この後、ゲイン計算部７１と積分器７２の出力信号を加
算器７３で加算することにより位相差信号にＰＩ動作を
与えてＶＣＯ６３の制御信号を発生している。
算器７３で加算することにより位相差信号にＰＩ動作を
与えてＶＣＯ６３の制御信号を発生している。
或いは、第８図に示すように、ループフィルタとしては
、第７図に示したゲイン計算部７１のみで構成されたも
のもある。
、第７図に示したゲイン計算部７１のみで構成されたも
のもある。
このような従来のＰＬＬ回路に用いられるループフィル
タは、以下の問題点があった。
タは、以下の問題点があった。
■ループフィルタが完全積分器を含む場合（第７図）：
位相同期に引き込んだ後（ロック後）の対ノイズ特性は
良いが、例えばディジタルフィルタ５３の存在によりル
ープ遅延が大きいため、引き込み過程においては、完全
積分器が大きく振動してしまい中々減衰せず、従ってｖ
ＣＯ制御信号も大きく振動してしまい、結局、引き込み
特性が悪くなってしまうとともに振動により位相差が大
きくなりサイクルスキップが生じてしまう、これは、不
完全積分器の場合も程度の差はあるものの同様に振動作
用が生ずる。
良いが、例えばディジタルフィルタ５３の存在によりル
ープ遅延が大きいため、引き込み過程においては、完全
積分器が大きく振動してしまい中々減衰せず、従ってｖ
ＣＯ制御信号も大きく振動してしまい、結局、引き込み
特性が悪くなってしまうとともに振動により位相差が大
きくなりサイクルスキップが生じてしまう、これは、不
完全積分器の場合も程度の差はあるものの同様に振動作
用が生ずる。
■ループフィルタがゲインのみを有する場合（第８図）
： この場合は、ループ遅延が大きくても引き込み特性は良
いが、その反面、積分を行う要素が無いため実質的にフ
ィルタが存在しない形になってしまい、対ノイズ特性が
悪くなってしまう。従って、ノイズによって位相差が振
られて大きくなりサイクルスキップが起きて再生クロッ
クが欠落しデータビットが欠落してしまう確率が大きく
なる。
： この場合は、ループ遅延が大きくても引き込み特性は良
いが、その反面、積分を行う要素が無いため実質的にフ
ィルタが存在しない形になってしまい、対ノイズ特性が
悪くなってしまう。従って、ノイズによって位相差が振
られて大きくなりサイクルスキップが起きて再生クロッ
クが欠落しデータビットが欠落してしまう確率が大きく
なる。
従って、本発明は、ループ遅延が大きいＰＬＬ回路にお
いて、ループフィルタの引き込み特性と対ノイズ特性を
両立させるとともにサイクルスキップを無くすことを目
的とする。
いて、ループフィルタの引き込み特性と対ノイズ特性を
両立させるとともにサイクルスキップを無くすことを目
的とする。
第１図は上記の目的を達成するために為された本発明の
ＰＬＬ回路を概念的に示した図で、■は位相比較部、２
はループフィルタ、３はｖＣＯであり、本発明ではルー
プフィルタ２が、位相比較部１からの位相差信号とフィ
ードバックされた余り信号とを加算してゲイン入力信号
を発生する加算器２１と、該ゲイン入力信号を１より大
きい所定値で割って商信号と該余り信号とを発生し、該
商信号を該ＶＣＯ３に送るゲイン計算器２２とで構成し
ている。
ＰＬＬ回路を概念的に示した図で、■は位相比較部、２
はループフィルタ、３はｖＣＯであり、本発明ではルー
プフィルタ２が、位相比較部１からの位相差信号とフィ
ードバックされた余り信号とを加算してゲイン入力信号
を発生する加算器２１と、該ゲイン入力信号を１より大
きい所定値で割って商信号と該余り信号とを発生し、該
商信号を該ＶＣＯ３に送るゲイン計算器２２とで構成し
ている。
また、本発明では、ループフィルタ２とｖＣＯ３との間
にリミッタ４を挿入してもよい。
にリミッタ４を挿入してもよい。
第１図に示すＰＬＬ回路が引き込み過程にある時は、ル
ープフィルタ２におけるゲイン入力信号Ｕは、ｔｕｔ≧
Ｋ（Ｋ＞１の定数）の範囲にあるので、ゲイン計算部２
２では商と余りが発生し、商の信号はｖＣＯ３の制御信
号として送られるとともに余り信号は加算器２１にフィ
ードバックして位相差信号に加算される。従って、第２
図（ａ）に示すように、演算誤差の積分は行うものの、
実質的にゲインのみのループフィルタに見え、振動する
ことなく良好な引き込み特性が確保できる。
ープフィルタ２におけるゲイン入力信号Ｕは、ｔｕｔ≧
Ｋ（Ｋ＞１の定数）の範囲にあるので、ゲイン計算部２
２では商と余りが発生し、商の信号はｖＣＯ３の制御信
号として送られるとともに余り信号は加算器２１にフィ
ードバックして位相差信号に加算される。従って、第２
図（ａ）に示すように、演算誤差の積分は行うものの、
実質的にゲインのみのループフィルタに見え、振動する
ことなく良好な引き込み特性が確保できる。
一方、位相同期引き込み状態になった時には、Ｊｕｌ＜
Ｋとなるので商は発生せず、従って加算器２１での専ら
積分動作のみが行われることになり、等測的に第２図（
ｂ）に示すように完全積分器（１／ｓ）を含んだループ
フィルタとなっており、対ノイズ特性が確保される。
Ｋとなるので商は発生せず、従って加算器２１での専ら
積分動作のみが行われることになり、等測的に第２図（
ｂ）に示すように完全積分器（１／ｓ）を含んだループ
フィルタとなっており、対ノイズ特性が確保される。
振動が無く、ノイズによっても位相差が大きくならない
ことにより、サイクルスキップを減少させることができ
る。
ことにより、サイクルスキップを減少させることができ
る。
また、ループフィルタ２とｖＣＯ３との間にリミッタを
挿入すれば、位相差信号を制限することができ、サイク
ルスキップを更に減少させることができる。
挿入すれば、位相差信号を制限することができ、サイク
ルスキップを更に減少させることができる。
このようにして引き込み特性と対ノイズ特性とを両立さ
せている。
せている。
以下、本願発明に係るＰＬＬ回路の実施例を説明する。
第３図（ａ）は、第１図に概念的に示した本発明のＰＬ
Ｌ回路に用いるループフィルタ２の一実施例を示してお
り、この実施例では、ゲイン計算部２２をＲＯＭで構成
し、商と余りの出力信号を発生している。
Ｌ回路に用いるループフィルタ２の一実施例を示してお
り、この実施例では、ゲイン計算部２２をＲＯＭで構成
し、商と余りの出力信号を発生している。
即ち、第３図（ｂ）に示すように、加算器２１から出力
されるゲイン入力信号をアドレスとし、これに対応する
商と余りを予めＲＯＭ化しておくことにより、ゲイン計
算部２２は、ゲイン入力信号に対応して商信号と余り信
号とを出力することができる。
されるゲイン入力信号をアドレスとし、これに対応する
商と余りを予めＲＯＭ化しておくことにより、ゲイン計
算部２２は、ゲイン入力信号に対応して商信号と余り信
号とを出力することができる。
また、このゲイン計算部２２はＴＴＬ回路で構成するこ
とにより、更に高速な動作が得られる。
とにより、更に高速な動作が得られる。
第４図（ａ）は第１図に示す本発明を用いた一実施例を
示すもので、この実施例では、ゲイン計算部２２とｖＣ
Ｏとの間にリミッタ３０を挿入している。
示すもので、この実施例では、ゲイン計算部２２とｖＣ
Ｏとの間にリミッタ３０を挿入している。
これにより、第４図中）に示す如く、ゲイン計算部２２
から出力される商の値が大きくなってもリミッタ３０で
クリップされてしまうため、ｖＣＯ３への入力信号は大
きくなり過ぎることがなくサイクルスキップを更に無く
すことができる。
から出力される商の値が大きくなってもリミッタ３０で
クリップされてしまうため、ｖＣＯ３への入力信号は大
きくなり過ぎることがなくサイクルスキップを更に無く
すことができる。
尚、本発明は、第５図に示したようなディジタルフィル
タによる大きなループ遅延を有するＰＬＬ回路の他、ル
ープ遅延が大きいあらゆるＰＬＬ回路に適用できること
は言うまでもない。
タによる大きなループ遅延を有するＰＬＬ回路の他、ル
ープ遅延が大きいあらゆるＰＬＬ回路に適用できること
は言うまでもない。
以上のように、本発明のＰＬＬ回路によれば、ループフ
ィルタが、ゲイン入力信号を１より大きい所定値で割っ
て商信号と余り信号とを発生し、該商信号をｖＣＯの制
御信号とするとともに余り信号を位相差信号に加算して
ゲイン入力信号とするように構成したので、ループ遅延
の大きいＰ ＬＬ回路においては、引き込み過程で実質
的にゲインのみのループフィルタとして働き、引き込み
後は完全積分器のフィルタとして働くので、引き込み特
性と対ノイズ特性を共に良好なものとすることができ、
位相差の増大に起因するサイクルスキップも減少する。
ィルタが、ゲイン入力信号を１より大きい所定値で割っ
て商信号と余り信号とを発生し、該商信号をｖＣＯの制
御信号とするとともに余り信号を位相差信号に加算して
ゲイン入力信号とするように構成したので、ループ遅延
の大きいＰ ＬＬ回路においては、引き込み過程で実質
的にゲインのみのループフィルタとして働き、引き込み
後は完全積分器のフィルタとして働くので、引き込み特
性と対ノイズ特性を共に良好なものとすることができ、
位相差の増大に起因するサイクルスキップも減少する。
また、ループフィルタとｖＣＯとの間にリミッタを挿入
すれは、更にサイクスキップを減少させることができる
。
すれは、更にサイクスキップを減少させることができる
。
第１図は本発明に係るＰＬＬ回路の原理構成を示すブロ
ック図、 第２図は本発明に係るＰＬＬ回路に用いるループフィル
タの動作原理を示すブロック図、第３図は本発明に係る
ＰＬＬ回路に用いるループフィルタの一実施例を示す図
、 第４図はリミッタを用いた本発明の一実施例を示す図、 第５図はモデムに用いられるＰＬＬ回路としてのタイミ
ング再生回路の一般的な構成を示すブロック図、 第６図はＰＬＬ回路に用いられるディジタルＳＴＲ回路
の構成例を示すブロック図、 第７図及び第８図はＰＬＬ回路に用いられる従来のルー
プフィルタの構成を説明するための図、である。 第１図において、 ■・・・位相比較部、 ２・・・ループフィルタ、 ３・・・ＶＣＯ。 ２１・・・加算器、 ２２・・・ゲイン計算部。 図中、同一符号は同−又は相当部分を示す。
ック図、 第２図は本発明に係るＰＬＬ回路に用いるループフィル
タの動作原理を示すブロック図、第３図は本発明に係る
ＰＬＬ回路に用いるループフィルタの一実施例を示す図
、 第４図はリミッタを用いた本発明の一実施例を示す図、 第５図はモデムに用いられるＰＬＬ回路としてのタイミ
ング再生回路の一般的な構成を示すブロック図、 第６図はＰＬＬ回路に用いられるディジタルＳＴＲ回路
の構成例を示すブロック図、 第７図及び第８図はＰＬＬ回路に用いられる従来のルー
プフィルタの構成を説明するための図、である。 第１図において、 ■・・・位相比較部、 ２・・・ループフィルタ、 ３・・・ＶＣＯ。 ２１・・・加算器、 ２２・・・ゲイン計算部。 図中、同一符号は同−又は相当部分を示す。
Claims (2)
- （１）入力信号と再生クロックとから位相比較部（１）
で位相差信号を求め、該位相差信号をループフィルタ（
２）を通して該再生クロックを発生するＶＣＯ（３）の
制御信号とするＰＬＬ回路において、該ループフィルタ
（２）が、 該位相差信号とフィードバックされた余り信号とを加算
してゲイン入力信号を発生する加算器（２１）と、 該ゲイン入力信号を１より大きい所定値で割って商信号
と該余り信号とを発生し、該商信号を該ＶＣＯ（３）に
送るゲイン計算器（２２）と、を備えたことを特徴とす
るＰＬＬ回路。 - （２）該ループフィルタ（２）と該ＶＣＯ（３）との間
にリミッタ（４）を挿入したことを特徴とする請求項１
記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121602A JP2823563B2 (ja) | 1988-05-18 | 1988-05-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121602A JP2823563B2 (ja) | 1988-05-18 | 1988-05-18 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01291524A true JPH01291524A (ja) | 1989-11-24 |
| JP2823563B2 JP2823563B2 (ja) | 1998-11-11 |
Family
ID=14815316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121602A Expired - Fee Related JP2823563B2 (ja) | 1988-05-18 | 1988-05-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823563B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344311A (ja) * | 2001-05-16 | 2002-11-29 | Nec Miyagi Ltd | Ｐｌｌ回路 |
| JP2005204091A (ja) * | 2004-01-16 | 2005-07-28 | Daihen Corp | Ｐｌｌ回路 |
| US6940323B2 (en) | 2002-09-27 | 2005-09-06 | Oki Electric Industry Co., Ltd. | Phase locked loop circuit with an unlock detection circuit and a switch |
| WO2006127994A3 (en) * | 2005-05-25 | 2007-11-22 | Radioframe Networks Inc | Pll with phase clipping and resynchronization |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244125A (ja) * | 1985-04-22 | 1986-10-30 | Nec Corp | 位相同期回路 |
| JPS62126712A (ja) * | 1985-11-27 | 1987-06-09 | Hitachi Ltd | Ｐｌｌ回路 |
| JPS62266920A (ja) * | 1986-05-15 | 1987-11-19 | Nec Corp | デジタル位相制御ル−プ回路 |
-
1988
- 1988-05-18 JP JP63121602A patent/JP2823563B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7508274B2 (en) | 2005-05-25 | 2009-03-24 | Radioframe Networks, Inc. | PLL with phase clipping and resynchronization |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2823563B2 (ja) | 1998-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |