JP2000323987A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2000323987A JP2000323987A JP11130769A JP13076999A JP2000323987A JP 2000323987 A JP2000323987 A JP 2000323987A JP 11130769 A JP11130769 A JP 11130769A JP 13076999 A JP13076999 A JP 13076999A JP 2000323987 A JP2000323987 A JP 2000323987A
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Abstract
(57)【要約】
【目的】 ＰＬＬ回路のホールドオーバ期間においてＶ
ＣＯ８のエージグ特性による周波数変動を補正する。 【構成】 エージングアルゴリズム部３において、エー
ジングタイマ部５の出力するエージング時間を変数とし
て、ＶＣＯ８に記録されたエージングパラメータを用い
てエージング逆特性データを算出し、位相比較器２の出
力するリファレンス信号と出力信号の位相比較データを
積分処理し制御データを生成し、またリファレンス信号
中断時には直前の制御データをホールドオーバするディ
ジタルフィルタ部３の出力に加算してＶＣＯ８を制御す
ることとした。
ＣＯ８のエージグ特性による周波数変動を補正する。 【構成】 エージングアルゴリズム部３において、エー
ジングタイマ部５の出力するエージング時間を変数とし
て、ＶＣＯ８に記録されたエージングパラメータを用い
てエージング逆特性データを算出し、位相比較器２の出
力するリファレンス信号と出力信号の位相比較データを
積分処理し制御データを生成し、またリファレンス信号
中断時には直前の制御データをホールドオーバするディ
ジタルフィルタ部３の出力に加算してＶＣＯ８を制御す
ることとした。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（Phase Locked L
oop ）回路に関し、特にホールドオーバ機能を有するＰ
ＬＬ回路に関する。
oop ）回路に関し、特にホールドオーバ機能を有するＰ
ＬＬ回路に関する。
【０００２】
【従来の技術】図２は従来のホールドオーバ機能を持っ
たＰＬＬ回路の構成を示すブロック図である。図２にお
いて、符号２０はリファレンス信号を１／Ｍ（Ｍは正の
整数）の周波数に分周する分周器、符号２２は位相比較
器、符号２３はホールドオーバ機能を有するディジタル
フィルタ部、符号２７はディジタル／アナログ変換器
（以下、Ｄ／Ａ変換器と略記する）、符号２８は電圧制
御発振器（以下、ＶＣＯと略記する）、符号２９はＶＣ
Ｏ２８の出力信号を１／Ｎ（Ｎは正の整数）の周波数に
分周する分周器である。
たＰＬＬ回路の構成を示すブロック図である。図２にお
いて、符号２０はリファレンス信号を１／Ｍ（Ｍは正の
整数）の周波数に分周する分周器、符号２２は位相比較
器、符号２３はホールドオーバ機能を有するディジタル
フィルタ部、符号２７はディジタル／アナログ変換器
（以下、Ｄ／Ａ変換器と略記する）、符号２８は電圧制
御発振器（以下、ＶＣＯと略記する）、符号２９はＶＣ
Ｏ２８の出力信号を１／Ｎ（Ｎは正の整数）の周波数に
分周する分周器である。
【０００３】位相比較器２２は分周器２０の出力信号の
位相と分周器２９の出力信号の位相とを比較し位相比較
データをディジタルフィルタ部２３に出力する。また、
リファレンス信号の供給が途絶えた場合、位相差０に相
当する位相比較データをディジタルフィルタ部２３に出
力する。リファレンス信号が正常に供給されている間
は、ディジタルフィルタ部２３は位相比較データを積分
処理することにより、位相比較データの低周波成分を抽
出しＤ／Ａ変換器２７に出力し、Ｄ／Ａ変換器２７はこ
れをアナログ信号に変換しＶＣＯ２８に出力することに
より、分周器２９を経て位相比較器２２に入力されるＶ
ＣＯ８の出力信号の周波数・位相が分周器２０を経て入
力されるリファレンス信号の周波数・位相に一致するよ
うＶＣＯ２８の発信周波数を制御する。また、リファレ
ンス信号が中断した場合には、位相比較器２２の出力す
る位相差０に相当する位相比較データにより、ディジタ
ルフィルタ部２３は、その直前の出力をそのまま保持継
続、すなわちホールドオーバすることにより、ＶＣＯ２
８の発信周波数をほぼ一定に維持する。このことによ
り、次にリファレンス信号の入力が再開された際、ＰＬ
Ｌ回路を位相同期状態に短時間にロックインすることが
できる。
位相と分周器２９の出力信号の位相とを比較し位相比較
データをディジタルフィルタ部２３に出力する。また、
リファレンス信号の供給が途絶えた場合、位相差０に相
当する位相比較データをディジタルフィルタ部２３に出
力する。リファレンス信号が正常に供給されている間
は、ディジタルフィルタ部２３は位相比較データを積分
処理することにより、位相比較データの低周波成分を抽
出しＤ／Ａ変換器２７に出力し、Ｄ／Ａ変換器２７はこ
れをアナログ信号に変換しＶＣＯ２８に出力することに
より、分周器２９を経て位相比較器２２に入力されるＶ
ＣＯ８の出力信号の周波数・位相が分周器２０を経て入
力されるリファレンス信号の周波数・位相に一致するよ
うＶＣＯ２８の発信周波数を制御する。また、リファレ
ンス信号が中断した場合には、位相比較器２２の出力す
る位相差０に相当する位相比較データにより、ディジタ
ルフィルタ部２３は、その直前の出力をそのまま保持継
続、すなわちホールドオーバすることにより、ＶＣＯ２
８の発信周波数をほぼ一定に維持する。このことによ
り、次にリファレンス信号の入力が再開された際、ＰＬ
Ｌ回路を位相同期状態に短時間にロックインすることが
できる。
【０００４】しかしながら、電圧制御発振器は一般にエ
ージング特性を有し、このため図２のＰＬＬ回路では、
ホールドオーバの時間が長くなると、Ｄ／Ａ変換器２７
の出力する制御電圧が一定に保持されていてもＶＣＯ２
８のエージングによりその発信周波数が時間の経過と共
に変化し、所要の出力周波数を維持できなくなる問題点
があった。
ージング特性を有し、このため図２のＰＬＬ回路では、
ホールドオーバの時間が長くなると、Ｄ／Ａ変換器２７
の出力する制御電圧が一定に保持されていてもＶＣＯ２
８のエージングによりその発信周波数が時間の経過と共
に変化し、所要の出力周波数を維持できなくなる問題点
があった。
【０００５】特開平９−８５５１号公報には、このよう
なエージングによる周波数変動を補償することによって
発信周波数の安定化を図る「高安定発信回路」と題する
発明（以下、文献１という）が開示されている。図３は
文献１に記載された高安定発信回路を示すブロック図
で、発振器３１、発振器３１の発信周波数ｆｓと別途入
力される補正位相データΔφｔを用いて周波数ｆｇのデ
ィジタル信号を生成するＤＤＳ（Direct Digital Synth
esizer）３２、ＤＤＳ３２の出力信号をアナログ信号に
変換するＤ／Ａ変換器３３、Ｄ／Ａ変換器３３の出力か
ら高周波成分を除去するＬＰＦ（Low Pass Filter）３
４、ＬＰＦ３４から得られる周波数ｆｇの出力信号をカ
ウントすることによって、動作開始時点からのエージン
グ時間を算出し一定時間毎に出力するカウンタ３５、お
よびエージング時間に対応して発振器３１の発信周波数
ｆｓのエージングによる周波数変化を補償する補正位相
データを格納し、カウンタ３５の出力するエージング時
間に対応して上記補正位相データΔφｔをＤＤＳ３２に
出力するメモリテーブル３６とを備えている。
なエージングによる周波数変動を補償することによって
発信周波数の安定化を図る「高安定発信回路」と題する
発明（以下、文献１という）が開示されている。図３は
文献１に記載された高安定発信回路を示すブロック図
で、発振器３１、発振器３１の発信周波数ｆｓと別途入
力される補正位相データΔφｔを用いて周波数ｆｇのデ
ィジタル信号を生成するＤＤＳ（Direct Digital Synth
esizer）３２、ＤＤＳ３２の出力信号をアナログ信号に
変換するＤ／Ａ変換器３３、Ｄ／Ａ変換器３３の出力か
ら高周波成分を除去するＬＰＦ（Low Pass Filter）３
４、ＬＰＦ３４から得られる周波数ｆｇの出力信号をカ
ウントすることによって、動作開始時点からのエージン
グ時間を算出し一定時間毎に出力するカウンタ３５、お
よびエージング時間に対応して発振器３１の発信周波数
ｆｓのエージングによる周波数変化を補償する補正位相
データを格納し、カウンタ３５の出力するエージング時
間に対応して上記補正位相データΔφｔをＤＤＳ３２に
出力するメモリテーブル３６とを備えている。
【０００６】このような構成により、文献１の高安定発
信回路においては、動作開始時点からエージング時間の
経過に対応して発振器３１の周波数ｆｓが変化してもこ
れを補償する補正位相データΔφｔがメモリテーブル３
６より読出されてＤＤＳ３２に入力され、ＬＰＦ３４か
ら送出される出力信号の周波数ｆｇをほぼ一定に保つこ
とができるとしている。
信回路においては、動作開始時点からエージング時間の
経過に対応して発振器３１の周波数ｆｓが変化してもこ
れを補償する補正位相データΔφｔがメモリテーブル３
６より読出されてＤＤＳ３２に入力され、ＬＰＦ３４か
ら送出される出力信号の周波数ｆｇをほぼ一定に保つこ
とができるとしている。
【０００７】
【発明が解決しようとする課題】上記構成をＰＬＬ回路
に適用してホールドオーバ時の出力周波数の安定化を図
ることが考えられるが、一般に電圧制御発振器のエージ
ング特性はその製品個々によって異なっており、このた
めメモリテーブル３６を用いてエージング特性の補正デ
ータを読出す文献１の構成では、回路規模の問題がある
他、正確な補正データを得るためにはＰＬＬ回路に用い
られる電圧制御発振器毎に、そのエージング特性に対応
して補正データを用意しなければならず、生産コスト面
での問題があった。従って、本発明は、これら問題点を
解消し、簡素な構成で、安価に且つ高精度にホールドオ
ーバ時の電圧制御発振器のエージング特性による発振周
波数の時間的変化を補正することのできるＰＬＬ回路を
提供することを目的とする。
に適用してホールドオーバ時の出力周波数の安定化を図
ることが考えられるが、一般に電圧制御発振器のエージ
ング特性はその製品個々によって異なっており、このた
めメモリテーブル３６を用いてエージング特性の補正デ
ータを読出す文献１の構成では、回路規模の問題がある
他、正確な補正データを得るためにはＰＬＬ回路に用い
られる電圧制御発振器毎に、そのエージング特性に対応
して補正データを用意しなければならず、生産コスト面
での問題があった。従って、本発明は、これら問題点を
解消し、簡素な構成で、安価に且つ高精度にホールドオ
ーバ時の電圧制御発振器のエージング特性による発振周
波数の時間的変化を補正することのできるＰＬＬ回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するた
め、本発明では、電圧制御発振器に、その製品出荷検査
時に測定されるエージング特性を表すエージングパラメ
ータを記録保持するＲＯＭ（Pead Only Memory）を設け
ることとし、ＰＬＬ回路に備えるエージングアルゴリズ
ム部により、エージングタイマ部の出力する動作開始時
点からの経過時間に応じて前記ＲＯＭに保持されるエー
ジングパラメータを参照して当該電圧制御発振器の制御
電圧値を補正すべき補正データを算出し、この補正デー
タを電圧制御発振器の制御データに加算して電圧制御発
振器を制御することとし、個々の電圧制御発振器のエー
ジング特性に応じてこれを相殺する制御を行うことによ
り長時間に渡って安定度の高いホールドオーバ機能を有
するＰＬＬ回路を実現する。
め、本発明では、電圧制御発振器に、その製品出荷検査
時に測定されるエージング特性を表すエージングパラメ
ータを記録保持するＲＯＭ（Pead Only Memory）を設け
ることとし、ＰＬＬ回路に備えるエージングアルゴリズ
ム部により、エージングタイマ部の出力する動作開始時
点からの経過時間に応じて前記ＲＯＭに保持されるエー
ジングパラメータを参照して当該電圧制御発振器の制御
電圧値を補正すべき補正データを算出し、この補正デー
タを電圧制御発振器の制御データに加算して電圧制御発
振器を制御することとし、個々の電圧制御発振器のエー
ジング特性に応じてこれを相殺する制御を行うことによ
り長時間に渡って安定度の高いホールドオーバ機能を有
するＰＬＬ回路を実現する。
【０００９】すなわち、本発明のＰＬＬ回路は、電圧制
御発振器、この電圧制御発振器のエージング時間を出力
するエージングタイマ部、このエージングタイマ部の出
力するエージング時間を変数として前記電圧制御発振器
のエージング特性を表すエージングパラメータを用い
て、前記電圧制御発振器のエージング特性を補正するエ
ージング逆特性データを算出、生成するエージングアル
ゴリズム部、前記電圧制御発振器の出力周波数を１／Ｎ
（Ｎは正の整数）に分周した信号の出力位相とリファレ
ンス信号の周波数を１／Ｍ（Ｍは正の整数）に分周した
信号の出力位相とを比較して位相比較データを出力する
位相比較器、この位相比較器の出力の低周波成分を抽出
して制御データを出力し、また前記リファレンス信号の
中断時には直前の制御データの値を保持して、出力する
ディジタルフィルタ部、前記エージングアルゴリズム部
の出力するエージング逆特性データと、前記ディジタル
フィルタ部の出力する制御データとを加算する加算器、
およびこの加算器の出力をアナログ電圧に変換し、前記
電圧制御発振器の制御電圧を出力するディジタル／アナ
ログ変換器とを備えたことを特徴とする。
御発振器、この電圧制御発振器のエージング時間を出力
するエージングタイマ部、このエージングタイマ部の出
力するエージング時間を変数として前記電圧制御発振器
のエージング特性を表すエージングパラメータを用い
て、前記電圧制御発振器のエージング特性を補正するエ
ージング逆特性データを算出、生成するエージングアル
ゴリズム部、前記電圧制御発振器の出力周波数を１／Ｎ
（Ｎは正の整数）に分周した信号の出力位相とリファレ
ンス信号の周波数を１／Ｍ（Ｍは正の整数）に分周した
信号の出力位相とを比較して位相比較データを出力する
位相比較器、この位相比較器の出力の低周波成分を抽出
して制御データを出力し、また前記リファレンス信号の
中断時には直前の制御データの値を保持して、出力する
ディジタルフィルタ部、前記エージングアルゴリズム部
の出力するエージング逆特性データと、前記ディジタル
フィルタ部の出力する制御データとを加算する加算器、
およびこの加算器の出力をアナログ電圧に変換し、前記
電圧制御発振器の制御電圧を出力するディジタル／アナ
ログ変換器とを備えたことを特徴とする。
【００１０】また、前記電圧制御発振器は、自己のエー
ジング特性を表す前記エージングパラメータを記録した
ＲＯＭ（Read Only Memory）を備えたことを特徴とす
る。
ジング特性を表す前記エージングパラメータを記録した
ＲＯＭ（Read Only Memory）を備えたことを特徴とす
る。
【００１１】また、前記位相比較器が、リファレンス信
号が中断した場合には位相差０に相当する位相差データ
を出力することにより、前記ディジタルフィルタ部は該
リファレンス信号の中断の直前の制御データの値を保持
して、出力することを特徴とする。
号が中断した場合には位相差０に相当する位相差データ
を出力することにより、前記ディジタルフィルタ部は該
リファレンス信号の中断の直前の制御データの値を保持
して、出力することを特徴とする。
【００１２】更にまた、前記エージングアルゴリズム部
は、前記エージングパラメータの値をａおよびｂとし、
前記エージングタイマ部の出力する前記電圧制御発振器
の電源投入時からの時間経過を示すエージング時間をｘ
とするとき、前記エージング逆特性データの値ｙをｙ＝
ｌｏｇaｘ＋ｂの演算式に従って算出することを特徴と
する。
は、前記エージングパラメータの値をａおよびｂとし、
前記エージングタイマ部の出力する前記電圧制御発振器
の電源投入時からの時間経過を示すエージング時間をｘ
とするとき、前記エージング逆特性データの値ｙをｙ＝
ｌｏｇaｘ＋ｂの演算式に従って算出することを特徴と
する。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本発明の一実施形態
に係るＰＬＬ回路を示すブロック図で、位相比較器２、
ディジタルフィルタ部３、Ｄ／Ａ変換器７、ＶＣＯ８は
それぞれ図２の位相比較器２２、ディジタルフィルタ部
２３、Ｄ／Ａ変換器２７、ＶＣＯ２８に相当し、それぞ
れ同様に動作する。但し、図１のＶＣＯ８には、出荷検
査時等に測定された当該エージング特性を表すエージン
グパラメータを記録したＲＯＭが設けられている。ま
た、図１のＰＬＬ回路は、図２の構成に加え、加算器
４、エージングタイマ部５およびエージングアルゴリズ
ム部６を備えている。なお、図１のＰＬＬ回路において
も必要により図２の分周器２０、２９に相当する分周器
が備えられるが、説明を簡単にするために、図１および
以下の説明ではその記載を省略する。
施の形態について説明する。図１は本発明の一実施形態
に係るＰＬＬ回路を示すブロック図で、位相比較器２、
ディジタルフィルタ部３、Ｄ／Ａ変換器７、ＶＣＯ８は
それぞれ図２の位相比較器２２、ディジタルフィルタ部
２３、Ｄ／Ａ変換器２７、ＶＣＯ２８に相当し、それぞ
れ同様に動作する。但し、図１のＶＣＯ８には、出荷検
査時等に測定された当該エージング特性を表すエージン
グパラメータを記録したＲＯＭが設けられている。ま
た、図１のＰＬＬ回路は、図２の構成に加え、加算器
４、エージングタイマ部５およびエージングアルゴリズ
ム部６を備えている。なお、図１のＰＬＬ回路において
も必要により図２の分周器２０、２９に相当する分周器
が備えられるが、説明を簡単にするために、図１および
以下の説明ではその記載を省略する。
【００１４】以下、図１に示すＰＬＬ回路の動作につい
て説明する。エージングタイマ部５では、ＶＣＯ８に電
源が供給された時間を積算し、電源供給経過時間（エー
ジング時間）（図でｘで示す）をエージングアルゴリズ
ム部６へ供給する。エージングアルゴリズム部６では、
このエージング時間ｘを変数としてＶＣＯ８から読出さ
れるエージングパラメータを用いてＶＣＯ８のエージン
グ特性の逆特性データｙを所定の計算式、例えば下式に
より算出し、加算器４へ出力する。 ｙ＝ｌｏｇaｘ＋ｂ、但し、ａ、ｂはＶＣＯ８のエージ
ングパラメータ
て説明する。エージングタイマ部５では、ＶＣＯ８に電
源が供給された時間を積算し、電源供給経過時間（エー
ジング時間）（図でｘで示す）をエージングアルゴリズ
ム部６へ供給する。エージングアルゴリズム部６では、
このエージング時間ｘを変数としてＶＣＯ８から読出さ
れるエージングパラメータを用いてＶＣＯ８のエージン
グ特性の逆特性データｙを所定の計算式、例えば下式に
より算出し、加算器４へ出力する。 ｙ＝ｌｏｇaｘ＋ｂ、但し、ａ、ｂはＶＣＯ８のエージ
ングパラメータ
【００１５】ディジタルフィルタ部３は、位相差比較器
２の出力する位相比較データを積分処理しその低周波成
分を制御データとして加算器４に出力する。加算器４は
ディジタルフィルタ部３の出力する制御データとエージ
ングアルゴリズム部６の出力するエージング逆特性デー
タｙを加算しＤ／Ａ変換器７へ出力し、Ｄ／Ａ変換器７
はこれをアナログ信号に変換し制御電圧としてＶＣＯ８
に出力し、ＶＣＯ８の発信周波数を制御する。このよう
にして、リファレンス信号が位相比較器２に入力されて
いる場合は、Ｄ／Ａ変換器７の出力する制御電圧、従っ
て、ディジタルフィルタ部３の出力する制御データとエ
ージングアルゴリズム部６の出力する逆特性データｙを
加算した値は、ＶＣＯ８の出力信号の周波数、位相がリ
ファレンス信号の周波数、位相に一致するよう帰還制御
される。また、リファレンス信号が障害等によって中断
した場合は、位相比較器２の出力する位相差データは位
相差０を示し、従って、ディジタルフィルタ部３の出力
する制御データはリファレンス信号中断の直前の値にホ
ールドされるが、エージングアルゴリズム部６の出力す
るエージング逆特性データｙはエージングタイマ部５の
出力するエージング時間ｘの変化に従って、時間の経過
と共にＶＣＯ８のエージング特性による発信周波数の変
化を相殺するよう変化していく。このことにより、ＶＣ
Ｏ８の発信周波数はリファレンス信号中断後も長時間に
渡って中断直前の周波数の値を安定的に維持することが
でき、長時間高安定のホールドオーバ機能を有するＰＬ
Ｌ回路を具現することができる。
２の出力する位相比較データを積分処理しその低周波成
分を制御データとして加算器４に出力する。加算器４は
ディジタルフィルタ部３の出力する制御データとエージ
ングアルゴリズム部６の出力するエージング逆特性デー
タｙを加算しＤ／Ａ変換器７へ出力し、Ｄ／Ａ変換器７
はこれをアナログ信号に変換し制御電圧としてＶＣＯ８
に出力し、ＶＣＯ８の発信周波数を制御する。このよう
にして、リファレンス信号が位相比較器２に入力されて
いる場合は、Ｄ／Ａ変換器７の出力する制御電圧、従っ
て、ディジタルフィルタ部３の出力する制御データとエ
ージングアルゴリズム部６の出力する逆特性データｙを
加算した値は、ＶＣＯ８の出力信号の周波数、位相がリ
ファレンス信号の周波数、位相に一致するよう帰還制御
される。また、リファレンス信号が障害等によって中断
した場合は、位相比較器２の出力する位相差データは位
相差０を示し、従って、ディジタルフィルタ部３の出力
する制御データはリファレンス信号中断の直前の値にホ
ールドされるが、エージングアルゴリズム部６の出力す
るエージング逆特性データｙはエージングタイマ部５の
出力するエージング時間ｘの変化に従って、時間の経過
と共にＶＣＯ８のエージング特性による発信周波数の変
化を相殺するよう変化していく。このことにより、ＶＣ
Ｏ８の発信周波数はリファレンス信号中断後も長時間に
渡って中断直前の周波数の値を安定的に維持することが
でき、長時間高安定のホールドオーバ機能を有するＰＬ
Ｌ回路を具現することができる。
【００１６】以上、エージングアルゴリズム部６は、Ｐ
ＬＬ回路の電源投入後、エージングタイマ部５の出力す
るエージング時間ｘに従って常時ＶＣＯ８のエージング
逆特性データｙを算出し加算器４によりディジタルフィ
ルタ部３の出力する制御データに加算されるとして図１
の実施形態を説明したが、リファレンス信号が正常に供
給されている間はエージング逆特性データｙを出力せ
ず、従来の、例えば図２のＰＬＬ回路と同様の帰還制御
を行い、リファレンス信号が中断した場合にエージング
アルゴリズム部６はＶＣＯ８のエージング逆特性の中断
後の時間経過による変化分のみを加算器４に出力し、デ
ィジタルフィルタ部３の出力するホールドオーバデータ
に加算する構成としてもよい。
ＬＬ回路の電源投入後、エージングタイマ部５の出力す
るエージング時間ｘに従って常時ＶＣＯ８のエージング
逆特性データｙを算出し加算器４によりディジタルフィ
ルタ部３の出力する制御データに加算されるとして図１
の実施形態を説明したが、リファレンス信号が正常に供
給されている間はエージング逆特性データｙを出力せ
ず、従来の、例えば図２のＰＬＬ回路と同様の帰還制御
を行い、リファレンス信号が中断した場合にエージング
アルゴリズム部６はＶＣＯ８のエージング逆特性の中断
後の時間経過による変化分のみを加算器４に出力し、デ
ィジタルフィルタ部３の出力するホールドオーバデータ
に加算する構成としてもよい。
【００１７】
【発明の効果】以上説明したように本発明によれば、Ｖ
ＣＯ８にそのエージング特性を表すパラメータを記録す
るＲＯＭを設け、エージングアルゴリズム部３によりこ
のエージングパラメータを用いてエージング特性を相殺
する補正データを算出することにより、ＶＣＯ８のエー
ジング特性に応じて発振周波数の変動を簡便且つ正確に
補正することができ、長時間高安定のホールドオーバ機
能を有するＰＬＬ回路を簡素にまた安価に実現すること
ができる。
ＣＯ８にそのエージング特性を表すパラメータを記録す
るＲＯＭを設け、エージングアルゴリズム部３によりこ
のエージングパラメータを用いてエージング特性を相殺
する補正データを算出することにより、ＶＣＯ８のエー
ジング特性に応じて発振周波数の変動を簡便且つ正確に
補正することができ、長時間高安定のホールドオーバ機
能を有するＰＬＬ回路を簡素にまた安価に実現すること
ができる。
【図１】本発明の構成の一実施形態を示すブロック図で
ある。
ある。
【図２】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
【図３】従来技術に係る、ＤＤＳを用いて発振器のエー
ジング特性による発信周波数の変動を補正した発信回路
の一例を示すブロック図である。
ジング特性による発信周波数の変動を補正した発信回路
の一例を示すブロック図である。
２、２２ 位相比較器 ３ ディジタルフィルタ部 ４ 加算器 ５ エージングタイマ部 ６ エージグアルゴリズム部 ７、２７、３３ Ｄ／Ａ変換器 ８ ＶＣＯ ２０、２９ 分周器 ３１ 発振器 ３２ ＤＤＳ ３４ ＬＰＦ ３５ カウンタ ３６ メモリテーブル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒沢 勝彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5J106 AA04 CC01 CC21 CC46 DD13 DD33 DD35 GG01 HH01 KK05 KK18 KK39
Claims (4)
- 【請求項１】 電圧制御発振器、 この電圧制御発振器のエージング時間を出力するエージ
ングタイマ部、 このエージングタイマ部の出力するエージング時間を変
数として前記電圧制御発振器のエージング特性を表すエ
ージングパラメータを用いて、前記電圧制御発振器のエ
ージング特性を補正するエージング逆特性データを算
出、生成するエージングアルゴリズム部、 前記電圧制御発振器の出力周波数を１／Ｎ（Ｎは正の整
数）に分周した信号の出力位相とリファレンス信号の周
波数を１／Ｍ（Ｍは正の整数）に分周した信号の出力位
相とを比較して位相比較データを出力する位相比較器、 この位相比較器の出力の低周波成分を抽出して制御デー
タを出力し、また前記リファレンス信号の中断時には直
前の制御データの値を保持して、出力するディジタルフ
ィルタ部、 前記エージングアルゴリズム部の出力するエージング逆
特性データと、前記ディジタルフィルタ部の出力する制
御データとを加算する加算器、およびこの加算器の出力
をアナログ電圧に変換し、前記電圧制御発振器の制御電
圧を出力するディジタル／アナログ変換器とを備えたこ
とを特徴とするＰＬＬ回路。 - 【請求項２】 前記電圧制御発振器は、自己のエージン
グ特性を表す前記エージングパラメータを記録したＲＯ
Ｍ（Read Only Memory）を備えたことを特徴とする請求
項１に記載のＰＬＬ回路。 - 【請求項３】 前記位相比較器が、リファレンス信号が
中断した場合には位相差０に相当する位相差データを出
力することにより、前記ディジタルフィルタ部は該リフ
ァレンス信号の中断の直前の制御データの値を保持し
て、出力することを特徴とする請求項１または２に記載
のＰＬＬ回路。 - 【請求項４】 前記エージングアルゴリズム部は、前記
エージングパラメータの値をａおよびｂとし、前記エー
ジングタイマ部の出力する前記電圧制御発振器の電源投
入時からの時間経過を示すエージング時間をｘとすると
き、前記エージング逆特性データの値ｙをｙ＝ｌｏｇa
ｘ＋ｂの演算式に従って算出することを特徴とする請求
項１から３のいずれか１に記載のＰＬＬ回路。
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| JP13076999A JP3328218B2 (ja) | 1999-05-12 | 1999-05-12 | Ｐｌｌ回路 |
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|---|---|
| JP2000323987A true JP2000323987A (ja) | 2000-11-24 |
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| JP (1) | JP3328218B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829515B2 (en) * | 2000-09-29 | 2004-12-07 | Robert Bosch Gmbh | Method and device for determining changes in technical systems such as electric motors caused by ageing |
| JP2015195578A (ja) * | 2014-03-19 | 2015-11-05 | 日本電波工業株式会社 | 変動量予測回路及びエージング補償回路 |
| JP2016063392A (ja) * | 2014-09-18 | 2016-04-25 | セイコーエプソン株式会社 | 基準信号生成装置 |
| KR20200093012A (ko) * | 2018-06-11 | 2020-08-04 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법 |
-
1999
- 1999-05-12 JP JP13076999A patent/JP3328218B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829515B2 (en) * | 2000-09-29 | 2004-12-07 | Robert Bosch Gmbh | Method and device for determining changes in technical systems such as electric motors caused by ageing |
| JP2015195578A (ja) * | 2014-03-19 | 2015-11-05 | 日本電波工業株式会社 | 変動量予測回路及びエージング補償回路 |
| JP2016063392A (ja) * | 2014-09-18 | 2016-04-25 | セイコーエプソン株式会社 | 基準信号生成装置 |
| KR20200093012A (ko) * | 2018-06-11 | 2020-08-04 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법 |
| KR102391323B1 (ko) * | 2018-06-11 | 2022-04-28 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법 |
| US11429137B2 (en) | 2018-06-11 | 2022-08-30 | Boe Technology Group Co., Ltd. | Time synchronization device, electronic apparatus, time synchronization system and time synchronization method |
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| JP3328218B2 (ja) | 2002-09-24 |
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