JP3564424B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路に関し、特に電圧制御発振器（ＶＣＯ）の出力と外部信号との位相差を検出してこの位相差に応じてＶＣＯを制御するようにしたＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、入力信号である入力クロックと、ＶＣＯの発振出力であるループクロックとの位相差を、位相比較器により生成して、この位相比較結果信号を低域通過フィルタを通すことによって位相比較周波数成分を除去し、演算増幅器を用いてゲインを上げてＶＣＯの制御電圧とする構成が一般的である。
【０００３】
【発明が解決しようとする課題】
この様な一般的なＰＬＬ回路方式の場合、定常位相誤差を極力少くするためには、演算増幅器を完全積分器として動作させる必要がある。また、ジッタ量を減らすためには、この完全積分器の時定数を比較的大きな値にすることが必要であるが、この時定数を大きくすると、ＰＬＬ回路のロックレンジやキャプチャーレンジが非常に狭くなって、回路動作が不安定になったり、ロックはずれが生じたり、更には全くループ引き込みができなくなる等の問題がある。
【０００４】
本発明の目的は、定常位相誤差を極力少くすると共に、ジッタ量を最小限に抑制して安定な動作が可能なＰＬＬ回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明によれば、電圧制御発振器の出力と外部信号との位相差を検出してこの位相差に応じて前記電圧制御発振器を制御するようにしたＰＬＬ回路であって、前記位相差の完全積分器による積分項のリミッタを経た出力と前記位相差の比例項との加算信号を前記電圧制御発振器の制御電圧としたことを特徴とするＰＬＬ回路が得られる。
【０００６】
また、本発明によれば、電圧制御発振器と、この発振出力と外部信号との位相差を検出する位相比較器と、この位相比較出力の積分項を生成する完全積分器と、この積分項をリミットするリミッタと、前記位相比較出力の比例項を生成する不完全積分器と、前記リミッタ出力と前記比例項とを加算して前記電圧制御発振器の制御電圧とする加算器とを含むことを特徴とするＰＬＬ回路が得られる。
【０００７】
本発明の作用を述べる。本発明のＰＬＬ回路においては、ある程度時定数の大きな完全積分器を用いて、入力クロックの擾乱に対しＶＣＯクロック（出力クロック）が直ちに追従しない様にしてジッタ抑圧効果を期待するものであるが、この場合完全積分器の時定数が大きくなって引き込みが悪くなるので、当該完全積分器の出力電圧にリミッタ回路でリミッタをかけることにより、ある電圧範囲に制限し、このリミッタ出力と、比例項としての位相差に比例した信号とを加算し、この加算出力をＶＣＯ制御電圧とするものである。これにより、定常位相誤差を少くし、かつ出力ジッタ量が最小となる安定なＰＬＬ回路が得られるものである。
【０００８】
【発明の実施の形態】
以下に図面を用いて本発明の実施例について説明する。図１は本発明の実施例のブロック図であり、外部からの入力クロックは位相比較器１の一入力となっており、その他入力には、ＶＣＯ６の発振クロックを分周器７により１／Ｎに分周した分周クロックが供給されている。この位相比較器１の位相比較出力は積分項を生成する完全積分器２へ入力されると共に、比例項を生成する不完全積分器３へ入力される。完全積分器２の出力である積分項はリミッタ４へ入力されてリミット処理され加算器５の一入力となる。不完全積分器３の出力である比例項は加算器５の他入力となる。この加算器５の加算出力がＶＣＯ６の制御電圧として用いられている。
【０００９】
図２は図１のＰＬＬ回路における各部の位相差（θ）対周波（ｆ）特性を示す図である。図２の左端に示す特性は、完全積分器２の出力である積分項のリミッタ４を経た出力特性であり、完全積分器２のゲインは論理的に無限大であるために、位相比較器１での位相差が”０”になる様に制御される。従って、図の特性の縦軸（位相差θ）は”０”固定となる。その後、リミッタ４を通することにより、Ｖｃｃ （ＶＣＯ６の制御電圧の）の範囲内の所定電圧範囲ＶＬに制限を受け、結果的に、図２の左端に示す特性の積分項が得られることになる。
【００１０】
図２の中央の特性は不完全積分器３の比例項の出力特性を示しており、Ｖccの範囲でリニアな特性を示している。
【００１１】
これ等二つの特性を有する信号成分が加算器５にて加算されることになるので、その加算出力の特性は図２の右端の如き特性を呈することになる。すなわち、リミッタ４によるリミッタが効いている範囲（ＶＬ）では、比例項が位相差θを出力しようと制御しても、積分項側が強い（優先される）ために、位相差θはこの積分項として出力される”０”に固定されることになる。リミッタが効いていない範囲では、比例項の特性が現われてくるので、位相差θが出てくることになって図２の右端の特性が得られるのである。尚、ＶＡは積分項の範囲を示し、ＶＢ
は比例項の範囲を示している。
【００１２】
図１における位相比較器１の位相比較出力の比例項のみをＶＣＯ制御電圧に用いた場合には、ジッタ量は最小に抑えられるが、図２の中央特性に示す如く、位相差θが生じてしまう。一方、積分項のみの場合には、ジッタ量は増えるが、図２の左端の特性の如く、位相差をなくすことができる。
【００１３】
従って、本発明の構成の様に、これ等積分項（リミッタがかっている）と比例項とを加算するいわゆる二重ループ構成とすることによって、リミッタの範囲内では位相差θを”０”に固定して定常位相誤差を殆んどなくすことができ、比例項が効いている範囲では、ジッタ量が少なく位相差による引き込みが可能となるので、キャプチャーレンジやロックレンジが広くなるのである。
【００１４】
図３は図１における完全積分器２の一例を示す回路図であり、オペアンプ２１と、コンデンサ２２と、抵抗２３〜２８からなる周知の回路構成を用いることができる。なお、図３においてＶｃ は電源電圧（＋５Ｖ）である。図４は図１における不完全積分器３の一例を示す回路図であり、コンデンサ３１と抵抗３２，３３とからなる受動素子回路を用いることができる。図５は図１のリミッタ４の一例を示す回路図であり、ダイオード４１〜４４と抵抗４５，４６とからなる。なお、これ等回路構成は単に一例を示すものであって、種々の変更が可能であることは勿論である。
【００１５】
【発明の効果】
以上述べた如く、本発明によれば、極めて簡単な回路構成により、定常位相誤差をなくしかつ出力ジッタ量が小さい安定したＰＬＬ回路を得ることができるという効果がある。
【００１６】
特に、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ ）などの搬送装置内では、装置内の基準クロックを、送信部と受信部とでそれぞれにＰＬＬ回路を搭載したパネルから供給する構成が用いられるが、このＰＬＬ回路内で発生する入出力間の位相差をなくし、装置内の送信部と受信部との間での位相変動量を最小にすることが要求されるところ、この位相変動量が大きいと、それに伴って、位相差の吸収やジッタ抑圧の目的で使用されるビットバッファの容量を大きくする必要があるが、本発明によるＰＬＬ回路を用いることにより、定常位相誤差やジッタが最小になるので、当該ビットバッファの容量を削減することができるとう効果もある。
【００１７】
その結果、入力クロックの擾乱に対してＶＣＯクロック（出力クロック）が直ちに追従することがなくなり、ＳＤＨの主信号出力のジッタを最小とすることができる。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の特性を示す図である。
【図３】図１の完全積分器の例を示す回路図である。
【図４】図１の不完全積分器の例を示す回路図である。
【図５】図１のリミッタの例を示す回路図である。
【符号の説明】
１ 位相比較器
２ 完全積分器
３ 不完全積分器
４ リミッタ
５ 加算器
６ ＶＣＯ（電圧制御発振器）
７ 分周器
【発明の属する技術分野】
本発明はＰＬＬ回路に関し、特に電圧制御発振器（ＶＣＯ）の出力と外部信号との位相差を検出してこの位相差に応じてＶＣＯを制御するようにしたＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、入力信号である入力クロックと、ＶＣＯの発振出力であるループクロックとの位相差を、位相比較器により生成して、この位相比較結果信号を低域通過フィルタを通すことによって位相比較周波数成分を除去し、演算増幅器を用いてゲインを上げてＶＣＯの制御電圧とする構成が一般的である。
【０００３】
【発明が解決しようとする課題】
この様な一般的なＰＬＬ回路方式の場合、定常位相誤差を極力少くするためには、演算増幅器を完全積分器として動作させる必要がある。また、ジッタ量を減らすためには、この完全積分器の時定数を比較的大きな値にすることが必要であるが、この時定数を大きくすると、ＰＬＬ回路のロックレンジやキャプチャーレンジが非常に狭くなって、回路動作が不安定になったり、ロックはずれが生じたり、更には全くループ引き込みができなくなる等の問題がある。
【０００４】
本発明の目的は、定常位相誤差を極力少くすると共に、ジッタ量を最小限に抑制して安定な動作が可能なＰＬＬ回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明によれば、電圧制御発振器の出力と外部信号との位相差を検出してこの位相差に応じて前記電圧制御発振器を制御するようにしたＰＬＬ回路であって、前記位相差の完全積分器による積分項のリミッタを経た出力と前記位相差の比例項との加算信号を前記電圧制御発振器の制御電圧としたことを特徴とするＰＬＬ回路が得られる。
【０００６】
また、本発明によれば、電圧制御発振器と、この発振出力と外部信号との位相差を検出する位相比較器と、この位相比較出力の積分項を生成する完全積分器と、この積分項をリミットするリミッタと、前記位相比較出力の比例項を生成する不完全積分器と、前記リミッタ出力と前記比例項とを加算して前記電圧制御発振器の制御電圧とする加算器とを含むことを特徴とするＰＬＬ回路が得られる。
【０００７】
本発明の作用を述べる。本発明のＰＬＬ回路においては、ある程度時定数の大きな完全積分器を用いて、入力クロックの擾乱に対しＶＣＯクロック（出力クロック）が直ちに追従しない様にしてジッタ抑圧効果を期待するものであるが、この場合完全積分器の時定数が大きくなって引き込みが悪くなるので、当該完全積分器の出力電圧にリミッタ回路でリミッタをかけることにより、ある電圧範囲に制限し、このリミッタ出力と、比例項としての位相差に比例した信号とを加算し、この加算出力をＶＣＯ制御電圧とするものである。これにより、定常位相誤差を少くし、かつ出力ジッタ量が最小となる安定なＰＬＬ回路が得られるものである。
【０００８】
【発明の実施の形態】
以下に図面を用いて本発明の実施例について説明する。図１は本発明の実施例のブロック図であり、外部からの入力クロックは位相比較器１の一入力となっており、その他入力には、ＶＣＯ６の発振クロックを分周器７により１／Ｎに分周した分周クロックが供給されている。この位相比較器１の位相比較出力は積分項を生成する完全積分器２へ入力されると共に、比例項を生成する不完全積分器３へ入力される。完全積分器２の出力である積分項はリミッタ４へ入力されてリミット処理され加算器５の一入力となる。不完全積分器３の出力である比例項は加算器５の他入力となる。この加算器５の加算出力がＶＣＯ６の制御電圧として用いられている。
【０００９】
図２は図１のＰＬＬ回路における各部の位相差（θ）対周波（ｆ）特性を示す図である。図２の左端に示す特性は、完全積分器２の出力である積分項のリミッタ４を経た出力特性であり、完全積分器２のゲインは論理的に無限大であるために、位相比較器１での位相差が”０”になる様に制御される。従って、図の特性の縦軸（位相差θ）は”０”固定となる。その後、リミッタ４を通することにより、Ｖｃｃ （ＶＣＯ６の制御電圧の）の範囲内の所定電圧範囲ＶＬに制限を受け、結果的に、図２の左端に示す特性の積分項が得られることになる。
【００１０】
図２の中央の特性は不完全積分器３の比例項の出力特性を示しており、Ｖccの範囲でリニアな特性を示している。
【００１１】
これ等二つの特性を有する信号成分が加算器５にて加算されることになるので、その加算出力の特性は図２の右端の如き特性を呈することになる。すなわち、リミッタ４によるリミッタが効いている範囲（ＶＬ）では、比例項が位相差θを出力しようと制御しても、積分項側が強い（優先される）ために、位相差θはこの積分項として出力される”０”に固定されることになる。リミッタが効いていない範囲では、比例項の特性が現われてくるので、位相差θが出てくることになって図２の右端の特性が得られるのである。尚、ＶＡは積分項の範囲を示し、ＶＢ
は比例項の範囲を示している。
【００１２】
図１における位相比較器１の位相比較出力の比例項のみをＶＣＯ制御電圧に用いた場合には、ジッタ量は最小に抑えられるが、図２の中央特性に示す如く、位相差θが生じてしまう。一方、積分項のみの場合には、ジッタ量は増えるが、図２の左端の特性の如く、位相差をなくすことができる。
【００１３】
従って、本発明の構成の様に、これ等積分項（リミッタがかっている）と比例項とを加算するいわゆる二重ループ構成とすることによって、リミッタの範囲内では位相差θを”０”に固定して定常位相誤差を殆んどなくすことができ、比例項が効いている範囲では、ジッタ量が少なく位相差による引き込みが可能となるので、キャプチャーレンジやロックレンジが広くなるのである。
【００１４】
図３は図１における完全積分器２の一例を示す回路図であり、オペアンプ２１と、コンデンサ２２と、抵抗２３〜２８からなる周知の回路構成を用いることができる。なお、図３においてＶｃ は電源電圧（＋５Ｖ）である。図４は図１における不完全積分器３の一例を示す回路図であり、コンデンサ３１と抵抗３２，３３とからなる受動素子回路を用いることができる。図５は図１のリミッタ４の一例を示す回路図であり、ダイオード４１〜４４と抵抗４５，４６とからなる。なお、これ等回路構成は単に一例を示すものであって、種々の変更が可能であることは勿論である。
【００１５】
【発明の効果】
以上述べた如く、本発明によれば、極めて簡単な回路構成により、定常位相誤差をなくしかつ出力ジッタ量が小さい安定したＰＬＬ回路を得ることができるという効果がある。
【００１６】
特に、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ ）などの搬送装置内では、装置内の基準クロックを、送信部と受信部とでそれぞれにＰＬＬ回路を搭載したパネルから供給する構成が用いられるが、このＰＬＬ回路内で発生する入出力間の位相差をなくし、装置内の送信部と受信部との間での位相変動量を最小にすることが要求されるところ、この位相変動量が大きいと、それに伴って、位相差の吸収やジッタ抑圧の目的で使用されるビットバッファの容量を大きくする必要があるが、本発明によるＰＬＬ回路を用いることにより、定常位相誤差やジッタが最小になるので、当該ビットバッファの容量を削減することができるとう効果もある。
【００１７】
その結果、入力クロックの擾乱に対してＶＣＯクロック（出力クロック）が直ちに追従することがなくなり、ＳＤＨの主信号出力のジッタを最小とすることができる。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の特性を示す図である。
【図３】図１の完全積分器の例を示す回路図である。
【図４】図１の不完全積分器の例を示す回路図である。
【図５】図１のリミッタの例を示す回路図である。
【符号の説明】
１ 位相比較器
２ 完全積分器
３ 不完全積分器
４ リミッタ
５ 加算器
６ ＶＣＯ（電圧制御発振器）
７ 分周器
Claims (4)
- 電圧制御発振器の出力と外部信号との位相差を検出してこの位相差に応じて前記電圧制御発振器を制御するようにしたＰＬＬ回路であって、前記位相差の完全積分器による積分項のリミッタを経た出力と前記位相差の比例項との加算信号を前記電圧制御発振器の制御電圧としたことを特徴とするＰＬＬ回路。
- 前記比例項を生成する不完全積分器を有することを特徴とする請求項１記載のＰＬＬ回路。
- 電圧制御発振器と、この発振出力と外部信号との位相差を検出する位相比較器と、この位相比較出力の積分項を生成する完全積分器と、この積分項をリミットするリミッタと、前記位相比較出力の比例項を生成する不完全積分器と、前記リミッタ出力と前記比例項とを加算して前記電圧制御発振器の制御電圧とする加算器とを含むことを特徴とするＰＬＬ回路。
- 前記リミッタは、前記制御電圧の最大値から最小値の範囲内の所定範囲で前記積分項をリミットすることを特徴とする請求項１〜３いずれか記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001145739A JP3564424B2 (ja) | 2001-05-16 | 2001-05-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001145739A JP3564424B2 (ja) | 2001-05-16 | 2001-05-16 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002344311A JP2002344311A (ja) | 2002-11-29 |
| JP3564424B2 true JP3564424B2 (ja) | 2004-09-08 |
Family
ID=18991500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001145739A Expired - Lifetime JP3564424B2 (ja) | 2001-05-16 | 2001-05-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3564424B2 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60113530A (ja) * | 1983-11-24 | 1985-06-20 | Fujitsu Ltd | 二重ル−プｐｌｌ回路 |
| JPH0787361B2 (ja) * | 1988-03-03 | 1995-09-20 | 日本電気株式会社 | 位相同期発振回路 |
| JP2823563B2 (ja) * | 1988-05-18 | 1998-11-11 | 富士通株式会社 | Ｐｌｌ回路 |
| JP3573627B2 (ja) * | 1998-09-28 | 2004-10-06 | 富士通株式会社 | マルチレートシンボルタイミングリカバリ回路 |
| JP3323824B2 (ja) * | 1999-02-22 | 2002-09-09 | 松下電器産業株式会社 | クロック生成回路 |
| US6255871B1 (en) * | 2000-01-10 | 2001-07-03 | General Electric Company | Method and apparatus for improving capture and lock characteristics of phase lock loops |
| JP3522673B2 (ja) * | 2000-09-07 | 2004-04-26 | 日本電信電話株式会社 | クロック再生回路 |
-
2001
- 2001-05-16 JP JP2001145739A patent/JP3564424B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002344311A (ja) | 2002-11-29 |
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