JP3564424B2 - Pll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はPLL回路に関し、特に電圧制御発振器(VCO)の出力と外部信号との位相差を検出してこの位相差に応じてVCOを制御するようにしたPLL回路に関するものである。
【0002】
【従来の技術】
PLL(Phase Locked Loop)回路は、入力信号である入力クロックと、VCOの発振出力であるループクロックとの位相差を、位相比較器により生成して、この位相比較結果信号を低域通過フィルタを通すことによって位相比較周波数成分を除去し、演算増幅器を用いてゲインを上げてVCOの制御電圧とする構成が一般的である。
【0003】
【発明が解決しようとする課題】
この様な一般的なPLL回路方式の場合、定常位相誤差を極力少くするためには、演算増幅器を完全積分器として動作させる必要がある。また、ジッタ量を減らすためには、この完全積分器の時定数を比較的大きな値にすることが必要であるが、この時定数を大きくすると、PLL回路のロックレンジやキャプチャーレンジが非常に狭くなって、回路動作が不安定になったり、ロックはずれが生じたり、更には全くループ引き込みができなくなる等の問題がある。
【0004】
本発明の目的は、定常位相誤差を極力少くすると共に、ジッタ量を最小限に抑制して安定な動作が可能なPLL回路を提供することである。
【0005】
【課題を解決するための手段】
本発明によれば、電圧制御発振器の出力と外部信号との位相差を検出してこの位相差に応じて前記電圧制御発振器を制御するようにしたPLL回路であって、前記位相差の完全積分器による積分項のリミッタを経た出力と前記位相差の比例項との加算信号を前記電圧制御発振器の制御電圧としたことを特徴とするPLL回路が得られる。
【0006】
また、本発明によれば、電圧制御発振器と、この発振出力と外部信号との位相差を検出する位相比較器と、この位相比較出力の積分項を生成する完全積分器と、この積分項をリミットするリミッタと、前記位相比較出力の比例項を生成する不完全積分器と、前記リミッタ出力と前記比例項とを加算して前記電圧制御発振器の制御電圧とする加算器とを含むことを特徴とするPLL回路が得られる。
【0007】
本発明の作用を述べる。本発明のPLL回路においては、ある程度時定数の大きな完全積分器を用いて、入力クロックの擾乱に対しVCOクロック(出力クロック)が直ちに追従しない様にしてジッタ抑圧効果を期待するものであるが、この場合完全積分器の時定数が大きくなって引き込みが悪くなるので、当該完全積分器の出力電圧にリミッタ回路でリミッタをかけることにより、ある電圧範囲に制限し、このリミッタ出力と、比例項としての位相差に比例した信号とを加算し、この加算出力をVCO制御電圧とするものである。これにより、定常位相誤差を少くし、かつ出力ジッタ量が最小となる安定なPLL回路が得られるものである。
【0008】
【発明の実施の形態】
以下に図面を用いて本発明の実施例について説明する。図1は本発明の実施例のブロック図であり、外部からの入力クロックは位相比較器1の一入力となっており、その他入力には、VCO6の発振クロックを分周器7により1/Nに分周した分周クロックが供給されている。この位相比較器1の位相比較出力は積分項を生成する完全積分器2へ入力されると共に、比例項を生成する不完全積分器3へ入力される。完全積分器2の出力である積分項はリミッタ4へ入力されてリミット処理され加算器5の一入力となる。不完全積分器3の出力である比例項は加算器5の他入力となる。この加算器5の加算出力がVCO6の制御電圧として用いられている。
【0009】
図2は図1のPLL回路における各部の位相差(θ)対周波(f)特性を示す図である。図2の左端に示す特性は、完全積分器2の出力である積分項のリミッタ4を経た出力特性であり、完全積分器2のゲインは論理的に無限大であるために、位相比較器1での位相差が”0”になる様に制御される。従って、図の特性の縦軸(位相差θ)は”0”固定となる。その後、リミッタ4を通することにより、Vcc (VCO6の制御電圧の)の範囲内の所定電圧範囲VLに制限を受け、結果的に、図2の左端に示す特性の積分項が得られることになる。
【0010】
図2の中央の特性は不完全積分器3の比例項の出力特性を示しており、Vccの範囲でリニアな特性を示している。
【0011】
これ等二つの特性を有する信号成分が加算器5にて加算されることになるので、その加算出力の特性は図2の右端の如き特性を呈することになる。すなわち、リミッタ4によるリミッタが効いている範囲(VL)では、比例項が位相差θを出力しようと制御しても、積分項側が強い(優先される)ために、位相差θはこの積分項として出力される”0”に固定されることになる。リミッタが効いていない範囲では、比例項の特性が現われてくるので、位相差θが出てくることになって図2の右端の特性が得られるのである。尚、VAは積分項の範囲を示し、VB
は比例項の範囲を示している。
【0012】
図1における位相比較器1の位相比較出力の比例項のみをVCO制御電圧に用いた場合には、ジッタ量は最小に抑えられるが、図2の中央特性に示す如く、位相差θが生じてしまう。一方、積分項のみの場合には、ジッタ量は増えるが、図2の左端の特性の如く、位相差をなくすことができる。
【0013】
従って、本発明の構成の様に、これ等積分項(リミッタがかっている)と比例項とを加算するいわゆる二重ループ構成とすることによって、リミッタの範囲内では位相差θを”0”に固定して定常位相誤差を殆んどなくすことができ、比例項が効いている範囲では、ジッタ量が少なく位相差による引き込みが可能となるので、キャプチャーレンジやロックレンジが広くなるのである。
【0014】
図3は図1における完全積分器2の一例を示す回路図であり、オペアンプ21と、コンデンサ22と、抵抗23〜28からなる周知の回路構成を用いることができる。なお、図3においてVc は電源電圧(+5V)である。図4は図1における不完全積分器3の一例を示す回路図であり、コンデンサ31と抵抗32,33とからなる受動素子回路を用いることができる。図5は図1のリミッタ4の一例を示す回路図であり、ダイオード41〜44と抵抗45,46とからなる。なお、これ等回路構成は単に一例を示すものであって、種々の変更が可能であることは勿論である。
【0015】
【発明の効果】
以上述べた如く、本発明によれば、極めて簡単な回路構成により、定常位相誤差をなくしかつ出力ジッタ量が小さい安定したPLL回路を得ることができるという効果がある。
【0016】
特に、SDH(Synchronous Digital Hierarchy )などの搬送装置内では、装置内の基準クロックを、送信部と受信部とでそれぞれにPLL回路を搭載したパネルから供給する構成が用いられるが、このPLL回路内で発生する入出力間の位相差をなくし、装置内の送信部と受信部との間での位相変動量を最小にすることが要求されるところ、この位相変動量が大きいと、それに伴って、位相差の吸収やジッタ抑圧の目的で使用されるビットバッファの容量を大きくする必要があるが、本発明によるPLL回路を用いることにより、定常位相誤差やジッタが最小になるので、当該ビットバッファの容量を削減することができるとう効果もある。
【0017】
その結果、入力クロックの擾乱に対してVCOクロック(出力クロック)が直ちに追従することがなくなり、SDHの主信号出力のジッタを最小とすることができる。
【図面の簡単な説明】
【図1】本発明の実施例のブロック図である。
【図2】本発明の実施例の特性を示す図である。
【図3】図1の完全積分器の例を示す回路図である。
【図4】図1の不完全積分器の例を示す回路図である。
【図5】図1のリミッタの例を示す回路図である。
【符号の説明】
1 位相比較器
2 完全積分器
3 不完全積分器
4 リミッタ
5 加算器
6 VCO(電圧制御発振器)
7 分周器
Claims (4)
- 電圧制御発振器の出力と外部信号との位相差を検出してこの位相差に応じて前記電圧制御発振器を制御するようにしたPLL回路であって、前記位相差の完全積分器による積分項のリミッタを経た出力と前記位相差の比例項との加算信号を前記電圧制御発振器の制御電圧としたことを特徴とするPLL回路。
- 前記比例項を生成する不完全積分器を有することを特徴とする請求項1記載のPLL回路。
- 電圧制御発振器と、この発振出力と外部信号との位相差を検出する位相比較器と、この位相比較出力の積分項を生成する完全積分器と、この積分項をリミットするリミッタと、前記位相比較出力の比例項を生成する不完全積分器と、前記リミッタ出力と前記比例項とを加算して前記電圧制御発振器の制御電圧とする加算器とを含むことを特徴とするPLL回路。
- 前記リミッタは、前記制御電圧の最大値から最小値の範囲内の所定範囲で前記積分項をリミットすることを特徴とする請求項1〜3いずれか記載のPLL回路。
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