JP3323824B2 - クロック生成回路 - Google Patents
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
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- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、記録媒体の信号再
生に用いられるクロック信号を生成するクロック生成回
路に関する。
生に用いられるクロック信号を生成するクロック生成回
路に関する。
【０００２】
【従来の技術】近年、デジタル記録再生装置のデータ再
生信号処理にはＰＲＭＬ（partial response maximum
likelihood：パーシャルレスポンスマキシマムライク
リーフッド）と呼ばれる信号処理がさかんに導入されて
いる。このデータ再生信号処理では信号処理がデジタル
でおこなわれ、クロック生成自体も、従来のアナログＰ
ＬＬ（phase locked loop ）からデジタルＰＬＬに変
化している。ＰＲＭＬは、ＨＤＤ（hard disk drive
：ハードディスクドライブ）では導入が進んでいる
が、光ディスク装置ではまだ導入には至っていない。Ｈ
ＤＤで使用されているクロック生成回路はＨＤＤでは問
題なく使用できるが、光ディスク装置で使用するには問
題がある。
生信号処理にはＰＲＭＬ（partial response maximum
likelihood：パーシャルレスポンスマキシマムライク
リーフッド）と呼ばれる信号処理がさかんに導入されて
いる。このデータ再生信号処理では信号処理がデジタル
でおこなわれ、クロック生成自体も、従来のアナログＰ
ＬＬ（phase locked loop ）からデジタルＰＬＬに変
化している。ＰＲＭＬは、ＨＤＤ（hard disk drive
：ハードディスクドライブ）では導入が進んでいる
が、光ディスク装置ではまだ導入には至っていない。Ｈ
ＤＤで使用されているクロック生成回路はＨＤＤでは問
題なく使用できるが、光ディスク装置で使用するには問
題がある。
【０００３】例えば、ＣＤ（compact disk ：コンパク
トディスク）、或いはＤＶＤ（digital versatile di
sk：デジタルバーサタイルディスク）等では、ディスク
自体はＣＬＶ（constant linear velocity）再生用に
作られているが、実際にはＣＡＶ（constant angular
velocity ）で再生したり、スピンドル回転数がＣＬＶ
に達する以前にデータを読むジッターフリー再生が要求
される。その結果、ＣＤ、ＤＶＤではＨＤＤと比較し
て、広い周波数範囲で連続してＰＬＬをかける性能が必
要となる。
トディスク）、或いはＤＶＤ（digital versatile di
sk：デジタルバーサタイルディスク）等では、ディスク
自体はＣＬＶ（constant linear velocity）再生用に
作られているが、実際にはＣＡＶ（constant angular
velocity ）で再生したり、スピンドル回転数がＣＬＶ
に達する以前にデータを読むジッターフリー再生が要求
される。その結果、ＣＤ、ＤＶＤではＨＤＤと比較し
て、広い周波数範囲で連続してＰＬＬをかける性能が必
要となる。
【０００４】ＣＤ或いはＤＶＤ等の光ディスクでは、デ
ータ判定にアナログコンパレータによる２値判別器が使
われてきた。また、判別を行うためのタイミングクロッ
ク生成にアナログＰＬＬが用いられていた。これらの信
号処理は一般にアナログでおこなわれる為にアナログリ
ードチャネルと呼ばれる。一方、最近のＨＤＤ等のデジ
タル記録機器のデータ判定には、ＰＲＭＬという信号処
理方式が導入されている。ＰＲＭＬではデジタル値によ
るデータ判定を行い、信号処理もデジタルで行うため
に、デジタルリードチャネルと呼ばれる。デジタルリー
ドチャネルでは判別を行うためのタイミングクロック生
成にデジタルＰＬＬを使用する。
ータ判定にアナログコンパレータによる２値判別器が使
われてきた。また、判別を行うためのタイミングクロッ
ク生成にアナログＰＬＬが用いられていた。これらの信
号処理は一般にアナログでおこなわれる為にアナログリ
ードチャネルと呼ばれる。一方、最近のＨＤＤ等のデジ
タル記録機器のデータ判定には、ＰＲＭＬという信号処
理方式が導入されている。ＰＲＭＬではデジタル値によ
るデータ判定を行い、信号処理もデジタルで行うため
に、デジタルリードチャネルと呼ばれる。デジタルリー
ドチャネルでは判別を行うためのタイミングクロック生
成にデジタルＰＬＬを使用する。
【０００５】従来例としてＨＤＤ等で使用されているデ
ジタルＰＬＬについて説明する。図１５は、従来のデジ
タルＰＬＬシステムによるクロック生成回路１０００を
備えた再生装置の構成を示すブロック図である。クロッ
ク生成回路１０００は、マスターＰＬＬ１１００と、位
相比較器４と、ループフィルタ５と、密制御用デジタル
／アナログ変換器６と、スレーブ電圧制御発振器１１０
６とを備え、マスターＰＬＬ１１００は、１／Ｎ分周器
１１０１と、位相比較器１１０２と、ループフィルタ１
１０３と、マスター電圧制御発振器１１０４と、１／Ｍ
分周器１１０５とを備える。
ジタルＰＬＬについて説明する。図１５は、従来のデジ
タルＰＬＬシステムによるクロック生成回路１０００を
備えた再生装置の構成を示すブロック図である。クロッ
ク生成回路１０００は、マスターＰＬＬ１１００と、位
相比較器４と、ループフィルタ５と、密制御用デジタル
／アナログ変換器６と、スレーブ電圧制御発振器１１０
６とを備え、マスターＰＬＬ１１００は、１／Ｎ分周器
１１０１と、位相比較器１１０２と、ループフィルタ１
１０３と、マスター電圧制御発振器１１０４と、１／Ｍ
分周器１１０５とを備える。
【０００６】読み取りヘッド２は、記録媒体１からアナ
ログ信号を読み出す。アナログ／デジタル変換器３は、
クロック生成回路１０００から供給されたクロック信号
に同期して、読み出されたアナログ信号をデジタル信号
に変換し、デジタルデータを再生信号として出力する再
生回路（図示せず）、及びクロック生成回路１０００の
位相比較器４に出力する。位相比較器４は、クロック生
成回路１０００で生成されたサンプリングクロック信号
に同期して、デジタル信号の位相誤差を抽出し、ループ
フィルタ５へ出力する。
ログ信号を読み出す。アナログ／デジタル変換器３は、
クロック生成回路１０００から供給されたクロック信号
に同期して、読み出されたアナログ信号をデジタル信号
に変換し、デジタルデータを再生信号として出力する再
生回路（図示せず）、及びクロック生成回路１０００の
位相比較器４に出力する。位相比較器４は、クロック生
成回路１０００で生成されたサンプリングクロック信号
に同期して、デジタル信号の位相誤差を抽出し、ループ
フィルタ５へ出力する。
【０００７】ループフィルタ５は、位相誤差をフィルタ
リングし、デジタル発振指令信号に変換し、密制御用デ
ジタル／アナログ変換器６に出力する。密制御用デジタ
ル／アナログ変換器６は、デジタル発振指令信号を、デ
ジタル発振指令信号に比例したアナログ電圧のアナログ
発振指令信号に変換し、スレーブ電圧制御発振器１１０
６に出力する。
リングし、デジタル発振指令信号に変換し、密制御用デ
ジタル／アナログ変換器６に出力する。密制御用デジタ
ル／アナログ変換器６は、デジタル発振指令信号を、デ
ジタル発振指令信号に比例したアナログ電圧のアナログ
発振指令信号に変換し、スレーブ電圧制御発振器１１０
６に出力する。
【０００８】スレーブ電圧制御発振器１１０６は、広い
発振レンジを持っており、完全にロックしたクロックを
生成するために、発振周波数の設定が、２段階で制御さ
れている。つまり、マスターＰＬＬ１１００がスレーブ
電圧制御発振器１１０６の発振レンジの粗周波数を設定
し、密制御用デジタル／アナログ変換器６が、周波数の
微調整をする。
発振レンジを持っており、完全にロックしたクロックを
生成するために、発振周波数の設定が、２段階で制御さ
れている。つまり、マスターＰＬＬ１１００がスレーブ
電圧制御発振器１１０６の発振レンジの粗周波数を設定
し、密制御用デジタル／アナログ変換器６が、周波数の
微調整をする。
【０００９】１／Ｎ分周器１１０１は、ＲＥＦクロック
をＮ分周し、位相比較器１１０２は、Ｎ分周されたＲＥ
Ｆクロックと、１／Ｍ分周器１１０５によってＭ分周さ
れた信号との位相を合わせ、ＰＬＬシンセサイザを構成
する。１／Ｍ分周器１１０５は、マスター電圧制御発振
器１１０４から出力される信号をＭ分周する。ループフ
ィルタ１１０３は、位相比較器１１０２から出力される
信号をフィルタリングし、マスター電圧制御発振器１１
０４と、スレーブ電圧制御発振器１１０６とに出力す
る。
をＮ分周し、位相比較器１１０２は、Ｎ分周されたＲＥ
Ｆクロックと、１／Ｍ分周器１１０５によってＭ分周さ
れた信号との位相を合わせ、ＰＬＬシンセサイザを構成
する。１／Ｍ分周器１１０５は、マスター電圧制御発振
器１１０４から出力される信号をＭ分周する。ループフ
ィルタ１１０３は、位相比較器１１０２から出力される
信号をフィルタリングし、マスター電圧制御発振器１１
０４と、スレーブ電圧制御発振器１１０６とに出力す
る。
【００１０】ＨＤＤはディスク回転速度が一定であり、
線速度が外周になるほど高速である。このような状況下
で線記録密度を高めるために、ＨＤＤは、ゾーンビット
レコーディングという手法をとる。ゾーンビットレコー
ディングは、ディスクをいくつかのゾーンに分割し、記
録レートを変えて記録する方法である。つまり、外周ゾ
ーンほど記録レートが高く、内周にいくほど記録レート
が低いので、クロック生成回路から出力されるクロック
信号の中心周波数はゾーンに合わせて変える必要があ
る。そこで、マスターＰＬＬ１１００は、Ｎ、Ｍパラメ
ータを変化させ、マスター電圧制御発振器１１０４の発
振周波数を制御し、スレーブ電圧制御発振器１１０６の
中心周波数を設定する。
線速度が外周になるほど高速である。このような状況下
で線記録密度を高めるために、ＨＤＤは、ゾーンビット
レコーディングという手法をとる。ゾーンビットレコー
ディングは、ディスクをいくつかのゾーンに分割し、記
録レートを変えて記録する方法である。つまり、外周ゾ
ーンほど記録レートが高く、内周にいくほど記録レート
が低いので、クロック生成回路から出力されるクロック
信号の中心周波数はゾーンに合わせて変える必要があ
る。そこで、マスターＰＬＬ１１００は、Ｎ、Ｍパラメ
ータを変化させ、マスター電圧制御発振器１１０４の発
振周波数を制御し、スレーブ電圧制御発振器１１０６の
中心周波数を設定する。
【００１１】つまり、マスターＰＬＬ１１００は、再生
される信号の中心周波数に近い周波数に、スレーブ電圧
制御発振器１１０６の発振周波数を粗く設定し（粗制
御）、密制御用デジタル／アナログ変換器６で再生信号
に完全にロックしたクロックを生成する（密制御）。
される信号の中心周波数に近い周波数に、スレーブ電圧
制御発振器１１０６の発振周波数を粗く設定し（粗制
御）、密制御用デジタル／アナログ変換器６で再生信号
に完全にロックしたクロックを生成する（密制御）。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
デジタルＰＬＬシステムは粗い制御の切換ポイントで、
ＰＬＬを連続してかけることができないという問題点が
ある。従来のデジタルＰＬＬシステムは、ＨＤＤのよう
にＣＡＶ（角速度一定）でゾーンビットレコーディング
を行ったものをＣＡＶで読み出す場合には問題にならな
い。ところが、ＤＶＤ等の光ディスクのように、ＣＬＶ
（線速度一定）で記録されたものをＣＡＶで読み出すＣ
ＡＶ再生、ＣＬＶの速度にスピンドルが達する以前に読
み出しを行うジッターフリー再生等においては、再生信
号の中心周波数が連続的に変化し、ＰＬＬも中心周波数
変化範囲内で常に連続的に追従する必要がある。ところ
が従来例のデジタルＰＬＬでは連続的に追従することが
できない。つまり、従来例のデジタルＰＬＬシステムで
は粗い制御の切換ポイントが不連続的になりＰＬＬの連
続性が維持できない。
デジタルＰＬＬシステムは粗い制御の切換ポイントで、
ＰＬＬを連続してかけることができないという問題点が
ある。従来のデジタルＰＬＬシステムは、ＨＤＤのよう
にＣＡＶ（角速度一定）でゾーンビットレコーディング
を行ったものをＣＡＶで読み出す場合には問題にならな
い。ところが、ＤＶＤ等の光ディスクのように、ＣＬＶ
（線速度一定）で記録されたものをＣＡＶで読み出すＣ
ＡＶ再生、ＣＬＶの速度にスピンドルが達する以前に読
み出しを行うジッターフリー再生等においては、再生信
号の中心周波数が連続的に変化し、ＰＬＬも中心周波数
変化範囲内で常に連続的に追従する必要がある。ところ
が従来例のデジタルＰＬＬでは連続的に追従することが
できない。つまり、従来例のデジタルＰＬＬシステムで
は粗い制御の切換ポイントが不連続的になりＰＬＬの連
続性が維持できない。
【００１３】従来例のデジタルＰＬＬシステムでは、周
波数の粗調整にシンセサイザの分周比Ｎ、Ｍを変化させ
る必要がある。Ｎ、Ｍを変化させる場合、タイミング的
に同時にＮ、Ｍパラメータを切り換えることは困難であ
るし、たとえＮ、Ｍパラメータを同時に切り換えられた
としても、中心周波数は切換時大きくシフトすると共に
発振位相の連続性が失われる。粗調整切換での中心周波
数のシフトの結果、密調整を行うＰＬＬでは制御できな
くなり、位相ロックが外れる。位相ロックが外れるとク
ロック生成ができなくなり、データ再生もできなくな
る。
波数の粗調整にシンセサイザの分周比Ｎ、Ｍを変化させ
る必要がある。Ｎ、Ｍを変化させる場合、タイミング的
に同時にＮ、Ｍパラメータを切り換えることは困難であ
るし、たとえＮ、Ｍパラメータを同時に切り換えられた
としても、中心周波数は切換時大きくシフトすると共に
発振位相の連続性が失われる。粗調整切換での中心周波
数のシフトの結果、密調整を行うＰＬＬでは制御できな
くなり、位相ロックが外れる。位相ロックが外れるとク
ロック生成ができなくなり、データ再生もできなくな
る。
【００１４】このように、ＨＤＤで使われている従来の
デジタルＰＬＬをＤＶＤ等の光ディスクに適用しても、
ＣＡＶ再生あるいはＣＬＶのジッターフリー再生に必要
な、広い周波数範囲を連続してＰＬＬをかけることがで
きないという問題点があった。本発明は上記の課題を解
決するためになされたものであり、広い周波数範囲を連
続してロックできるクロック生成回路を提供することを
目的とするものである。
デジタルＰＬＬをＤＶＤ等の光ディスクに適用しても、
ＣＡＶ再生あるいはＣＬＶのジッターフリー再生に必要
な、広い周波数範囲を連続してＰＬＬをかけることがで
きないという問題点があった。本発明は上記の課題を解
決するためになされたものであり、広い周波数範囲を連
続してロックできるクロック生成回路を提供することを
目的とするものである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係るクロック生成回路は、記録媒体の信
号再生に用いられるクロック信号を生成するクロック生
成回路において、記録媒体から読み出されたアナログ信
号の変換によって得られたデジタル信号の位相誤差信号
を抽出する位相比較器と、位相誤差信号のフィルタリン
グを行うループフィルタと、ループフィルタでフィルタ
リングされた信号をアナログ信号に変換する密制御用デ
ジタル／アナログ変換器と、ループフィルタでフィルタ
リングされた信号が予め設定された範囲から外れている
か否かを検出するレンジ検出器と、レンジ検出器の検出
結果を基に変調基準信号を生成する単調増減器と、変調
基準信号を所定の語長に変換するパルス幅変調器と、予
め設定された周波数設定値とパルス幅変調器によって変
換された信号とを加算する加算器と、加算器によって得
られた信号をアナログ信号に変換する粗制御用デジタル
／アナログ変換器と、粗制御用デジタル／アナログ変換
器によって変換されたアナログ信号の高域成分をカット
する低域通過フィルタと、密制御用デジタル／アナログ
変換器から出力されるアナログ信号と、低域通過フィル
タを通過したアナログ信号とを加算するアナログ加算器
と、アナログ加算器によって得られた信号に比例した周
波数でクロック信号を出力する電圧制御発振器と、を備
えることを特徴とする。
に、請求項１に係るクロック生成回路は、記録媒体の信
号再生に用いられるクロック信号を生成するクロック生
成回路において、記録媒体から読み出されたアナログ信
号の変換によって得られたデジタル信号の位相誤差信号
を抽出する位相比較器と、位相誤差信号のフィルタリン
グを行うループフィルタと、ループフィルタでフィルタ
リングされた信号をアナログ信号に変換する密制御用デ
ジタル／アナログ変換器と、ループフィルタでフィルタ
リングされた信号が予め設定された範囲から外れている
か否かを検出するレンジ検出器と、レンジ検出器の検出
結果を基に変調基準信号を生成する単調増減器と、変調
基準信号を所定の語長に変換するパルス幅変調器と、予
め設定された周波数設定値とパルス幅変調器によって変
換された信号とを加算する加算器と、加算器によって得
られた信号をアナログ信号に変換する粗制御用デジタル
／アナログ変換器と、粗制御用デジタル／アナログ変換
器によって変換されたアナログ信号の高域成分をカット
する低域通過フィルタと、密制御用デジタル／アナログ
変換器から出力されるアナログ信号と、低域通過フィル
タを通過したアナログ信号とを加算するアナログ加算器
と、アナログ加算器によって得られた信号に比例した周
波数でクロック信号を出力する電圧制御発振器と、を備
えることを特徴とする。
【００１６】また、請求項２に係るクロック生成回路
は、請求項１に記載のクロック生成回路において、パル
ス幅変調器が、デルタシグマ変調で構成されることを特
徴とする。
は、請求項１に記載のクロック生成回路において、パル
ス幅変調器が、デルタシグマ変調で構成されることを特
徴とする。
【００１７】また、請求項３に係るクロック生成回路
は、記録媒体の信号再生に用いられるクロック信号を生
成するクロック生成回路において、記録媒体から読み出
されたアナログ信号の変換によって得られたデジタル信
号から位相誤差信号を抽出する位相比較器と、位相誤差
信号のフィルタリングを行うループフィルタと、ループ
フィルタによってフィルタリングされた信号にゼロ内挿
オーバサンプルをおこなうオーバーサンプル器と、オー
バーサンプル器によってゼロ内挿オーバサンプルされた
データの補間をおこなう補間器と、補間器によって補間
された信号を多値デルタシグマ変調信号に変換する多値
デルタシグマ変調器と、多値デルタシグマ変調信号をア
ナログ信号に変換する粗制御用デジタル／アナログ変換
器と、粗制御用デジタル／アナログ変換器から出力され
たアナログ信号の高域成分をカットする低域通過フィル
タと、低域通過フィルタを通過した信号に比例した周波
数でクロック信号を出力する電圧制御発振器と、を備え
ることを特徴とする。
は、記録媒体の信号再生に用いられるクロック信号を生
成するクロック生成回路において、記録媒体から読み出
されたアナログ信号の変換によって得られたデジタル信
号から位相誤差信号を抽出する位相比較器と、位相誤差
信号のフィルタリングを行うループフィルタと、ループ
フィルタによってフィルタリングされた信号にゼロ内挿
オーバサンプルをおこなうオーバーサンプル器と、オー
バーサンプル器によってゼロ内挿オーバサンプルされた
データの補間をおこなう補間器と、補間器によって補間
された信号を多値デルタシグマ変調信号に変換する多値
デルタシグマ変調器と、多値デルタシグマ変調信号をア
ナログ信号に変換する粗制御用デジタル／アナログ変換
器と、粗制御用デジタル／アナログ変換器から出力され
たアナログ信号の高域成分をカットする低域通過フィル
タと、低域通過フィルタを通過した信号に比例した周波
数でクロック信号を出力する電圧制御発振器と、を備え
ることを特徴とする。
【００１８】
【発明の実施の形態】実施の形態１． 以下、本発明の実施の形態１によるクロック生成回路に
ついて、図面を参照しながら説明する。尚、図１５と同
様の構成については、同じ参照番号を付与する。図１
は、実施の形態１のクロック生成回路１００を備えた、
記録媒体１の再生装置の一構成を示すブロック図であ
る。クロック生成回路１００は、位相比較器４、ループ
フィルタ５、密制御用デジタル／アナログ変換器６、ア
ナログ加算器７、電圧制御発振器８、レンジ検出器９、
単調増減器１０、パルス幅変調器１１、加算器１２、粗
制御用デジタル／アナログ変換機１３、及び低域通過フ
ィルタ１４を備える。
ついて、図面を参照しながら説明する。尚、図１５と同
様の構成については、同じ参照番号を付与する。図１
は、実施の形態１のクロック生成回路１００を備えた、
記録媒体１の再生装置の一構成を示すブロック図であ
る。クロック生成回路１００は、位相比較器４、ループ
フィルタ５、密制御用デジタル／アナログ変換器６、ア
ナログ加算器７、電圧制御発振器８、レンジ検出器９、
単調増減器１０、パルス幅変調器１１、加算器１２、粗
制御用デジタル／アナログ変換機１３、及び低域通過フ
ィルタ１４を備える。
【００１９】読み取りヘッド２は、記録媒体１からアナ
ログ再生信号を検出し、アナログ／デジタル変換器３に
出力する。アナログ／デジタル変換器３は、クロック生
成回路１００から供給されたクロック信号に同期して、
アナログ再生信号をサンプリングしてデジタル再生信号
に変換し、デジタル再生信号を再生信号として出力する
再生回路（図示せず）、及びクロック生成回路１００の
位相比較器４に出力する。
ログ再生信号を検出し、アナログ／デジタル変換器３に
出力する。アナログ／デジタル変換器３は、クロック生
成回路１００から供給されたクロック信号に同期して、
アナログ再生信号をサンプリングしてデジタル再生信号
に変換し、デジタル再生信号を再生信号として出力する
再生回路（図示せず）、及びクロック生成回路１００の
位相比較器４に出力する。
【００２０】位相比較器４は、クロック信号のタイミン
グでサンプリングされたデジタル再生信号から位相誤差
信号を抽出し、ループフィルタ５に出力する。ループフ
ィルタ５は、完全積分成分と比例成分の加算で構成さ
れ、位相誤差信号をフィルタリングし、密制御用デジタ
ル／アナログ変換器６と、レンジ検出器９とに出力す
る。
グでサンプリングされたデジタル再生信号から位相誤差
信号を抽出し、ループフィルタ５に出力する。ループフ
ィルタ５は、完全積分成分と比例成分の加算で構成さ
れ、位相誤差信号をフィルタリングし、密制御用デジタ
ル／アナログ変換器６と、レンジ検出器９とに出力す
る。
【００２１】密制御用デジタル／アナログ変換器６は、
位相誤差から発信周波数を細かく制御するためのデジタ
ル／アナログ変換器であり、入力された信号をアナログ
信号に変換してアナログ加算器７に出力する。レンジ検
出器９は、密制御デジタル／アナログ変換器６の入力レ
ンジオーバーを検出する機能を有し、検出結果を単調増
減器１０に出力する。
位相誤差から発信周波数を細かく制御するためのデジタ
ル／アナログ変換器であり、入力された信号をアナログ
信号に変換してアナログ加算器７に出力する。レンジ検
出器９は、密制御デジタル／アナログ変換器６の入力レ
ンジオーバーを検出する機能を有し、検出結果を単調増
減器１０に出力する。
【００２２】単調増減器１０とパルス幅変調器１１は、
粗制御用デジタル／アナログ変換器１３のＬＳＢ（Leas
t Significant Bit ；最下位ビット）の変化を制御し、
最終的に電圧制御発振器８に入力される入力電圧の変化
をスムーズにするための信号処理を行う。単調増減器１
０は、アップダウンカウンタ（後述する）によって変調
基準信号を生成し、パルス幅変調器１１は、変調基準信
号にデルタシグマ変調を施しパルス幅変調信号とする。
粗制御用デジタル／アナログ変換器１３のＬＳＢ（Leas
t Significant Bit ；最下位ビット）の変化を制御し、
最終的に電圧制御発振器８に入力される入力電圧の変化
をスムーズにするための信号処理を行う。単調増減器１
０は、アップダウンカウンタ（後述する）によって変調
基準信号を生成し、パルス幅変調器１１は、変調基準信
号にデルタシグマ変調を施しパルス幅変調信号とする。
【００２３】パルス幅変調器１１からの出力は加算器１
２に入力され、加算器１２は、パルス幅変調器出力と、
予め設定された周波数設定値とを加算することによって
粗制御用デジタル／アナログ変換器１３の入力信号を生
成する。粗制御用デジタル／アナログ変換器１３は、粗
い周波数制御を行うためのデジタル／アナログ変換器で
あり、粗制御用デジタル／アナログ変換器１３は、デジ
タル加算器１２の出力をアナログ信号に変換し、低域通
過フィルタ１４に出力する。
２に入力され、加算器１２は、パルス幅変調器出力と、
予め設定された周波数設定値とを加算することによって
粗制御用デジタル／アナログ変換器１３の入力信号を生
成する。粗制御用デジタル／アナログ変換器１３は、粗
い周波数制御を行うためのデジタル／アナログ変換器で
あり、粗制御用デジタル／アナログ変換器１３は、デジ
タル加算器１２の出力をアナログ信号に変換し、低域通
過フィルタ１４に出力する。
【００２４】低域通過フィルタ１４は、入力されたアナ
ログ信号の高域成分を除去し、アナログ加算器７に出力
する。アナログ加算器７は、低域フィルタ１４の出力と
密制御用デジタル／アナログ変換器６の出力とを加算
し、電圧制御発振器８に出力する。電圧制御発振器８
は、入力電圧に比例した周波数の発振を行う。電圧制御
発振器８の出力は、クロック信号として、アナログ／デ
ジタル変換器３だけでなく、その他のアナログ／デジタ
ル変換器、デジタル／アナログ変換器、及びクロック信
号を必要とする全てのデジタル回路に供給される。
ログ信号の高域成分を除去し、アナログ加算器７に出力
する。アナログ加算器７は、低域フィルタ１４の出力と
密制御用デジタル／アナログ変換器６の出力とを加算
し、電圧制御発振器８に出力する。電圧制御発振器８
は、入力電圧に比例した周波数の発振を行う。電圧制御
発振器８の出力は、クロック信号として、アナログ／デ
ジタル変換器３だけでなく、その他のアナログ／デジタ
ル変換器、デジタル／アナログ変換器、及びクロック信
号を必要とする全てのデジタル回路に供給される。
【００２５】次に、図２〜４を使って位相比較器４の説
明を行う。図２は位相比較器４の構成を示すブロック図
である。位相比較器４は、レベル判定器２１、第１の１
Ｔ遅延器２２、第２の１Ｔ遅延器２３、第１の乗算器２
４、第２の乗算器２５、及び減算器２６を備える。位相
比較器４に入力されたデジタル再生信号は、第１の１Ｔ
遅延器２２と、第２の乗算器２５と、レベル判定器２１
とに入力される。第１および第２の１Ｔ遅延器２２、２
３は、１サンプリングクロックの時間（以下、１Ｔ）の
遅延を行う。
明を行う。図２は位相比較器４の構成を示すブロック図
である。位相比較器４は、レベル判定器２１、第１の１
Ｔ遅延器２２、第２の１Ｔ遅延器２３、第１の乗算器２
４、第２の乗算器２５、及び減算器２６を備える。位相
比較器４に入力されたデジタル再生信号は、第１の１Ｔ
遅延器２２と、第２の乗算器２５と、レベル判定器２１
とに入力される。第１および第２の１Ｔ遅延器２２、２
３は、１サンプリングクロックの時間（以下、１Ｔ）の
遅延を行う。
【００２６】レベル判定器２１は、パーシャルレスポン
スの型に応じたレベル判定を行い、レベル判定信号ＱＶ
［ｋ］を第２の１Ｔ遅延器２３と乗算器２４とに出力す
る。第１の乗算器２４は、１Ｔ遅延させたデジタル再生
信号Ｖ［ｋ−１］とレベル判定信号ＱＶ［ｋ］の乗算を
おこない、その結果ＱＶ［ｋ］＊Ｖ［ｋ−１］を出力す
る。第２の乗算器２５は、１Ｔ遅延させたレベル判定信
号ＱＶ［ｋ−１］とデジタル再生信号Ｖ［ｋ］との乗算
を行い、その結果ＱＶ［ｋ−１］＊Ｖ［ｋ］を出力す
る。第１および第２の乗算器２４、２５の出力は減算器
２６に入力され、減算器２６は、位相誤差信号ＱＶ［ｋ
−１］＊Ｖ［ｋ］- ＱＶ［ｋ］＊Ｖ［ｋ−１］を算出
し、出力する。
スの型に応じたレベル判定を行い、レベル判定信号ＱＶ
［ｋ］を第２の１Ｔ遅延器２３と乗算器２４とに出力す
る。第１の乗算器２４は、１Ｔ遅延させたデジタル再生
信号Ｖ［ｋ−１］とレベル判定信号ＱＶ［ｋ］の乗算を
おこない、その結果ＱＶ［ｋ］＊Ｖ［ｋ−１］を出力す
る。第２の乗算器２５は、１Ｔ遅延させたレベル判定信
号ＱＶ［ｋ−１］とデジタル再生信号Ｖ［ｋ］との乗算
を行い、その結果ＱＶ［ｋ−１］＊Ｖ［ｋ］を出力す
る。第１および第２の乗算器２４、２５の出力は減算器
２６に入力され、減算器２６は、位相誤差信号ＱＶ［ｋ
−１］＊Ｖ［ｋ］- ＱＶ［ｋ］＊Ｖ［ｋ−１］を算出
し、出力する。
【００２７】図３及び図４は、位相比較器４における位
相誤差検出アルゴリズムを説明するための信号波形を示
した図である。図３は、位相が合致した場合のサンプリ
ング波形と、サンプリングクロック波形を示す図であ
る。アナログ／デジタル変換器３は、再生アナログ信号
をクロック信号のタイミングでサンプリングする。従っ
て、位相が合致した場合、アナログ／デジタル変換器３
より供給された値の正から負あるいは負から正への変化
するポイント（ゼロクロスポイント）とサンプリングポ
イントが一致する。位相誤差の基本原理は、本来ゼロク
ロスポイントにあるべきサンプリングポイントとゼロク
ロスポイントとのずれ量を検出することである。図３の
ように位相が合致すれば、位相誤差は零である。
相誤差検出アルゴリズムを説明するための信号波形を示
した図である。図３は、位相が合致した場合のサンプリ
ング波形と、サンプリングクロック波形を示す図であ
る。アナログ／デジタル変換器３は、再生アナログ信号
をクロック信号のタイミングでサンプリングする。従っ
て、位相が合致した場合、アナログ／デジタル変換器３
より供給された値の正から負あるいは負から正への変化
するポイント（ゼロクロスポイント）とサンプリングポ
イントが一致する。位相誤差の基本原理は、本来ゼロク
ロスポイントにあるべきサンプリングポイントとゼロク
ロスポイントとのずれ量を検出することである。図３の
ように位相が合致すれば、位相誤差は零である。
【００２８】図４は、位相がずれた場合のサンプリング
波形と、サンプリングクロック波形を示す図である。位
相がずれると、サンプリングポイントがゼロクロスポイ
ントからずれる。位相誤差は、サンプリングポイントと
ゼロクロスポイントとのずれを、上述のレベル判定値を
用いて求める。
波形と、サンプリングクロック波形を示す図である。位
相がずれると、サンプリングポイントがゼロクロスポイ
ントからずれる。位相誤差は、サンプリングポイントと
ゼロクロスポイントとのずれを、上述のレベル判定値を
用いて求める。
【００２９】図５はループフィルタ５の構成を示すブロ
ック図である。ループフィルタ５は、第１の加算器２
７、１Ｔ遅延器２８、第１の係数乗算器（ＧＢ）２９、
第２の係数乗算器（ＧＡ）３０、及び第２の加算器３１
とを備える。ループフィルタ５に入力された位相誤差信
号は、第２の係数乗算器３０と第１の加算器２７とに入
力される。第１の加算器２７は、入力された位相差信号
と、１Ｔ遅延器２８から出力される１Ｔ遅延した信号と
を加算する。１Ｔ遅延器２８は、加算器２７から出力さ
れる信号を、１Ｔ遅延させて、第１の係数乗算器２９と
第１の加算器２７とに出力する。ループフィルタ５は、
位相誤差信号を完全積分系と比例系との加算処理をおこ
なう。つまり、第１の係数乗算器２９は完全積分系のゲ
インを設定し、第２の係数乗算器３０は比例系のゲイン
を設定する。
ック図である。ループフィルタ５は、第１の加算器２
７、１Ｔ遅延器２８、第１の係数乗算器（ＧＢ）２９、
第２の係数乗算器（ＧＡ）３０、及び第２の加算器３１
とを備える。ループフィルタ５に入力された位相誤差信
号は、第２の係数乗算器３０と第１の加算器２７とに入
力される。第１の加算器２７は、入力された位相差信号
と、１Ｔ遅延器２８から出力される１Ｔ遅延した信号と
を加算する。１Ｔ遅延器２８は、加算器２７から出力さ
れる信号を、１Ｔ遅延させて、第１の係数乗算器２９と
第１の加算器２７とに出力する。ループフィルタ５は、
位相誤差信号を完全積分系と比例系との加算処理をおこ
なう。つまり、第１の係数乗算器２９は完全積分系のゲ
インを設定し、第２の係数乗算器３０は比例系のゲイン
を設定する。
【００３０】第２の加算器３１は、第１および第２の係
数乗算器２９、３０との出力を加算して、ループフィル
タ信号として出力する。ループフィルタ５は完全積分系
の加算成分を含むので、そのとりうる値は理論的には無
限で、一定の誤差信号が出続ければ、ループフィルタ５
の出力は増加しつづける。しかし実際は、位相誤差を出
力する密制御用デジタル／アナログ変換器６の分解能は
有限であり、通常例えば８ビット程度である。従って、
仮に、８ビット程度を密制御用に充当した場合、周波数
制御レンジはプラスマイナス５パーセント程度になる。
数乗算器２９、３０との出力を加算して、ループフィル
タ信号として出力する。ループフィルタ５は完全積分系
の加算成分を含むので、そのとりうる値は理論的には無
限で、一定の誤差信号が出続ければ、ループフィルタ５
の出力は増加しつづける。しかし実際は、位相誤差を出
力する密制御用デジタル／アナログ変換器６の分解能は
有限であり、通常例えば８ビット程度である。従って、
仮に、８ビット程度を密制御用に充当した場合、周波数
制御レンジはプラスマイナス５パーセント程度になる。
【００３１】図６はレンジ検出器９の構成を示すブロッ
ク図である。レンジ検出器９は、第１および第２の比較
器３２、３３と、アップダウン制御器３４とを備える。
レンジ検出器９に入力されたループフィルタ出力は第１
および第２の比較器３２、３３に入力される。
ク図である。レンジ検出器９は、第１および第２の比較
器３２、３３と、アップダウン制御器３４とを備える。
レンジ検出器９に入力されたループフィルタ出力は第１
および第２の比較器３２、３３に入力される。
【００３２】第１の比較器３２は、予め設定されたレン
ジ設定値のトップとループフィルタ出力との比較を行
い、比較結果をアップダウン制御器３４に入力する。第
２の比較器３３は、予め設定されたレンジ設定値のボト
ムとループフィルタ出力との比較を行い、比較結果をア
ップダウン制御器３４に入力する。アップダウン制御器
３４は、入力される比較結果を基に、アップ信号又はダ
ウン信号を生成し、単調増減器１０に出力する。
ジ設定値のトップとループフィルタ出力との比較を行
い、比較結果をアップダウン制御器３４に入力する。第
２の比較器３３は、予め設定されたレンジ設定値のボト
ムとループフィルタ出力との比較を行い、比較結果をア
ップダウン制御器３４に入力する。アップダウン制御器
３４は、入力される比較結果を基に、アップ信号又はダ
ウン信号を生成し、単調増減器１０に出力する。
【００３３】図７は、レンジ検出器９のレンジの概念を
例示した図である。図７では密制御デジタル／アナログ
変換器６の分解能を８ビットとし、密制御デジタル／ア
ナログ変換器６の入力レンジは−１２８から１２７とす
る。また、入力レンジの範囲内から、トップとボトムの
値が予め設定されている。アップダウン制御器３４は、
第１の比較器３２からループフィルタ出力がトップレン
ジ設定値を越えているという結果を受けると、アップ信
号を出力し、第２の比較器３３からループフィルタ出力
がボトムレンジ設定値を下回っているという結果を受け
ると、ダウン信号を出力する。
例示した図である。図７では密制御デジタル／アナログ
変換器６の分解能を８ビットとし、密制御デジタル／ア
ナログ変換器６の入力レンジは−１２８から１２７とす
る。また、入力レンジの範囲内から、トップとボトムの
値が予め設定されている。アップダウン制御器３４は、
第１の比較器３２からループフィルタ出力がトップレン
ジ設定値を越えているという結果を受けると、アップ信
号を出力し、第２の比較器３３からループフィルタ出力
がボトムレンジ設定値を下回っているという結果を受け
ると、ダウン信号を出力する。
【００３４】図８は、単調増減器１０の構成を示すブロ
ック図である。レンジ検出器９から出力されるアップ信
号又はダウン信号は、トリガ発生器３５に入力される。
トリガ発生器３５は、アップ信号またはダウン信号を受
けてトリガ信号をアップダウンカウンタ３６に出力す
る。アップダウンカウンタ３６は、トリガ信号を受ける
と、入力される基準クロックを一定の期間アップ方向あ
るいはダウン方向にカウントを行い、カウントされた基
準クロックを基に変調基準信号を生成する。パルス幅変
調器１１の構成は様々なものが考えられるが、本実施例
ではデルタシグマ変調を用いてパルス幅変調を行うこと
にする。
ック図である。レンジ検出器９から出力されるアップ信
号又はダウン信号は、トリガ発生器３５に入力される。
トリガ発生器３５は、アップ信号またはダウン信号を受
けてトリガ信号をアップダウンカウンタ３６に出力す
る。アップダウンカウンタ３６は、トリガ信号を受ける
と、入力される基準クロックを一定の期間アップ方向あ
るいはダウン方向にカウントを行い、カウントされた基
準クロックを基に変調基準信号を生成する。パルス幅変
調器１１の構成は様々なものが考えられるが、本実施例
ではデルタシグマ変調を用いてパルス幅変調を行うこと
にする。
【００３５】図９は、デルタシグマ変調を用いたパルス
幅変調器１１の構成を示すブロック図である。パルス幅
変調器１１は、減算器３７、加算器３８、第１の１Ｔ遅
延器３９、量子化器４０、及び第２の１Ｔ遅延器４１を
備える。単調増減器１０から出力される変調基準信号
は、減算器３７に入力される。
幅変調器１１の構成を示すブロック図である。パルス幅
変調器１１は、減算器３７、加算器３８、第１の１Ｔ遅
延器３９、量子化器４０、及び第２の１Ｔ遅延器４１を
備える。単調増減器１０から出力される変調基準信号
は、減算器３７に入力される。
【００３６】減算器３７は、変調基準信号から、量子化
器４０の信号を第２の１Ｔ遅延器４１により１Ｔ遅延さ
せたフィードバック信号を減算する。加算器３８は、減
算器３７から出力された減算値と、加算器３８の出力を
１Ｔ遅延器３９で遅延させたフィードバック信号とを加
算する。量子化器４０は、加算器３８から出力される加
算値を２値に量子化する。以上のようなデルタシグマ変
調に基づく構成によって、変調基準信号はパルス幅に変
調される。
器４０の信号を第２の１Ｔ遅延器４１により１Ｔ遅延さ
せたフィードバック信号を減算する。加算器３８は、減
算器３７から出力された減算値と、加算器３８の出力を
１Ｔ遅延器３９で遅延させたフィードバック信号とを加
算する。量子化器４０は、加算器３８から出力される加
算値を２値に量子化する。以上のようなデルタシグマ変
調に基づく構成によって、変調基準信号はパルス幅に変
調される。
【００３７】図１０は、レンジ検出器９、単調増減器１
０、パルス幅変調器１１、低域通過フィルタ１４の各出
力の波形で、上から順に、レンジ検出器９から出力され
るアップ信号、レンジ検出器９から出力されるダウン信
号、単調増減器１０から出力される変調基準信号、パル
ス幅変調器１１から出力される変調信号、低域通過フィ
ルタ１４から出力される低域フィルタ出力信号の波形が
示されている。
０、パルス幅変調器１１、低域通過フィルタ１４の各出
力の波形で、上から順に、レンジ検出器９から出力され
るアップ信号、レンジ検出器９から出力されるダウン信
号、単調増減器１０から出力される変調基準信号、パル
ス幅変調器１１から出力される変調信号、低域通過フィ
ルタ１４から出力される低域フィルタ出力信号の波形が
示されている。
【００３８】図１０からもわかるように、低域通過フィ
ルタ出力信号は、粗制御用デジタル／アナログ変換器１
３の１ＬＳＢの分解能より高い分解能で電圧を変化さ
せ、結果的に電圧制御発振器８の入力電圧の時間的変化
の割合を小さくする。電圧制御発振器８に入力される入
力電圧の時間変化割合を小さくしないと、電圧制御発振
器８の発振周波数が急激に変化し、密制御用デジタル／
アナログ変換器６で構成されるループは追従することが
できずに、ＰＬＬが外れてしまう。例えば、レンジ検出
器９から出力されるアップ信号及びダウン信号によって
直接粗制御用デジタル／アナログ変換器１３をインクリ
メントあるいはデクリメントした場合、粗制御用デジタ
ル／アナログ変換器１３のｌＬＳＢ相当の電圧が変化
し、電圧制御発振器８の発振周波数は粗制御用デジタル
／アナログ変換器１３の１ＬＳＢ相当の周波数が急激に
変化するので、密制御用デジタル／アナログ変換器６で
構成されるループは追従することができずに、ＰＬＬが
外れてしまう。
ルタ出力信号は、粗制御用デジタル／アナログ変換器１
３の１ＬＳＢの分解能より高い分解能で電圧を変化さ
せ、結果的に電圧制御発振器８の入力電圧の時間的変化
の割合を小さくする。電圧制御発振器８に入力される入
力電圧の時間変化割合を小さくしないと、電圧制御発振
器８の発振周波数が急激に変化し、密制御用デジタル／
アナログ変換器６で構成されるループは追従することが
できずに、ＰＬＬが外れてしまう。例えば、レンジ検出
器９から出力されるアップ信号及びダウン信号によって
直接粗制御用デジタル／アナログ変換器１３をインクリ
メントあるいはデクリメントした場合、粗制御用デジタ
ル／アナログ変換器１３のｌＬＳＢ相当の電圧が変化
し、電圧制御発振器８の発振周波数は粗制御用デジタル
／アナログ変換器１３の１ＬＳＢ相当の周波数が急激に
変化するので、密制御用デジタル／アナログ変換器６で
構成されるループは追従することができずに、ＰＬＬが
外れてしまう。
【００３９】本実施形態では、単調増減器１０、パルス
幅変調器１１を設けることによって、粗制御デジタル／
アナログ変換器１３の分解能以上に電圧制御発振器８の
入力電圧をコントロールし、また電圧制御発振器８の入
力電圧の時間変化割合を小さくする。従って、密制御用
デジタル／アナログ変換器６の入力レンジオーバーを避
けるために、粗制御用デジタル／アナログ変換器１３の
レンジが変化しても、ＰＬＬが外れることなく連続的に
良好なクロック生成が行える。また、広い周波数範囲を
連続してロックすることができるクロック生成回路を提
供でき、制御可能全周波数領域にわたり、連続してクロ
ック再生がおこなえるクロック生成回路を提供できる。
また、本実施の形態１によれば、平滑でかつ安定に変化
する変調信号をパルス幅変調器から出力できる。
幅変調器１１を設けることによって、粗制御デジタル／
アナログ変換器１３の分解能以上に電圧制御発振器８の
入力電圧をコントロールし、また電圧制御発振器８の入
力電圧の時間変化割合を小さくする。従って、密制御用
デジタル／アナログ変換器６の入力レンジオーバーを避
けるために、粗制御用デジタル／アナログ変換器１３の
レンジが変化しても、ＰＬＬが外れることなく連続的に
良好なクロック生成が行える。また、広い周波数範囲を
連続してロックすることができるクロック生成回路を提
供でき、制御可能全周波数領域にわたり、連続してクロ
ック再生がおこなえるクロック生成回路を提供できる。
また、本実施の形態１によれば、平滑でかつ安定に変化
する変調信号をパルス幅変調器から出力できる。
【００４０】実施の形態２．図１１は、実施の形態２に
よるクロック生成回路２００を備えた、記録媒体１の再
生装置の構成を示すブロック図である。図１と同様の構
成には同じ番号を付している。読み取りヘッド２は、記
録媒体１から信号を読み出し、アナログ／デジタル変換
器３に出力する。アナログ／デジタル変換器３は、クロ
ック生成回路２００の分周器２０から出力されるクロッ
ク信号に基づき、アナログ再生信号をデジタル再生信号
に変換する。
よるクロック生成回路２００を備えた、記録媒体１の再
生装置の構成を示すブロック図である。図１と同様の構
成には同じ番号を付している。読み取りヘッド２は、記
録媒体１から信号を読み出し、アナログ／デジタル変換
器３に出力する。アナログ／デジタル変換器３は、クロ
ック生成回路２００の分周器２０から出力されるクロッ
ク信号に基づき、アナログ再生信号をデジタル再生信号
に変換する。
【００４１】クロック生成回路２００は、位相比較器
４、ループフィルタ５、オーバーサンプル器１５、補間
器１６、多値デルタシグマ変調器１７、粗制御用デジタ
ル／アナログ変換器１８、低域通過フィルタ１９、電圧
制御発振器８、及び分周器２０を備える。
４、ループフィルタ５、オーバーサンプル器１５、補間
器１６、多値デルタシグマ変調器１７、粗制御用デジタ
ル／アナログ変換器１８、低域通過フィルタ１９、電圧
制御発振器８、及び分周器２０を備える。
【００４２】デジタル再生信号は位相比較器４に入力さ
れ、位相比較器４は、クロック信号のタイミングでサン
プリングされたデジタル再生信号から位相誤差信号を抽
出する。ループフィルタ５は、完全積分成分と比例成分
の加算で構成され、位相比較器４で求められた位相誤差
をフィルタリングする。
れ、位相比較器４は、クロック信号のタイミングでサン
プリングされたデジタル再生信号から位相誤差信号を抽
出する。ループフィルタ５は、完全積分成分と比例成分
の加算で構成され、位相比較器４で求められた位相誤差
をフィルタリングする。
【００４３】オーバーサンプル器１５は、ループフィル
タ５によってフィルタリングされた位相誤差信号に対し
て、所定のレートでゼロ詰めオーバーサンプルを施す。
補間器１６は、オーバーサンプル器１５の出力に補間処
理を施す。補間器１６はＦＩＲ（Finite Impulse Respo
nce)フィルタで構成され、ゼロ詰めされたデータのナイ
キスト補間を行う。補間器１６の出力は多値デルタシグ
マ変調器１７に入力される。多値デルタシグマ変調器１
７は、粗制御用デジタル／アナログ変換器１８の量子化
分解能に合わせた分解能の変調信号を生成する。粗制御
用デジタル／アナログ変換器１８は、多値デルタシグマ
変調器１７からの変調信号をアナログ信号に変換する。
低域通過フィルタ１９は、１次のアナログフィルタで構
成でき、粗制御用デジタル／アナログ変換器１８からの
アナログ信号にフィルタリングを施す。
タ５によってフィルタリングされた位相誤差信号に対し
て、所定のレートでゼロ詰めオーバーサンプルを施す。
補間器１６は、オーバーサンプル器１５の出力に補間処
理を施す。補間器１６はＦＩＲ（Finite Impulse Respo
nce)フィルタで構成され、ゼロ詰めされたデータのナイ
キスト補間を行う。補間器１６の出力は多値デルタシグ
マ変調器１７に入力される。多値デルタシグマ変調器１
７は、粗制御用デジタル／アナログ変換器１８の量子化
分解能に合わせた分解能の変調信号を生成する。粗制御
用デジタル／アナログ変換器１８は、多値デルタシグマ
変調器１７からの変調信号をアナログ信号に変換する。
低域通過フィルタ１９は、１次のアナログフィルタで構
成でき、粗制御用デジタル／アナログ変換器１８からの
アナログ信号にフィルタリングを施す。
【００４４】電圧制御発振器８は、低域通過フィルタ１
９の出力を基に、オーバーサンプリングクロック信号を
出力する。電圧制御発振器８から出力するオーバーサン
プリングクロック信号は、分周器２０、オーバーサンプ
リング系のデジタルブロックであるオーバーサンプル器
１５、補間器１６、多値デルタシグマ変調器１７、粗制
御用デジタル／アナログ変換器１８に入力される。アナ
ログ／デジタル変換器３、位相比較器４、ループフィル
タ５は実施例１の構成を参照すること。
９の出力を基に、オーバーサンプリングクロック信号を
出力する。電圧制御発振器８から出力するオーバーサン
プリングクロック信号は、分周器２０、オーバーサンプ
リング系のデジタルブロックであるオーバーサンプル器
１５、補間器１６、多値デルタシグマ変調器１７、粗制
御用デジタル／アナログ変換器１８に入力される。アナ
ログ／デジタル変換器３、位相比較器４、ループフィル
タ５は実施例１の構成を参照すること。
【００４５】図１２はオーバーサンプル器１５の構成を
示すブロック図である。オーバーサンプル器１５は、セ
レクタ４２、Ｎビットカウンタ４４、及びレート変換器
４３を備える。セレクタ４２には、ループフィルタ５出
力のＴレートの位相誤差信号と、ゼロデータと、セレク
トコントロール入力としてＮビットカウンタ４４出力の
セレクト信号とが入力される。ここでＮはオーバーサン
プリング比をあらわす。セレクタ４２は、Ｎビットカウ
ンタ４４のセレクト信号を基に、位相誤差信号に対して
ゼロ詰めオーバーサンプルを施す。例えば、Ｎビットカ
ウンタ４４の出力がＮ＝４の場合には、data１、０、
０、０、data2 、０、０、０、data3 、０、
０、．．．．のようなデータ列になる。レート変換器４
３は、オーバーサンプリングクロックによって、セレク
タ４２の出力、すなわちゼロ詰めデータをラッチし、オ
ーバサンプル位相誤差信号として出力する。
示すブロック図である。オーバーサンプル器１５は、セ
レクタ４２、Ｎビットカウンタ４４、及びレート変換器
４３を備える。セレクタ４２には、ループフィルタ５出
力のＴレートの位相誤差信号と、ゼロデータと、セレク
トコントロール入力としてＮビットカウンタ４４出力の
セレクト信号とが入力される。ここでＮはオーバーサン
プリング比をあらわす。セレクタ４２は、Ｎビットカウ
ンタ４４のセレクト信号を基に、位相誤差信号に対して
ゼロ詰めオーバーサンプルを施す。例えば、Ｎビットカ
ウンタ４４の出力がＮ＝４の場合には、data１、０、
０、０、data2 、０、０、０、data3 、０、
０、．．．．のようなデータ列になる。レート変換器４
３は、オーバーサンプリングクロックによって、セレク
タ４２の出力、すなわちゼロ詰めデータをラッチし、オ
ーバサンプル位相誤差信号として出力する。
【００４６】図１３は、補間器１６の構成を示すブロッ
ク図である。補間器１６は、４つのＴ／Ｎ遅延器４５、
４６、４７、４８と、５つの乗算器４９、５０，５１、
５２、５３とを備える。なお、Ｔ／Ｎ遅延器と乗算器の
個数は、この限りでない。オーバーサンプル器１５から
出力されるオーバーサンプル位相誤差信号は第１のＴ／
Ｎ遅延器４５と第１の乗算器４９とに入力される。第１
のＴ／Ｎ遅延器４５の出力は、第２のＴ／Ｎ遅延器４６
と第２の乗算器５０とに入力され、第２のＴ／Ｎ遅延器
４６の出力は、第３のＴ／Ｎ遅延器４７と第３の乗算器
５１に入力され、第３のＴ／Ｎ遅延器４７の出力は、第
４のＴ／Ｎ遅延器４８と第４の乗算器５２に入力され、
第４のＴ／Ｎ遅延器４８の出力は第５の乗算器５３に入
力される。第１から第５までの乗算器４９、５０、５
１、５２、５３の出力は加算器５４に入力され、加算器
５４よりＫビット補間出力信号として出力される。Ｋ
は、加算器５４から出力されるデータのビット数を表
す。
ク図である。補間器１６は、４つのＴ／Ｎ遅延器４５、
４６、４７、４８と、５つの乗算器４９、５０，５１、
５２、５３とを備える。なお、Ｔ／Ｎ遅延器と乗算器の
個数は、この限りでない。オーバーサンプル器１５から
出力されるオーバーサンプル位相誤差信号は第１のＴ／
Ｎ遅延器４５と第１の乗算器４９とに入力される。第１
のＴ／Ｎ遅延器４５の出力は、第２のＴ／Ｎ遅延器４６
と第２の乗算器５０とに入力され、第２のＴ／Ｎ遅延器
４６の出力は、第３のＴ／Ｎ遅延器４７と第３の乗算器
５１に入力され、第３のＴ／Ｎ遅延器４７の出力は、第
４のＴ／Ｎ遅延器４８と第４の乗算器５２に入力され、
第４のＴ／Ｎ遅延器４８の出力は第５の乗算器５３に入
力される。第１から第５までの乗算器４９、５０、５
１、５２、５３の出力は加算器５４に入力され、加算器
５４よりＫビット補間出力信号として出力される。Ｋ
は、加算器５４から出力されるデータのビット数を表
す。
【００４７】ここで、第１及び第５の乗算器４９、５３
の乗算係数ａ、第２および第４の乗算器５０、５２の乗
算係数ｂ、及び第３の乗算器５１の乗算係数Ｃは、それ
ぞれナイキストの補間定数であり次式で与えられる。 ａ＝ｓｉｎ（PI／（2*N ））／（PI／（2*N ）） ｂ＝ｓｉｎ（PI／（1*N ））／（PI／（1*N ）） ｃ＝ｓｉｎ（PI／（0*N ））／（PI／（0*N ）） 図１４は多値デルタシグマ変調器１７の構成を示すブロ
ック図である。多値デルタシグマ変調器１７は、減算器
５５、加算器５６、第１の１Ｔ遅延器５７、Ｌビット量
子化器５８、及び第２の１Ｔ遅延器５９を備える。減算
器５５は、補間器１６から出力されるＫビット補間出力
信号から、Ｌビット変調信号を第２の１Ｔ遅延器５９に
より遅延して得られたフィードバック信号を減算する。
加算器５６は、減算器５５の出力と、加算器５６の出力
を第１の１Ｔ遅延器５７で遅延させたフィードバック信
号とを加算する。加算器５６の出力は、Ｌビット量子化
器５８と第１の１Ｔ遅延器５７とに入力される。
の乗算係数ａ、第２および第４の乗算器５０、５２の乗
算係数ｂ、及び第３の乗算器５１の乗算係数Ｃは、それ
ぞれナイキストの補間定数であり次式で与えられる。 ａ＝ｓｉｎ（PI／（2*N ））／（PI／（2*N ）） ｂ＝ｓｉｎ（PI／（1*N ））／（PI／（1*N ）） ｃ＝ｓｉｎ（PI／（0*N ））／（PI／（0*N ）） 図１４は多値デルタシグマ変調器１７の構成を示すブロ
ック図である。多値デルタシグマ変調器１７は、減算器
５５、加算器５６、第１の１Ｔ遅延器５７、Ｌビット量
子化器５８、及び第２の１Ｔ遅延器５９を備える。減算
器５５は、補間器１６から出力されるＫビット補間出力
信号から、Ｌビット変調信号を第２の１Ｔ遅延器５９に
より遅延して得られたフィードバック信号を減算する。
加算器５６は、減算器５５の出力と、加算器５６の出力
を第１の１Ｔ遅延器５７で遅延させたフィードバック信
号とを加算する。加算器５６の出力は、Ｌビット量子化
器５８と第１の１Ｔ遅延器５７とに入力される。
【００４８】Ｌビット量子化器５８は、加算器５６の出
力、すなわちＫビット変調基準信号をデルタシグマ変調
によってＬビットに量子化する。ここでＫ、Ｌの関係は
Ｋ＞Ｌであり、例えば多値デルタシグマ変調器１７が接
続される粗制御用デジタル／アナログ変換器１８の分解
能が８ビットであったならば、Ｌ＝８である。この時の
補間器１６から出力される出力信号は９ビット以上であ
る。ＬとＫの限界比はオーバサンプル周波数と制御帯域
の関係から決定される。
力、すなわちＫビット変調基準信号をデルタシグマ変調
によってＬビットに量子化する。ここでＫ、Ｌの関係は
Ｋ＞Ｌであり、例えば多値デルタシグマ変調器１７が接
続される粗制御用デジタル／アナログ変換器１８の分解
能が８ビットであったならば、Ｌ＝８である。この時の
補間器１６から出力される出力信号は９ビット以上であ
る。ＬとＫの限界比はオーバサンプル周波数と制御帯域
の関係から決定される。
【００４９】実施の形態２ではループフィルタ５の出力
をオーバーサンプル器１５でオーバサンプリングし、さ
らに補間器１６で補間をおこなったＫビット補間出力を
多値デルタシグマ変調器１７でＬビット信号にビットダ
ウンすることによって、粗制御デジタル／アナログ変換
器１８の分解能以上に電圧制御発振器８の入力電圧をコ
ントロールすることができ、粗い分解能のデジタル／ア
ナログ変換器を使っても周波数引き込み範囲の広い良好
なクロック生成回路を実現できる。また、本実施の形態
２によれば、平滑でかつ安定に変化する変調信号を多値
デルタシグマ変調器から出力できる。
をオーバーサンプル器１５でオーバサンプリングし、さ
らに補間器１６で補間をおこなったＫビット補間出力を
多値デルタシグマ変調器１７でＬビット信号にビットダ
ウンすることによって、粗制御デジタル／アナログ変換
器１８の分解能以上に電圧制御発振器８の入力電圧をコ
ントロールすることができ、粗い分解能のデジタル／ア
ナログ変換器を使っても周波数引き込み範囲の広い良好
なクロック生成回路を実現できる。また、本実施の形態
２によれば、平滑でかつ安定に変化する変調信号を多値
デルタシグマ変調器から出力できる。
【００５０】
【発明の効果】本発明のクロック生成回路は、記録媒体
から読み出されたアナログ信号の変換によって得られた
デジタル信号の位相誤差信号を抽出する位相比較器と、
位相誤差信号のフィルタリングを行うループフィルタ
と、ループフィルタでフィルタリングされた信号をアナ
ログ信号に変換する密制御用デジタル／アナログ変換器
と、ループフィルタでフィルタリングされた信号が予め
設定された範囲から外れているか否かを検出するレンジ
検出器と、レンジ検出器の検出結果を基に変調基準信号
を生成する単調増減器と、変調基準信号を所定の語長に
変換するパルス幅変調器と、予め設定された周波数設定
値とパルス幅変調器によって変換された信号とを加算す
る加算器と、加算器によって得られた信号をアナログ信
号に変換する粗制御用デジタル／アナログ変換器と、粗
制御用デジタル／アナログ変換器によって変換されたア
ナログ信号の高域成分をカットする低域通過フィルタ
と、密制御用デジタル／アナログ変換器から出力される
アナログ信号と、低域通過フィルタを通過したアナログ
信号とを加算するアナログ加算器と、アナログ加算器に
よって得られた信号に比例した周波数でクロック信号を
出力する電圧制御発振器と、を備える。
から読み出されたアナログ信号の変換によって得られた
デジタル信号の位相誤差信号を抽出する位相比較器と、
位相誤差信号のフィルタリングを行うループフィルタ
と、ループフィルタでフィルタリングされた信号をアナ
ログ信号に変換する密制御用デジタル／アナログ変換器
と、ループフィルタでフィルタリングされた信号が予め
設定された範囲から外れているか否かを検出するレンジ
検出器と、レンジ検出器の検出結果を基に変調基準信号
を生成する単調増減器と、変調基準信号を所定の語長に
変換するパルス幅変調器と、予め設定された周波数設定
値とパルス幅変調器によって変換された信号とを加算す
る加算器と、加算器によって得られた信号をアナログ信
号に変換する粗制御用デジタル／アナログ変換器と、粗
制御用デジタル／アナログ変換器によって変換されたア
ナログ信号の高域成分をカットする低域通過フィルタ
と、密制御用デジタル／アナログ変換器から出力される
アナログ信号と、低域通過フィルタを通過したアナログ
信号とを加算するアナログ加算器と、アナログ加算器に
よって得られた信号に比例した周波数でクロック信号を
出力する電圧制御発振器と、を備える。
【００５１】従って、レンジ検出器で密制御デジタル／
アナログ変換器の入力オーバレンジを検知し、単調増減
器、パルス幅変調処理を施すことによって粗制御デジタ
ル／アナログ変換器の分解能以上に電圧制御発振器の入
力電圧をコントロールすることができる。たとえ密制御
用デジタル／アナログ変換器の入力レンジがオーバーし
そうになり粗制御用デジタル／アナログ変換器を変化さ
せた場合においてもＰＬＬが外れることなく連続的に良
好なクロック生成が行え、広い周波数範囲を連続してロ
ックすることができるクロック生成回路を提供すること
ができ、制御可能全周波数領域にわたり、連続してクロ
ック再生がおこなえるクロック生成回路を提供できる。
アナログ変換器の入力オーバレンジを検知し、単調増減
器、パルス幅変調処理を施すことによって粗制御デジタ
ル／アナログ変換器の分解能以上に電圧制御発振器の入
力電圧をコントロールすることができる。たとえ密制御
用デジタル／アナログ変換器の入力レンジがオーバーし
そうになり粗制御用デジタル／アナログ変換器を変化さ
せた場合においてもＰＬＬが外れることなく連続的に良
好なクロック生成が行え、広い周波数範囲を連続してロ
ックすることができるクロック生成回路を提供すること
ができ、制御可能全周波数領域にわたり、連続してクロ
ック再生がおこなえるクロック生成回路を提供できる。
【００５２】また、本発明によるクロック生成回路は、
記録媒体から読み出されたアナログ信号の変換によって
得られたデジタル信号から位相誤差信号を抽出する位相
比較器と、位相誤差信号のフィルタリングを行うループ
フィルタと、ループフィルタによってフィルタリングさ
れた信号にゼロ内挿オーバサンプルをおこなうオーバー
サンプル器と、オーバーサンプル器によってゼロ内挿オ
ーバサンプルされたデータの補間をおこなう補間器と、
補間器によって補間された信号を多値デルタシグマ変調
信号に変換する多値デルタシグマ変調器と、多値デルタ
シグマ変調信号をアナログ信号に変換する粗制御用デジ
タル／アナログ変換器と、粗制御用デジタル／アナログ
変換器から出力されたアナログ信号の高域成分をカット
する低域通過フィルタと、低域通過フィルタを通過した
信号に比例した周波数でクロック信号を出力する電圧制
御発振器と、を備えている。
記録媒体から読み出されたアナログ信号の変換によって
得られたデジタル信号から位相誤差信号を抽出する位相
比較器と、位相誤差信号のフィルタリングを行うループ
フィルタと、ループフィルタによってフィルタリングさ
れた信号にゼロ内挿オーバサンプルをおこなうオーバー
サンプル器と、オーバーサンプル器によってゼロ内挿オ
ーバサンプルされたデータの補間をおこなう補間器と、
補間器によって補間された信号を多値デルタシグマ変調
信号に変換する多値デルタシグマ変調器と、多値デルタ
シグマ変調信号をアナログ信号に変換する粗制御用デジ
タル／アナログ変換器と、粗制御用デジタル／アナログ
変換器から出力されたアナログ信号の高域成分をカット
する低域通過フィルタと、低域通過フィルタを通過した
信号に比例した周波数でクロック信号を出力する電圧制
御発振器と、を備えている。
【００５３】従って、ループフィルタ出力にゼロ内挿し
オーバサンプルをおこない補間をおこない、さらには多
値デルタシグマ変調することによって粗制御デジタル／
アナログ変換器の分解能以上に電圧制御発振器の入力電
圧をコントロールすることができるという特長があり、
その結果、広い周波数範囲を連続してロックすることが
できるクロック生成回路を提供することができる。さら
に、密制御用デジタル／アナログ変換器を必要とせず、
デジタル／アナログ変換器は粗制御用のみとなり構成が
シンプルになるといった特徴もある。また、本発明によ
れば、平滑でかつ安定に変化する変調信号をパルス幅変
調器又は多値デルタシグマ変調器から出力できる。
オーバサンプルをおこない補間をおこない、さらには多
値デルタシグマ変調することによって粗制御デジタル／
アナログ変換器の分解能以上に電圧制御発振器の入力電
圧をコントロールすることができるという特長があり、
その結果、広い周波数範囲を連続してロックすることが
できるクロック生成回路を提供することができる。さら
に、密制御用デジタル／アナログ変換器を必要とせず、
デジタル／アナログ変換器は粗制御用のみとなり構成が
シンプルになるといった特徴もある。また、本発明によ
れば、平滑でかつ安定に変化する変調信号をパルス幅変
調器又は多値デルタシグマ変調器から出力できる。
【図１】実施の形態１のクロック生成回路１００を備え
た、記録媒体１の再生装置の一構成を示すブロック図で
ある。
た、記録媒体１の再生装置の一構成を示すブロック図で
ある。
【図２】位相比較器４の構成を示すブロック図である。
【図３】位相が合致した場合のサンプリング波形と、サ
ンプリングクロック波形を示す図である。
ンプリングクロック波形を示す図である。
【図４】位相がずれた場合のサンプリング波形と、サン
プリングクロック波形を示す図である。
プリングクロック波形を示す図である。
【図５】ループフィルタ５の構成を示すブロック図であ
る。
る。
【図６】レンジ検出器９の構成を示すブロック図であ
る。
る。
【図７】レンジ検出器９のレンジの概念を例示した図で
ある。
ある。
【図８】単調増減器１０の構成を示すブロック図であ
る。
る。
【図９】パルス幅変調器１１の構成を示すブロック図で
ある。
ある。
【図１０】レンジ検出器９、単調増減器１０、パルス幅
変調器１１、低域通過フィルタ１４の各出力の波形を示
す図である。
変調器１１、低域通過フィルタ１４の各出力の波形を示
す図である。
【図１１】実施の形態２によるクロック生成回路２００
を備えた、記録媒体１の再生装置の構成を示すブロック
図である。
を備えた、記録媒体１の再生装置の構成を示すブロック
図である。
【図１２】オーバーサンプル器１５の構成を示すブロッ
ク図である。
ク図である。
【図１３】補間器１６の構成を示すブロック図である。
【図１４】多値デルタシグマ変調器１７の構成を示すブ
ロック図である。
ロック図である。
【図１５】従来のデジタルＰＬＬシステムによるクロッ
ク生成回路１０００を備えた再生装置の構成を示すブロ
ック図である。
ク生成回路１０００を備えた再生装置の構成を示すブロ
ック図である。
１ 記録媒体 ２ 読み取りヘッド ３ アナログ／デジタル変換器 ４ 位相比較器 ５ ループフィルタ ６ 密制御用デジタル／アナログ変換器 ７ アナログ加算器 ８ 電圧制御発振器 ９ レンジ検出器 １０ 単調増減器 １１ パルス幅変調器 １２ 加算器 １３ 粗制御用デジタル／アナログ変換器 １４ 低域通過フィルタ
Claims (3)
- 【請求項１】 記録媒体の信号再生に用いられるクロッ
ク信号を生成するクロック生成回路において、 上記記録媒体から読み出されたアナログ信号の変換によ
って得られたデジタル信号の位相誤差信号を抽出する位
相比較器と、 上記位相誤差信号のフィルタリングを行うループフィル
タと、 上記ループフィルタでフィルタリングされた信号をアナ
ログ信号に変換する密制御用デジタル／アナログ変換器
と、 上記ループフィルタでフィルタリングされた信号が予め
設定された範囲から外れているか否かを検出するレンジ
検出器と、 上記レンジ検出器の検出結果を基に変調基準信号を生成
する単調増減器と、 上記変調基準信号を所定の語長に変換するパルス幅変調
器と、 予め設定された周波数設定値と上記パルス幅変調器によ
って変換された信号とを加算する加算器と、 上記加算器によって得られた信号をアナログ信号に変換
する粗制御用デジタル／アナログ変換器と、 上記粗制御用デジタル／アナログ変換器によって変換さ
れたアナログ信号の高域成分をカットする低域通過フィ
ルタと、 上記密制御用デジタル／アナログ変換器から出力される
アナログ信号と、上記低域通過フィルタを通過したアナ
ログ信号とを加算するアナログ加算器と、 上記アナログ加算器によって得られた信号に比例した周
波数でクロック信号を出力する電圧制御発振器と、を備
えたクロック生成回路。 - 【請求項２】 請求項１に記載のクロック生成回路であ
って、 上記パルス幅変調器は、デルタシグマ変調で構成される
ことを特徴とするクロック生成回路。 - 【請求項３】 記録媒体の信号再生に用いられるクロッ
ク信号を生成するクロック生成回路において、 上記記録媒体から読み出されたアナログ信号の変換によ
って得られたデジタル信号から位相誤差信号を抽出する
位相比較器と、 上記位相誤差信号のフィルタリングを行うループフィル
タと、 上記ループフィルタによってフィルタリングされた信号
にゼロ内挿オーバサンプルをおこなうオーバーサンプル
器と、 上記オーバーサンプル器によってゼロ内挿オーバサンプ
ルされたデータの補間をおこなう補間器と、 上記補間器によって補間された信号を多値デルタシグマ
変調信号に変換する多値デルタシグマ変調器と、 上記多値デルタシグマ変調信号をアナログ信号に変換す
る粗制御用デジタル／アナログ変換器と、 上記粗制御用デジタル／アナログ変換器から出力された
アナログ信号の高域成分をカットする低域通過フィルタ
と、 上記低域通過フィルタを通過した信号に比例した周波数
でクロック信号を出力する電圧制御発振器と、を備えた
クロック生成回路。
Priority Applications (7)
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|---|---|---|---|
| JP04274299A JP3323824B2 (ja) | 1999-02-22 | 1999-02-22 | クロック生成回路 |
| TW089102938A TW469702B (en) | 1999-02-22 | 2000-02-21 | Clock generating circuit |
| PCT/JP2000/000981 WO2000051122A1 (en) | 1999-02-22 | 2000-02-22 | Clock generation circuit |
| KR10-2000-7011715A KR100373378B1 (ko) | 1999-02-22 | 2000-02-22 | 클럭 발생 회로 |
| US09/673,820 US6687841B1 (en) | 1999-02-22 | 2000-02-22 | Wide frequency range PLL clock generating circuit with delta sigma modulating circuitry for reducing the time changing ratio of the input voltage of a voltage controlled oscillator |
| CNB008001944A CN1146907C (zh) | 1999-02-22 | 2000-02-22 | 时钟发生电路 |
| IDW20002157A ID26494A (id) | 1999-02-22 | 2000-02-22 | Sirkuit yang menghasilkan penguncian |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04274299A JP3323824B2 (ja) | 1999-02-22 | 1999-02-22 | クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243043A JP2000243043A (ja) | 2000-09-08 |
| JP3323824B2 true JP3323824B2 (ja) | 2002-09-09 |
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|---|---|---|---|
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|---|---|
| US (1) | US6687841B1 (ja) |
| JP (1) | JP3323824B2 (ja) |
| KR (1) | KR100373378B1 (ja) |
| CN (1) | CN1146907C (ja) |
| ID (1) | ID26494A (ja) |
| TW (1) | TW469702B (ja) |
| WO (1) | WO2000051122A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294981A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
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