JPS60113530A - 二重ル−プｐｌｌ回路 - Google Patents
二重ル−プｐｌｌ回路Info
- Publication number
- JPS60113530A JPS60113530A JP58221044A JP22104483A JPS60113530A JP S60113530 A JPS60113530 A JP S60113530A JP 58221044 A JP58221044 A JP 58221044A JP 22104483 A JP22104483 A JP 22104483A JP S60113530 A JPS60113530 A JP S60113530A
- Authority
- JP
- Japan
- Prior art keywords
- output
- loop
- phase
- controlled oscillator
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013078 crystal Substances 0.000 claims abstract description 5
- 230000010355 oscillation Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（，３）発明の技術分野
本発明は周波数の引込みのための主ループと、定席位相
誤差の補正のための副ループとからなる二重ループＰＬ
Ｌ回路に係り、特に両ループフィルタ出力の加算回路の
簡略化に関するものである。
誤差の補正のための副ループとからなる二重ループＰＬ
Ｌ回路に係り、特に両ループフィルタ出力の加算回路の
簡略化に関するものである。
（ｂ）技術の背景
一般にＰＬＬ回路は、入力信号と電圧制御発振器（ＶＣ
Ｏ）の位相差を位相比較器により比較し、その差出力を
低域フィルタを介し□て電圧制御発振器に入力し電圧制
御発振器の出力位相を制御して周波数と位相を入力信号
に一致させる回路である。
Ｏ）の位相差を位相比較器により比較し、その差出力を
低域フィルタを介し□て電圧制御発振器に入力し電圧制
御発振器の出力位相を制御して周波数と位相を入力信号
に一致させる回路である。
しかしＰ Ｌ Ｌ回路はＶＣＯの自走周波数と入力信号
の周波数との間に固定差があると定席位相誤差を生しシ
ステムとして好ましくない場合が多い。
の周波数との間に固定差があると定席位相誤差を生しシ
ステムとして好ましくない場合が多い。
そのため、周波数の引込みのための主ループと、定席位
相誤差の補正のための副ル＝プとからなる二重ループＰ
Ｌ Ｌ回路が用いられる。
相誤差の補正のための副ル＝プとからなる二重ループＰ
Ｌ Ｌ回路が用いられる。
（Ｃ）従来技術と問題点
従来、二重ループＰＬＬ回路は第１図に示すごとく主ル
ープの低域フィルタ２ａの出力と副ループの低域フィル
タ２ｂの出力とを加算回路３に加え（実際は減算をする
）その出力電圧を電圧制御発振器４に加える方法が採ら
れている。加算回路３としては第２図に示すごとき演算
増幅器が用いられアナログ加／減算されるが、出力電圧
には演算増幅器の誤差が新に加わる。
ープの低域フィルタ２ａの出力と副ループの低域フィル
タ２ｂの出力とを加算回路３に加え（実際は減算をする
）その出力電圧を電圧制御発振器４に加える方法が採ら
れている。加算回路３としては第２図に示すごとき演算
増幅器が用いられアナログ加／減算されるが、出力電圧
には演算増幅器の誤差が新に加わる。
（ｄ）発明の目的
本発明の目的は二重ループＰＬＬ回路の加算回路として
演算増幅器を使用しないで済む簡素化回！？＆を１足供
するにある。
演算増幅器を使用しないで済む簡素化回！？＆を１足供
するにある。
（ｅ）発明の構成
本発明では、電圧制（ａ１１発振器の水晶発振子に直列
あるいは並列に可変容量ダイオードを接続し、生ループ
の低域フィルタ出力と副ループの低域フィルタ出力とを
該可変容量ダイオードの両端に加え両フィルタ出力の電
圧差でダイオード容量を変化させる回路構成が採られる
。
あるいは並列に可変容量ダイオードを接続し、生ループ
の低域フィルタ出力と副ループの低域フィルタ出力とを
該可変容量ダイオードの両端に加え両フィルタ出力の電
圧差でダイオード容量を変化させる回路構成が採られる
。
（ｆ）発明の実施例
本発明による実施例を第３図を用いて説明する。
図においてｌａ、ｌｂは夫々主ループ、副ループの位相
比較器、２ａ、２ｂは夫々主ループ、副ループの低域フ
ィルタ、４は水晶発振器による電圧制御発振器（Ｖ Ｃ
Ｘ Ｏ）で４０が可変容量ダイオード、４１が水晶発振
子、４２が発振回路のその他の部分である。
比較器、２ａ、２ｂは夫々主ループ、副ループの低域フ
ィルタ、４は水晶発振器による電圧制御発振器（Ｖ Ｃ
Ｘ Ｏ）で４０が可変容量ダイオード、４１が水晶発振
子、４２が発振回路のその他の部分である。
入力信号ｅｉｎ は位相比較器１ａとＩｂにおいて電圧
制御発振器４の出力信号ｅ ｖｃｏと比較され夫々誤差
出力電圧ら、乞すを出力し、低域フィルタ２ａ、２ｂを
介して出力電圧ｆ３．ａ、 Ｅｂとなる。
制御発振器４の出力信号ｅ ｖｃｏと比較され夫々誤差
出力電圧ら、乞すを出力し、低域フィルタ２ａ、２ｂを
介して出力電圧ｆ３．ａ、 Ｅｂとなる。
電圧Ｅａ、Ｅｂは電圧制御発振器４の可変容量ダイオー
ド４０の両端に加えられ、電圧制御発振器の発振周波数
と位相を制御する。位相比較器１ａと１ｂは特性が異な
り第４図（ａ）ば位相比較器１ａの特性、ｆｂ）は位相
比較器１ｂの特性を示す。横軸は入力信号ｅｉｎ と電
圧制御発振器の出力信号ｅｖｃｏの位相差ΔΦ、縦軸は
位相比較ゐの誤差出力電圧乞ａ、′：ｔ−ｂである。第
４図（ａｌから位相比較器１ａの特性は位相差検出ゲイ
ンの傾斜が緩やかなのでＰ Ｌ Ｌの周波数の引込みに
適し、第４図（ｂ）から位相比較器１ｂの特性は位相差
検出ゲインが極めて大きいのでＰＬＬの定常位相誤差を
補正するのに逍することが判る。つぎに位相比較器の誤
差出力’ＺａＸ Ｌ？！−ｂは夫々低域フィルタ２ａ、
２ｂを通り積分されフィルタ出力電圧Ｅａ、Ｅｂとなる
が低域フィルタ２ｂの時定数は低域フィルタ２ａの時定
数に比して充分大きく選んであり、ＰＬＬの周波数引込
み時に影響のないようにしである。
ド４０の両端に加えられ、電圧制御発振器の発振周波数
と位相を制御する。位相比較器１ａと１ｂは特性が異な
り第４図（ａ）ば位相比較器１ａの特性、ｆｂ）は位相
比較器１ｂの特性を示す。横軸は入力信号ｅｉｎ と電
圧制御発振器の出力信号ｅｖｃｏの位相差ΔΦ、縦軸は
位相比較ゐの誤差出力電圧乞ａ、′：ｔ−ｂである。第
４図（ａｌから位相比較器１ａの特性は位相差検出ゲイ
ンの傾斜が緩やかなのでＰ Ｌ Ｌの周波数の引込みに
適し、第４図（ｂ）から位相比較器１ｂの特性は位相差
検出ゲインが極めて大きいのでＰＬＬの定常位相誤差を
補正するのに逍することが判る。つぎに位相比較器の誤
差出力’ＺａＸ Ｌ？！−ｂは夫々低域フィルタ２ａ、
２ｂを通り積分されフィルタ出力電圧Ｅａ、Ｅｂとなる
が低域フィルタ２ｂの時定数は低域フィルタ２ａの時定
数に比して充分大きく選んであり、ＰＬＬの周波数引込
み時に影響のないようにしである。
フィルタ出力電圧Ｅａ、Ｅｂば可変容量ダイオード４０
の両端に印加されるが、可変容量ダイオードは両端に印
加される電圧Ｅと容量Ｃの平方根の間には比例関係があ
るので印加電圧の変化と発振器周波数の変化とは比例関
係となる。従って両フィルタ出力電圧の差（Ｅａ−Ｅｂ
）に比例して電圧制御発振器４の発振周波数が変化し、
その方向は入力信号の周波数に近接する方向に変化する
。
の両端に印加されるが、可変容量ダイオードは両端に印
加される電圧Ｅと容量Ｃの平方根の間には比例関係があ
るので印加電圧の変化と発振器周波数の変化とは比例関
係となる。従って両フィルタ出力電圧の差（Ｅａ−Ｅｂ
）に比例して電圧制御発振器４の発振周波数が変化し、
その方向は入力信号の周波数に近接する方向に変化する
。
すなわち、二つのループフィルタの出方を可変容量ダイ
オードの両端に印加することにより減算効果を持たせた
ことになる。
オードの両端に印加することにより減算効果を持たせた
ことになる。
（ｇ）発明の効果
以上実施例で詳述したごとく、本発明によれば特別な減
算回路を省略できるので回路構成が簡単になりコスＩ・
、実装スペースともに削減できる〃Ｊ果がある。
算回路を省略できるので回路構成が簡単になりコスＩ・
、実装スペースともに削減できる〃Ｊ果がある。
第１図は二重ループＰ Ｌ Ｌ回路の一般的ブＵＪ／り
図、第２図は従来の減算回路、第３図は本発明による二
重ループＩ） Ｌ Ｌ回路の回路図、第４図は位相比較
器のＩＩ、＋７性図である。 図ニオイテ、ｌ ａ、１ｂは位相比較器、２ａ、２ｂは
低域フィルタ、３は減算回路、４１．Ｊ電圧制御、ｔ１
１発振器、４０は可変容量クイオードである。 採１図 第２図 第 ３ 図 第４図 （ａ） （＆）
図、第２図は従来の減算回路、第３図は本発明による二
重ループＩ） Ｌ Ｌ回路の回路図、第４図は位相比較
器のＩＩ、＋７性図である。 図ニオイテ、ｌ ａ、１ｂは位相比較器、２ａ、２ｂは
低域フィルタ、３は減算回路、４１．Ｊ電圧制御、ｔ１
１発振器、４０は可変容量クイオードである。 採１図 第２図 第 ３ 図 第４図 （ａ） （＆）
Claims (1)
- 人力信号と電圧制御発振器出力信号との位相差を位相比
較器により比較し、その差出力を低域フィルタを介して
該電圧制御発振器に入力し該電圧制御発振器の出力周波
数と位相を制御して入力信号に一致させるＰＬＬ回路の
うち、周波数の引込みのための主ループと、定席位相誤
差の補正のための副ループとの二重ループＰＬＬ回路構
成において、電圧制御発振器の水晶発振子に直列あるい
は並列に可変容量ダイオードを接続し、主ループの低域
フィルタ出力と副ループの低域フィルタ出力とを該可変
容量ダイオードの両端に加え両フィルタ出力の電圧差で
ダイオード容量を変化させることにより両ループフィル
タ出力の加算回路を簡略化することを特徴とした二重ル
ープＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221044A JPS60113530A (ja) | 1983-11-24 | 1983-11-24 | 二重ル−プｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221044A JPS60113530A (ja) | 1983-11-24 | 1983-11-24 | 二重ル−プｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113530A true JPS60113530A (ja) | 1985-06-20 |
Family
ID=16760606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221044A Pending JPS60113530A (ja) | 1983-11-24 | 1983-11-24 | 二重ル−プｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344311A (ja) * | 2001-05-16 | 2002-11-29 | Nec Miyagi Ltd | Ｐｌｌ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107727A (ja) * | 1981-12-21 | 1983-06-27 | Fujitsu Ltd | 位相同期回路 |
-
1983
- 1983-11-24 JP JP58221044A patent/JPS60113530A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107727A (ja) * | 1981-12-21 | 1983-06-27 | Fujitsu Ltd | 位相同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344311A (ja) * | 2001-05-16 | 2002-11-29 | Nec Miyagi Ltd | Ｐｌｌ回路 |
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