JPS60199260A - Ｐｌｌ変調回路 - Google Patents
Ｐｌｌ変調回路Info
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- JPS60199260A JPS60199260A JP59056931A JP5693184A JPS60199260A JP S60199260 A JPS60199260 A JP S60199260A JP 59056931 A JP59056931 A JP 59056931A JP 5693184 A JP5693184 A JP 5693184A JP S60199260 A JPS60199260 A JP S60199260A
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/12—Modulator circuits; Transmitter circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＰＬＬ（フェイズロックドループ）変調回路に
関し、特にデータ通信に用いられるＰＬＬループを使用
したＦＭ変調回路に関する。
関し、特にデータ通信に用いられるＰＬＬループを使用
したＦＭ変調回路に関する。
背景技術
ＰＬＬ回路を用いてＦＭ変調をなす場合には、第１図に
示す方式が一般的である。１０１は基準発振器であり、
この発振出力とＶＣＯ（電圧制御発振器）１０２の分周
器１０３による分周出力とがＰＤ（位相比較器）１０４
にて位相比較される。この比較出力はＬＰＦ（ローパス
フィルタ）１０５を介して更には加算器１０６を介して
ＶＣＯ］０２０制御信号となる。そして、変調波として
論理回路１０７からの論理データか、レベル変換器１０
８においてレベル変換を受けて加算器１０６の１加算入
力となり、Ｌ Ｐ Ｆ １０５の出力に直流的に重畳さ
れＶＣＯ］０２０制御信号として用いられるものである
。こうして、ＶＣＯ１０２の出力圧は論理データに応じ
たＦＭ信号波が得られることになる。
示す方式が一般的である。１０１は基準発振器であり、
この発振出力とＶＣＯ（電圧制御発振器）１０２の分周
器１０３による分周出力とがＰＤ（位相比較器）１０４
にて位相比較される。この比較出力はＬＰＦ（ローパス
フィルタ）１０５を介して更には加算器１０６を介して
ＶＣＯ］０２０制御信号となる。そして、変調波として
論理回路１０７からの論理データか、レベル変換器１０
８においてレベル変換を受けて加算器１０６の１加算入
力となり、Ｌ Ｐ Ｆ １０５の出力に直流的に重畳さ
れＶＣＯ］０２０制御信号として用いられるものである
。こうして、ＶＣＯ１０２の出力圧は論理データに応じ
たＦＭ信号波が得られることになる。
データ通信にこのＰＬＬ変調回路が用いられる場合には
、変調信号は論理回路１０７の出力であるために、レベ
ル変換器１０８によってこの論理レペル（例えばＴＴＬ
レベル）をｖＣＯ制御信号レベルに変換する必要がある
。この変換器ＩＱ８の具体例が第２図に示されている。
、変調信号は論理回路１０７の出力であるために、レベ
ル変換器１０８によってこの論理レペル（例えばＴＴＬ
レベル）をｖＣＯ制御信号レベルに変換する必要がある
。この変換器ＩＱ８の具体例が第２図に示されている。
図において、論理回路１０７（第１図参照）によるＴＴ
Ｌレベルの出力信号は入力端子２１０を介して入カバソ
ファ２０１へ印加され、トランジスタ２０２及び抵抗馬
〜几、からなる初段アンプにて増幅される。この増幅出
力はカップリングコンデンサＣ１を介して、トランジス
タ２０３及び抵抗Ｒ４〜Ｒ１かもなる次段アンプへ供給
される。このアンプ出力はコンデンサＣ２を介して、オ
ペアンプ２０４及び抵抗Ｒａ、 Ｒ，かもなる加算器１
０６の１人力となり、Ｌ Ｐ Ｆ １ｏｓの出力である
端子２１１の電圧Ｖｔと加算される。この加算出力ｖｔ
′が端子２１２から導出されてＶ ＣＯ１０２の制御デ
ータとなるのである。
Ｌレベルの出力信号は入力端子２１０を介して入カバソ
ファ２０１へ印加され、トランジスタ２０２及び抵抗馬
〜几、からなる初段アンプにて増幅される。この増幅出
力はカップリングコンデンサＣ１を介して、トランジス
タ２０３及び抵抗Ｒ４〜Ｒ１かもなる次段アンプへ供給
される。このアンプ出力はコンデンサＣ２を介して、オ
ペアンプ２０４及び抵抗Ｒａ、 Ｒ，かもなる加算器１
０６の１人力となり、Ｌ Ｐ Ｆ １ｏｓの出力である
端子２１１の電圧Ｖｔと加算される。この加算出力ｖｔ
′が端子２１２から導出されてＶ ＣＯ１０２の制御デ
ータとなるのである。
第３図は第２図の回路の各都電圧波形であり、（α）は
端子２１０における論理入力データ波形であってＴＴＬ
の場合にはθ〜５Ｖの間の論理レベルを有する。（ｂ）
はコンデンサＣ２の出力波形であり、電源電圧Ｖｃｃの
略半分を中心にして上下等レベルの信号に変換されてい
る。（Ｃ）は加算器１０６の加算出力ｖｔ′の波形であ
り、ＬＰＦ１０５の出力Ｖｔを中心にして上下略等レベ
ルの信号となる。
端子２１０における論理入力データ波形であってＴＴＬ
の場合にはθ〜５Ｖの間の論理レベルを有する。（ｂ）
はコンデンサＣ２の出力波形であり、電源電圧Ｖｃｃの
略半分を中心にして上下等レベルの信号に変換されてい
る。（Ｃ）は加算器１０６の加算出力ｖｔ′の波形であ
り、ＬＰＦ１０５の出力Ｖｔを中心にして上下略等レベ
ルの信号となる。
第２図に示した回路での欠点は交流的な結合を行なうた
めに変調データ自体の直流成分の非対称性により、出力
電圧の変動を生ずることである。
めに変調データ自体の直流成分の非対称性により、出力
電圧の変動を生ずることである。
この欠点は交流結合の時定数によりその度合が異なるが
逃れ得ないものである。また時定数を太き（すると、非
対称性に耐え得る時間は大きくなるが、データの立上り
時に不必要な変動を生ずる。
逃れ得ないものである。また時定数を太き（すると、非
対称性に耐え得る時間は大きくなるが、データの立上り
時に不必要な変動を生ずる。
第４図に第２図で示した回路での直流の変動の様子を示
す。第４図（α）は、′ｌ′と１０′′のバランスが片
寄った符号構成であるが、この符号を第２図に示される
回路中で、コンデンサＣ２の出力を見るとＵ）の波形と
なる。コンデンサＣ２の後では入力信号の平均値が基準
電圧となる様に動作するために１０′の連続したところ
ではその電圧が基準電圧に近ずき雑音の余裕度が減少す
る。これをＦＭ変調の入力端子に加えると、周波数が徐
々に変動してゆくことになる。
す。第４図（α）は、′ｌ′と１０′′のバランスが片
寄った符号構成であるが、この符号を第２図に示される
回路中で、コンデンサＣ２の出力を見るとＵ）の波形と
なる。コンデンサＣ２の後では入力信号の平均値が基準
電圧となる様に動作するために１０′の連続したところ
ではその電圧が基準電圧に近ずき雑音の余裕度が減少す
る。これをＦＭ変調の入力端子に加えると、周波数が徐
々に変動してゆくことになる。
また、（Ｃ）の様なバースト状のデータを第２図の回路
へ入力すると（ＣＬ）の様な応答が得られる。これは、
前述の動作と同じ原理でひき起こされるものでコンデン
サによる微分動作による。
へ入力すると（ＣＬ）の様な応答が得られる。これは、
前述の動作と同じ原理でひき起こされるものでコンデン
サによる微分動作による。
この２つの動作を避けるには（ｂ）の動作に対しては、
コンデンサの容量を大きくすることにより、ある時間内
では直流分の変動を抑えることが可能であるが、（ｄ）
の応答では逆に過渡応答の影響が大きくなる。コンデン
サの容量を小さくすると（ｂ）の動作に対しての影響が
大きいことは明らかである。
コンデンサの容量を大きくすることにより、ある時間内
では直流分の変動を抑えることが可能であるが、（ｄ）
の応答では逆に過渡応答の影響が大きくなる。コンデン
サの容量を小さくすると（ｂ）の動作に対しての影響が
大きいことは明らかである。
この様に交流的な結合を行った時には、変調すべきデー
タがバースト状に発生する様な場合には、その結合のコ
ンデンサの影響を原理的に避けられないものである。
タがバースト状に発生する様な場合には、その結合のコ
ンデンサの影響を原理的に避けられないものである。
発明の概要
本発明は上記欠点を除去すべくなされたものであり、そ
の目的とするところは、交流的結合をなくして直流的結
合を用いてコンデンサの影響をなくしたＰＬＬ変調回路
を提供することにある。
の目的とするところは、交流的結合をなくして直流的結
合を用いてコンデンサの影響をなくしたＰＬＬ変調回路
を提供することにある。
本発明によるＰＬＬ変調回路は、論理回路の論理出力信
号をレベル変換手段によって、所定電圧を中心に上下略
等レベルを有する信号に変換してＰＬＬ（フェイズロッ
クドループ）回路の電圧制御発振器の制御電圧に重畳さ
せ、この電圧制御発振器の出力に角度変調を施すように
したＰＬＬ変調回路であって、レベル変換手段は、電源
電圧を分圧する１対の分圧抵抗と、この１対の分圧抵抗
の各両端に夫々設けられた抵抗とスイッチ素子との直列
回路とを有し、これ等スイッチ素子を論理出力信号によ
り相補的忙オンオフ制御するようＫした構成である。
号をレベル変換手段によって、所定電圧を中心に上下略
等レベルを有する信号に変換してＰＬＬ（フェイズロッ
クドループ）回路の電圧制御発振器の制御電圧に重畳さ
せ、この電圧制御発振器の出力に角度変調を施すように
したＰＬＬ変調回路であって、レベル変換手段は、電源
電圧を分圧する１対の分圧抵抗と、この１対の分圧抵抗
の各両端に夫々設けられた抵抗とスイッチ素子との直列
回路とを有し、これ等スイッチ素子を論理出力信号によ
り相補的忙オンオフ制御するようＫした構成である。
実施例
以下に１本発明の実施例を図面を用いて説明するＱ
第５図は本発明の実施例によるレベル変換器１０８と加
算器１０６との具体例であって、第２図と同等部分は同
一符号により示している。ＴＴＬレベルの論理データは
端子２１０を介して２人カアンドゲート４０１ 、４０
２の各１人力となるが、ゲート４０１へはこの論理デー
タが反転して印加されておリ、よって両グー） ４０１
、４０２の出力は互いに逆相となるよう罠なっている
。尚、本例では、コントロール信号が端子４１３を介し
て各グー） ４０１ 。
算器１０６との具体例であって、第２図と同等部分は同
一符号により示している。ＴＴＬレベルの論理データは
端子２１０を介して２人カアンドゲート４０１ 、４０
２の各１人力となるが、ゲート４０１へはこの論理デー
タが反転して印加されておリ、よって両グー） ４０１
、４０２の出力は互いに逆相となるよう罠なっている
。尚、本例では、コントロール信号が端子４１３を介し
て各グー） ４０１ 。
４０２の個入力となっているが、論理データの有無に応
じた制御をなすものである。すなわち、コントロール信
号は、変調すべきデータがないときには１Ｌ′（低）レ
ベルとなり両ゲート出力は′″Ｌ“どなる。コントロー
ル信号か”Ｈ’ （高）レベルになると、論理データ（
２１０）が有効となるのである。
じた制御をなすものである。すなわち、コントロール信
号は、変調すべきデータがないときには１Ｌ′（低）レ
ベルとなり両ゲート出力は′″Ｌ“どなる。コントロー
ル信号か”Ｈ’ （高）レベルになると、論理データ（
２１０）が有効となるのである。
電源電圧ｖｃｃを分圧する１対の分圧抵抗Ｒ１，ｏ。
Ｒｌｏが設けられており、これら１対の分圧抵抗比、。
、几、。の各両端に、スイッチ素子４０３と抵抗ｒ１と
の直列回路、スイッチ素子４０４と抵抗ｒ２との直列回
路が夫々挿入されている。スイッチ素子４０３及び４０
４がゲート４０１及び４０２の各出力により夫々オンオ
フ制御される。この分圧出力４１４が加算器１０６０１
人力となり、Ｌ Ｐ Ｆ １０５の出力Ｖｔと重畳され
ることは第２図の例と同様である。
の直列回路、スイッチ素子４０４と抵抗ｒ２との直列回
路が夫々挿入されている。スイッチ素子４０３及び４０
４がゲート４０１及び４０２の各出力により夫々オンオ
フ制御される。この分圧出力４１４が加算器１０６０１
人力となり、Ｌ Ｐ Ｆ １０５の出力Ｖｔと重畳され
ることは第２図の例と同様である。
ここでまずレベル変換回路である端子２１０から端子４
１４までの動作を説明する。端子４１３に１Ｌ′が加え
られた時にはゲート４０１ 、４０２の出力は１Ｌ′と
なり、スイッチ４０３ 、４０４共にオフの状態となる
。ここでＲｏ。４．。の値を用いれば端子４】４の電圧
は、与えられた電源電圧Ｖｃｃの半分となりＶｃｃ ／
２となる。一方、端子４１５ Ｋ’″Ｈ”が加えられ
た時には、グー） ４０１ 、４０２の出力は、端子２
１０に加えられた電圧により変化することＫなる。
１４までの動作を説明する。端子４１３に１Ｌ′が加え
られた時にはゲート４０１ 、４０２の出力は１Ｌ′と
なり、スイッチ４０３ 、４０４共にオフの状態となる
。ここでＲｏ。４．。の値を用いれば端子４】４の電圧
は、与えられた電源電圧Ｖｃｃの半分となりＶｃｃ ／
２となる。一方、端子４１５ Ｋ’″Ｈ”が加えられ
た時には、グー） ４０１ 、４０２の出力は、端子２
１０に加えられた電圧により変化することＫなる。
端子２１０ Ｋ％Ｈ’が加えられた時は、グー） ４（
Ｂの出力は＠ Ｌ ｌでありスイッチ４０３はオフ状態
となり、グー） ４０２の出力は’Ｈ’でスイッチ４０
４はオン状態となる。この状態での端子４１４の電圧Ｖ
ｍは、Ｖｍ＋ ＝ （７２／ Ｒ２ｏ ）／ （Ｒ１゜
＋７−、／／Ｒ，。）ＸＶ″となる。
Ｂの出力は＠ Ｌ ｌでありスイッチ４０３はオフ状態
となり、グー） ４０２の出力は’Ｈ’でスイッチ４０
４はオン状態となる。この状態での端子４１４の電圧Ｖ
ｍは、Ｖｍ＋ ＝ （７２／ Ｒ２ｏ ）／ （Ｒ１゜
＋７−、／／Ｒ，。）ＸＶ″となる。
また端子４１３には′Ｈ′、端子２１０にはＩＬ”が加
えられると、ゲート４０１の出力は１Ｈ“でスイッチ４
０３がオンとなり一方ゲート４０２の出力は１Ｌ′でス
イッチ４０４はオフとなる。この状態での端子４１４の
電圧は、■７７Ｌ２ ＝ Ｒ，。／（ａ、ｏ／／τ＋
＋ Ｒ２Ｏ）’ ”’となる。ここで、通常は変調信号
は対称に考えるものであり、抵抗の値も当然対称となる
からｒ＝τ、＝ ｒ、 、 Ｒ＝Ｒ，。＝几ゎであり、
端子４１４ノ電圧は次の様になる。α＝ｒ／Ｒとすると
、 ■□。＝１／２・Ｖｃｃ ・・・（１）■ｍＩ＝１／２
■ｃｃ−１／（２α＋１）・Ｖｃｃ −（２）■□、＝
１／２Ｖ、、＋１／（ｚａ＋ｔ）・Ｖｃｃ ・・・（
３）（２１、（３１式のｖｍｏからのずれは、〕■＝±
１／（２α＋１）・ＶＣＣとなりＶｃｃ／ ２の電圧か
ら対称に電圧変化を行なう。
えられると、ゲート４０１の出力は１Ｈ“でスイッチ４
０３がオンとなり一方ゲート４０２の出力は１Ｌ′でス
イッチ４０４はオフとなる。この状態での端子４１４の
電圧は、■７７Ｌ２ ＝ Ｒ，。／（ａ、ｏ／／τ＋
＋ Ｒ２Ｏ）’ ”’となる。ここで、通常は変調信号
は対称に考えるものであり、抵抗の値も当然対称となる
からｒ＝τ、＝ ｒ、 、 Ｒ＝Ｒ，。＝几ゎであり、
端子４１４ノ電圧は次の様になる。α＝ｒ／Ｒとすると
、 ■□。＝１／２・Ｖｃｃ ・・・（１）■ｍＩ＝１／２
■ｃｃ−１／（２α＋１）・Ｖｃｃ −（２）■□、＝
１／２Ｖ、、＋１／（ｚａ＋ｔ）・Ｖｃｃ ・・・（
３）（２１、（３１式のｖｍｏからのずれは、〕■＝±
１／（２α＋１）・ＶＣＣとなりＶｃｃ／ ２の電圧か
ら対称に電圧変化を行なう。
この関係を第６図に示す。（α）は端子４１３に加えら
れるコントロール信号であり％ Ｌ ＃が変調の禁止、
１Ｈｌか変調動作オンである。（ｂ）は変調データであ
り、端子４１３がｗ″Ｈ’の時にのみ有効である。（Ｃ
）は端子４１４の出力電圧でありＶｃｃ／２を中心に十
ｌ■の振幅を取り得る。ここで、ｉＶは全くα（＝ｒ／
Ｒ）に依存するために一義的に決定できる。
れるコントロール信号であり％ Ｌ ＃が変調の禁止、
１Ｈｌか変調動作オンである。（ｂ）は変調データであ
り、端子４１３がｗ″Ｈ’の時にのみ有効である。（Ｃ
）は端子４１４の出力電圧でありＶｃｃ／２を中心に十
ｌ■の振幅を取り得る。ここで、ｉＶは全くα（＝ｒ／
Ｒ）に依存するために一義的に決定できる。
次に電圧加算について述べる。端子２１１には前述した
ＰＬＬ回路のＬＰＦ出力電圧が印加される。
ＰＬＬ回路のＬＰＦ出力電圧が印加される。
この電圧はＰＬＬのロック状態ではほぼ直流電圧である
。この電圧は第５図のオペアンプ４０５の非反転入力端
子に印加される。一方、オペフッ１４０５０反転入力端
子には電源−接地間に等しい２本の抵抗Ｒ，，、Ｒ１，
、で分圧された電圧が、直列の抵抗現、を介して入力さ
れ更に直列抵抗と等しい抵抗用、でオペアンプ４０５の
出力に帰還されている。この状態でオペアンプ４０５の
出力端子４１５の電圧■Ｓは次のように表わされる。
。この電圧は第５図のオペアンプ４０５の非反転入力端
子に印加される。一方、オペフッ１４０５０反転入力端
子には電源−接地間に等しい２本の抵抗Ｒ，，、Ｒ１，
、で分圧された電圧が、直列の抵抗現、を介して入力さ
れ更に直列抵抗と等しい抵抗用、でオペアンプ４０５の
出力に帰還されている。この状態でオペアンプ４０５の
出力端子４１５の電圧■Ｓは次のように表わされる。
ＶＳ＝ｚＶｔＶｃｃ／２ −ｆ４）
ここで、Ｖｔは端子２１１に入力されるＰＬＬ制御電圧
である。この■Ｓは入力電圧Ｖｔと■。Ｃ／２の差の電
圧となっており、次段のオペアンプ１０６でその差を補
正する。オペアンプ１０６は加算増幅器を構成しており
、非反転入力端子にはＶｔが印加される。反転入力端子
には端子４１４の電圧及び端子４１５の電圧が各々直列
の抵抗Ｒ，、Ｒ１５を介して印加されており、更に端子
４１５との間の抵抗と同値の抵抗もで出力端子に帰還を
形成しである。この時の出力電圧（端子２］２ ） Ｖ
ｔ’は、（１）〜（４）式を用いると、 となる。ここで几、ど馬、とで等しい値を用いればｖｔ
ｌ ＝ ｖｔ十ｄ■ ・・・（６）となり、端子４１１
に入力された電圧に対し±Δ■だけの変調信号を重畳さ
せた信号を得ることが可能である。つまり端子２１０に
論理レベル″ＩＮが加わると、出力電圧はＶｔ−Δ■、
０”が加わるとＶｔ−１，ｊＶとなる。
である。この■Ｓは入力電圧Ｖｔと■。Ｃ／２の差の電
圧となっており、次段のオペアンプ１０６でその差を補
正する。オペアンプ１０６は加算増幅器を構成しており
、非反転入力端子にはＶｔが印加される。反転入力端子
には端子４１４の電圧及び端子４１５の電圧が各々直列
の抵抗Ｒ，、Ｒ１５を介して印加されており、更に端子
４１５との間の抵抗と同値の抵抗もで出力端子に帰還を
形成しである。この時の出力電圧（端子２］２ ） Ｖ
ｔ’は、（１）〜（４）式を用いると、 となる。ここで几、ど馬、とで等しい値を用いればｖｔ
ｌ ＝ ｖｔ十ｄ■ ・・・（６）となり、端子４１１
に入力された電圧に対し±Δ■だけの変調信号を重畳さ
せた信号を得ることが可能である。つまり端子２１０に
論理レベル″ＩＮが加わると、出力電圧はＶｔ−Δ■、
０”が加わるとＶｔ−１，ｊＶとなる。
以上述でた様に、本発明の変調回路は、レベル変換回路
を実現すると共に全く交流的な結合を含まずに、Ｐ Ｌ
Ｌの本来布する制御電圧に印加することかできるため
前述した様な交流結合を有する変調回路の欠点を除くこ
とかできる。
を実現すると共に全く交流的な結合を含まずに、Ｐ Ｌ
Ｌの本来布する制御電圧に印加することかできるため
前述した様な交流結合を有する変調回路の欠点を除くこ
とかできる。
つまり交流結合の変調回路を用いた時の、直流成分変動
の問題及びデータの立上り時の直流変動の問題があるか
直流的な結合を行なうことにより、それらは原理的に解
消することができる。また本発明による回路では、変調
信号のレベル変換（ＴＴＬ→アナログ）が容易に行える
と共にその変換後のレベルも抵抗値のみで決定すること
ができる０ またこの回路構成では単一の電源のみで動作することが
可能である。変調周波数の限界は演算増幅器の特性によ
り制限されるか、通常ＰＬＬによる変調に関しては変調
感度はＶＣＯの感度と＋１ぼ等しく、この実施例でめら
れる電圧の振幅も小さな振幅で十分であるために演算増
幅器の周波数特性も十分に高い帯域（例えば１ＭＨｚ程
度）まで使用可能となる。
の問題及びデータの立上り時の直流変動の問題があるか
直流的な結合を行なうことにより、それらは原理的に解
消することができる。また本発明による回路では、変調
信号のレベル変換（ＴＴＬ→アナログ）が容易に行える
と共にその変換後のレベルも抵抗値のみで決定すること
ができる０ またこの回路構成では単一の電源のみで動作することが
可能である。変調周波数の限界は演算増幅器の特性によ
り制限されるか、通常ＰＬＬによる変調に関しては変調
感度はＶＣＯの感度と＋１ぼ等しく、この実施例でめら
れる電圧の振幅も小さな振幅で十分であるために演算増
幅器の周波数特性も十分に高い帯域（例えば１ＭＨｚ程
度）まで使用可能となる。
本発明の回路は、ディジタル的な変調回路として説明を
行ったか、ＰＬＬ変調回路として入力信号の帯域を制限
した時の応用例を示す。第５図の端子２１２の後に、同
様な演算増幅器で構成したＬＰＦを追加した実施例を第
７図に示す。またその時の応答波形を第６図の（−１に
併記する。第７図で端子４１５ 、４１６ 、２１１
、２１２及び演算増幅器２０４は第５図と同じである。
行ったか、ＰＬＬ変調回路として入力信号の帯域を制限
した時の応用例を示す。第５図の端子２１２の後に、同
様な演算増幅器で構成したＬＰＦを追加した実施例を第
７図に示す。またその時の応答波形を第６図の（−１に
併記する。第７図で端子４１５ 、４１６ 、２１１
、２１２及び演算増幅器２０４は第５図と同じである。
第７図では演算増幅器６０７を追加しＬＰＦを構成して
いる。この回路に付随するコンデンサＣ１〜Ｃ６、抵抗
Ｒ１，〜Ｒ１，は所望するフィルタの形及び周波数特性
により決定されるものである。
いる。この回路に付随するコンデンサＣ１〜Ｃ６、抵抗
Ｒ１，〜Ｒ１，は所望するフィルタの形及び周波数特性
により決定されるものである。
この周波数特性は勿論変調周波数により決定されるもの
でありＰＬＬ全体に影響を与える周波数に選ぶことはで
きない。この時の端子６１６に現れる信号波形は第６図
の（ｇｌに示しておく。
でありＰＬＬ全体に影響を与える周波数に選ぶことはで
きない。この時の端子６１６に現れる信号波形は第６図
の（ｇｌに示しておく。
またこのＬＰＦは第７図の端子４１４の前に置くことも
可能である。つまり第５図に示された電圧変換のための
回路の後に挿入すれば、変調波を帯域制限した後に加算
することも可能となる。いずれの場合でも直流分圧何ら
影響を与えることな（ＬＰＦを追加することが可能であ
り、その実現方法も極めて容易である。
可能である。つまり第５図に示された電圧変換のための
回路の後に挿入すれば、変調波を帯域制限した後に加算
することも可能となる。いずれの場合でも直流分圧何ら
影響を与えることな（ＬＰＦを追加することが可能であ
り、その実現方法も極めて容易である。
効 果
以上述べたようにこの発明によれば、ＰＬＬの変調回路
を直流的な結合で実現し、論理レベルと変調レベルの変
換をアナログスイッチで行なうため、変調度の設定を抵
抗値のみで正確に設定できその安定度も高（、簡単な回
路で実現できる。
を直流的な結合で実現し、論理レベルと変調レベルの変
換をアナログスイッチで行なうため、変調度の設定を抵
抗値のみで正確に設定できその安定度も高（、簡単な回
路で実現できる。
更に演算増幅器を効果的に用いるためフィルタとの整合
もよく種々な応用にも用いられる回路である。
もよく種々な応用にも用いられる回路である。
第１図はＰ Ｌ Ｌ変調回路のブロック図、第２図は従
来のＰＬＬ変調回路におけるレベル変換器を示す回路図
、第３図は第２図の回路の各部信号波形図、第４図は第
２図の回路の欠点を説明する信号波形図、第５図は本発
明の実施例の回路図、第６図は第５図の回路の各部信号
波形図、第７図は第５図の回路の一応用例の回路図であ
る。 主要部分の符号の説明 １０２・・・ＶＣＯ１０４・・Ｐ Ｉ）１０５・・・Ｌ
ＰＦ ＋０６・・加算器１０７・・論理回路 １０８・
・・レベル変換器４０１ 、４０２・・・アンドゲート ４０３ 、４０４・・・スイッチ素子 Ｒ，ｏ、 Ｒ２ｏ・・・分圧抵抗 出願人 パイオニア株式会社 代理人 弁理士 藤 村元彦 ＃／図 地２図 Ｈ ＃３ 凹 Ｌｉ 図 本５ 図
来のＰＬＬ変調回路におけるレベル変換器を示す回路図
、第３図は第２図の回路の各部信号波形図、第４図は第
２図の回路の欠点を説明する信号波形図、第５図は本発
明の実施例の回路図、第６図は第５図の回路の各部信号
波形図、第７図は第５図の回路の一応用例の回路図であ
る。 主要部分の符号の説明 １０２・・・ＶＣＯ１０４・・Ｐ Ｉ）１０５・・・Ｌ
ＰＦ ＋０６・・加算器１０７・・論理回路 １０８・
・・レベル変換器４０１ 、４０２・・・アンドゲート ４０３ 、４０４・・・スイッチ素子 Ｒ，ｏ、 Ｒ２ｏ・・・分圧抵抗 出願人 パイオニア株式会社 代理人 弁理士 藤 村元彦 ＃／図 地２図 Ｈ ＃３ 凹 Ｌｉ 図 本５ 図
Claims (1)
- 論理回路の論理出力信号をレベル変換手段によって、所
定電圧を中心に上下略等レベルを有する信号に変換して
ＰＬＬ （フェイズロックドループ）回路の電圧制御発
振器の制御電圧に重畳させ、前記電圧制御発振器の出力
に角度変調を施すようにしたＰＬＬ変調回路であって、
前記レベル変換手段は、電源電圧を分圧する１対の分圧
抵抗と、この１対の分圧抵抗の各両端に夫々設けられた
抵抗とスイッチ素子との直列回路とを有し、前記スイッ
チ素子を前記論理出力信号により相補的にオンオフ制御
するようにしたことを特徴とするＰＬＬ変調回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056931A JPH0616636B2 (ja) | 1984-03-23 | 1984-03-23 | Ｐｌｌ変調回路 |
| US06/715,308 US4609886A (en) | 1984-03-23 | 1985-03-25 | PLL modulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056931A JPH0616636B2 (ja) | 1984-03-23 | 1984-03-23 | Ｐｌｌ変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60199260A true JPS60199260A (ja) | 1985-10-08 |
| JPH0616636B2 JPH0616636B2 (ja) | 1994-03-02 |
Family
ID=13041253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056931A Expired - Lifetime JPH0616636B2 (ja) | 1984-03-23 | 1984-03-23 | Ｐｌｌ変調回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4609886A (ja) |
| JP (1) | JPH0616636B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2282284B (en) | 1993-09-28 | 1998-01-21 | Plessey Semiconductors Ltd | Modulators |
| US6223061B1 (en) * | 1997-07-25 | 2001-04-24 | Cleveland Medical Devices Inc. | Apparatus for low power radio communications |
| US6172579B1 (en) | 1999-02-02 | 2001-01-09 | Cleveland Medical Devices Inc. | Three point modulated phase locked loop frequency synthesis system and method |
| JP3851511B2 (ja) * | 2001-03-14 | 2006-11-29 | 株式会社ルネサステクノロジ | Ｆｍ送信機 |
| DE60319832D1 (de) * | 2003-10-13 | 2008-04-30 | St Microelectronics Srl | Verfahren und System zur Phasenrückgewinnung und Dekodierung |
| US20070247234A1 (en) * | 2006-04-04 | 2007-10-25 | Honeywell International Inc. | Method for mitigating single event effects in a phase locked loop |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546331A (en) * | 1984-02-21 | 1985-10-08 | Hewlett-Packard Company | Frequency modulation in a phase-locked loop |
-
1984
- 1984-03-23 JP JP59056931A patent/JPH0616636B2/ja not_active Expired - Lifetime
-
1985
- 1985-03-25 US US06/715,308 patent/US4609886A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4609886A (en) | 1986-09-02 |
| JPH0616636B2 (ja) | 1994-03-02 |
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