JP2002539705A - スプアを制限できる直接ディジタル周波数合成 - Google Patents

スプアを制限できる直接ディジタル周波数合成

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Abstract

(57)【要約】 本発明は、概略的に言うと、少なくとも部分的にディジタル技術を利用して、きれいで、かつ、正確な変調波形を生成できる改良した方法を提供する。本発明のある実施態様においては、「差分エンジン」が設けられ、数値周波数とアナログ周波数との間の周波数エラーを表すディジタル信号を生成する。周波数エラーは、ディジタル的に統合され、位相エラーを表すディジタル信号を作ることができる。差分エンジンは、アナログ周波数がＰＬＬ中のＶＣＯの出力信号であるようなＰＬＬに一体化することができる。ＰＬＬ出力信号の直接変調も、計算により実現することができる。追加的な変調パスを設けること、および、直接変調パスと追加的変調パスとの間のキャリブレーションにより、変調特性を、ループバンド幅の制限と切り離すことができる。特に、ＰＬＬのループバンド幅は、（通常、ＤＤＳ技術に関連して）スプア(spur)を減じるために、任意の低レベルまで低められている場合がある。ＰＬＬのループフィルタは、ディジタル形式で実現される。ディジタルループフィルタの使用は、通常、高分解能のＤＡＣの利用が求められていた。ＤＡＣに求められる分解能を減じるための種々の手法が記述されている。

Description

【発明の詳細な説明】
【０００１】 本発明は、直接ディジタル周波数合成に関する。
【０００２】 直接ディジタル周波数合成（Direct Digital Frequency Synthesis：DDFS）は
、論理回路および／またはディジタルコンピュータを利用した所望の信号のディ
ジタル表現の生成、および、これに引き続く、ディジタル−アナログ変換器（Ｄ
ＡＣ）を利用したディジタル表現のアナログ波形への変換からなる。このような
システム、コンパクトで低消費電力であり、かつ、極めて細かい周波数の分解能
に、仮想的に瞬時の周波数切換えをもたらすことができる。
【０００３】 既知のＤＤＦＳシステムを図１に示す。ディジタル変調信号は、ＤＤＳアキュ
ムレータロジックに入力され、その出力が、読み出し専用メモリ（ＲＯＭ）の索
引となる。ＲＯＭの出力信号は、ＤＡＣによりアナログ信号に変換される。ＤＡ
Ｃの出力信号は、フィルタ（図示せず）により平滑化され、周期的な（たとえば
正弦曲線）の信号が生成され得る。図１に示すＤＤＦＳは、引用によりここに取
り込まれた米国特許第47,467,880号に例示されている。
【０００４】 他のＤＤＦＳの変形例を、図２、図３および図４に示す。図２においては、図
１のＤＤＦＳが、位相／周波数検出器（ＰＦＤ）、アナログループフィルタおよ
び電圧制御発振器（ＶＣＯ）を有する典型的なＰＬＬ（位相同期ループ）構造と
一体化されている。図３においては、図２に示すＲＯＭおよびＤＡＣが省略され
、ＤＤＳからの最上位ビット（ＭＳＢ）が直接ＰＦＤに入力されている。図４に
おいては、引用によりここに取り込まれた米国特許第5,247,469号に記載された
ように、ＤＤＳブロックの出力信号がダイレクトタイムフィルタを用いて濾波さ
れている。
【０００５】 ＤＤＦＳの要求の一つに、きれいで(clean)かつ正確に変調された波形を生成
することがある。分解能の時間制限およびエッジの不整列のため、スプリアスな
出力信号の変化、つまり、スプア（spur）が生じる。
【０００６】 また、ＰＬＬを用いた典型的なアナログ周波数合成においては、正確に変調す
ることが問題となっていた。この問題は、ＰＬＬが信号の変調をドリフト(drift
)として扱い、変調を取り消そうとすることを生じる。この問題を克服する試み
において考案された回路高絵師が、図５および図６に示されている。図５におい
て、ループフィルタに引き続いて、加算ノード（節）が設けられ、そこに変更信
号が与えられる。加算ノード（節）の詳細は、拡大図に例示されている。図６に
おいては、Ｅｗａｒｔ変調器が例示され、抵抗デバイダネットワークが、ループ
フィルタの接地基準(ground reference)に挿入されている。基本的には、ループ
フィルタの接地基準は、変調信号によりシフトされ、その結果、ループフィルタ
の出力信号が、変調量によりシフトされる。図７において、変調信号は、ループ
フィルタの節に、容量的に連結されている。前述した回路は、ＤＤＳの利点を享
受していない。
【０００７】 ＤＤＳの利点を持っているが、きれいで、かつ、正確な変調波形を生成できる
合成器(synthesizer)の必要性は依然として残っている。
【０００８】 本発明は、概略的に言うと、少なくとも部分的にディジタル技術を利用して、
きれいで、かつ、正確な変調波形を生成できる改良した方法を提供する。本発明
のある実施態様においては、「差分エンジン(difference engine)」が設けられ
、数値周波数とアナログ周波数との間の周波数エラーを表すディジタル信号を生
成する。周波数エラーは、ディジタル的に統合され(integrated)、位相エラーを
表すディジタル信号を作ることができる。差分エンジンは、アナログ周波数がＰ
ＬＬ中のＶＣＯの出力信号であるようなＰＬＬに一体化することができる。ＰＬ
Ｌ出力信号の直接変調も、計算により実現することができる。追加的な変調パス
を設けること、および、直接変調パスと追加的変調パスとの間のキャリブレーシ
ョンにより、変調特性を、ループバンド幅の制限と切り離すことができる。特に
、ＰＬＬのループバンド幅は、（通常、ＤＤＳ技術に関連して）スプア(spur)を
減じるために、任意の低レベルまで低められている場合がある。ＰＬＬのループ
フィルタは、ディジタル形式で実現される。ディジタルループフィルタの使用は
、通常、高分解能のＤＡＣの利用が求められていた。ＤＡＣに求められる分解能
を減じるための種々の手法が記述されている。
【０００９】 図８を参照すると、本発明の一態様にしたがった差分エンジンの図が示されて
いる。差分エンジンの全体的な機能は、周波数エラーを表すディジタルデータス
トリームを生成すること、および、（随意に）アナログ周波数と数値周波数との
間の位相エラーを生成することである。基準クロックおよび数値周波数は、ＤＤ
Ｓブロックに入力される。基準クロックおよび数値周波数に応答して、ＤＤＳブ
ロックは数値周波数を表すディジタルストリームを出力する。同様に、基準クロ
ックおよびアナログ周波数は、データサンプルブロックに入力される。これに応
答して、データサンプルブロックは、アナログ周波数を表すディジタルストリー
ムを出力する。２つのディジタルストリームは、反対の極性にて合計される。結
果として得られた合計は、アナログ周波数と数値周波数との間の周波数エラーを
表すディジタルストリームとなり、ディジタルストリームは、＋１、−１、０の
値を有する。アナログ周波数と数値周波数とが一致した場合には、周波数エラー
を表すディジタルストリームは、全てゼロとなる。周波数エラーのディジタル積
分は、ディジタル積分器を利用して実行され、アナログ周波数と数値周波数との
間の位相エラーを表すディジタルストリームを生成することができる。
【００１０】 ＤＤＳブロックは、たとえば、図９に示すように、シンプルなアキュムレータ
（累算器）として認識できる。また、ＤＤＳブロックは、１次の代わりに２次で
あっても良い。データサンプルブロックは、図１０に示すように認識できる。図
示した実施例においては、クロック信号の比（レシオ）が、低速のクロックの単
一の周期で、高速クロックの立上りエッジがせいぜい一つ生じると仮定している
。他の実施例においては、この仮定を適用する必要は無い。
【００１１】 捕捉回路は、入力部１００１と出力部１００３とを有する。入力部は、エラー
を最小化するために注意深くマッチさせなければならない２つのセクションＣｈ
１およびＣｈ２を有している。各セクションは、直列に接続された２以上のＤフ
リップフロップのチェインを有している。以下の記載では、同一の参照番号は、
それぞれフリップフロップ自体およびその対応する出力信号を引用するために用
いられる。
【００１２】 各セクションにおいて、チェイン中の第１のフリップフロップは、サンプルさ
れたクロック信号Ｆｘにてクロックされる。上側のセクションにおいて、第１の
」フリップフロップＱ１のＤ入力は、当該フリップフロップの￣Ｑ出力（Ｑ出力
の反転出力）に連結される。下側のセクションにおいて、第１のフリップフロッ
プのＤ入力は、上側セクションの第１のフリップフロップのＱ出力に連結される
。双方のセクションにおいて残りのフリップフロップは直列に（たとえば、Ｑか
らＤに、ＤからＱに）連結されている。
【００１３】 入力部の機能は、１）クロック信号Ｆｘの立上りエッジで変化する、互いに論
理的に反転する２つの信号を生成すること、２）クロック信号Ｆｓの立上りエッ
ジで、２つの信号の値をラッチすること、および、３）あるクロックから次のク
ロックまでの変化を検出することである。中間ステージのＱ３およびＱ４は、２
つの信号の非同期による準安定を最小化するために必要となる場合があり、また
、実際に、このような多重ステージが、特定の設計においては必要となり得る。
【００１４】 実施例において、出力部分は、３つの２入力ナンド（ＮＡＮＤ）ゲートを含ん
でいる。ナンドゲートＮ１およびＮ２は、それぞれ、入力セクションの最終ステ
ージのＤ信号および￣Ｑ信号にそれぞれ連結されている。ナンドゲートＮ１およ
びＮ２の出力信号は、他のナンドゲートＮ３にて合成され、捕捉回路の最終出力
が形成される。
【００１５】 出力部分の機能は、２つの入力セクションにより形成された２つのチャンネル
の何れかで、あるクロックから次のクロックまでの、入力クロック信号の変化を
検出することである。２つの入力セクションは、「ピンポン」状に機能し、入力
クロック信号レベルの変化を交互に検出する。
【００１６】 図１０に示す捕捉回路の動作は、図１１のタイミングダイヤグラムを参照する
ことで、より完全に理解されよう。２つのチャンネルの第１ステージは、入力ク
ロック信号の立上りエッジとほぼ一致する（しかしながら僅かに遅れる）反転し
た信号Ｑ１およびＱ２を形成する。信号Ｑ３およびＱ４は、サンプルクロックに
したがって、信号Ｑ１およびＱ２を、それぞれサンプルすることにより形成され
る。信号Ｑ５およびＱ６は、それぞれ、信号Ｑ３およびＱ４の、遅延された複製
である。ナンドゲート群は、論理関数Ｘ＝（Ｑ３・￣Ｑ５）∪（Ｑ４・￣Ｑ６）
を認識する。
【００１７】 図１１の例において、例示された信号は、矩形波信号に全て理想化されている
。実際には、有限のライズタイム（立上り時間）とフォールタイム（立下り時間
）とを有している。図１２に示すように、信号Ｑ１およびＱ２の有限のライズタ
イムおよびフォールタイム並びに回路の非同期の結果、準安定が起こり得る。こ
こでは、信号Ｑ３およびＱ５、並びに、信号Ｑ４およびＱ６が、それぞれ、１サ
イクルでの間、不確定な状態となる。その結果得られる回路の出力は、正しい場
合もあるし、正しくない場合もある。しかしながら、手始めに、この決定が「間
一髪(close call)」であったため、回路の全体の動作における、たまたま生じた
誤った決定の効果は無視される。パスの全体的な利得を増大させることにより、
不安定な時間窓が減じられる。Ｑ３およびＱ９における利得は、ある受け入れ可
能なレベルまで、エラーの可能性を減じるのに十分なものであり、付加的な回路
は必要ではない。そうでない場合には、利得を高めるために付加的な回路が必要
になるであろう。
【００１８】 図１０に示すようなデータサンプルブロックが実現される場合に、ＤＤＳブロ
ックが２次であれば、アナログ周波数と数値周波数とが正確に一致したときでも
、ディジタルストリームは正確にマッチしないであろう。にもかかわらず、ＤＤ
Ｓブロックの２次構成は、全体の雑音を低減するために有利である。
【００１９】 図８の差分エンジンは、図１３に示すような、基本的なＰＬＬを実現するため
にも利用できる。位相エラー信号は、プルアップ電流源およびプルダウン電流源
を有するチャージポンプに入力される。ディジタル位相エラーストリームの電流
値にしたがって、一方或いは他方の電流源が活性化され、或いは、何れかの電流
源も活性化されない。チャージポンプの出力信号は、ループフィルタに入力され
る。ループフィルタの出力は、電圧制御発振器（ＶＣＯ）に入力される。最終的
に、ＶＣＯの出力は、アナログ周波数としてデータサンプルブロックに入力され
、ループが閉じられる。
【００２０】 典型的な位相／周波数検出器（ＰＦＤ）を用いたＰＬＬと比較して、図１３に
示すＰＬＬは、円滑なロックを達成でき、「スリップロック(slip lock)」を生
じさせない。
【００２１】 図１３のＰＬＬにおいて、変調を実現するために、数値周波数が変調されても
良い。この「直接変調」は、従来技術に関連して記述したようなループバンド幅
の制限を受ける。図１４を参照すると、改良された変調特性を有するＰＬＬが示
されている。数値変調入力は、直接変調のために差分エンジンに与えられる。さ
らに、数値変調入力は、ＤＡＣに与えら得る。ＤＡＣにより作られた出力電圧は
、ループフィルタの節に与えられる。図１３のＰＬＬは、直接変調利得が、追加
的変調パスにおいて正確にマッチする場合に、クローズドループ変調電圧Ｖｍｃ
ｌを変化させることなく、ＰＬＬの出力周波数が変化するような特性を有してい
る。この特性は、順繰りに、変調がループバンド幅の制限を受けないことを伴う
。ループバンド幅を任意の低レベルに設定することができ、たとえば、ＤＤＳの
スプア(spur)を所望のレベルにまでフィルタダウンすることができる。
【００２２】 図１５を参照すると、直接変調利得が付加的変調パスにおいてマッチできるよ
うにするために、乗算器が設けられている。乗算器は、数値変調を、ＤＡＣへの
印加に先立って、スケールファクタに与える。適切なスケールファクタを決める
方法は後述する。
【００２３】 図１５を参照すると、（たとえば、スプアを減じるために）低いループバンド
幅を実現するために、高い値のキャパシタを、ループフィルタ内で用いる必要が
ある。大きなキャパシタは、嵩張るし高コストである。さらに、誘電吸収により
、大きなキャパシタのＶＩ特性は、望ましくない非線形性を呈する。図１６に示
すようなＤＡＣの手前にあるディジタルループフィルタを使う代わりに低いルー
プバンド幅を得ることができ、独立した変調パスが省略される。
【００２４】 図１７を参照すると、先に述べたスケールファクタが、ディジタルフィルタを
用いて最大周波数ステップを計測することにより決定され得る。こうするために
、まず、最小数値周波数が差分エンジンに与えられる。次いで、最大数値周波数
が与えられる。差分エンジンにて生成された周波数エラー信号は、たとえば、有
限インパルス応答フィルタ（ＦＩＲフィルタ）を用いて濾波される。ＦＩＲフィ
ルタは最大周波数ステップを計測する。適切なスケールファクタが、所望の最大
周波数ステップにより観測される最大周波数ステップを分割することにより、決
定され得る。スケールファクタの算出は、反復して何度も行われるのが好ましい
。それぞれの連続する反復適用に対して、スケールファクタ用に得られた値は、
正確なマッチングのために必要なスケールファクタにより近づく。キャリブレー
ションは、パワーオン時に実行され、また、その後は間隔を置いて或いは所望の
ときに随意に行われ得る。図１８を参照すると、ＤＡＣの前にディジタルフィル
タがある場合、合計算出ＤＡＣ（加算ＤＡＣ）を用いて、追加的な変調パスを実
現しても良い。アナログ変調信号は、ディジタルループフィルタの出力とともに
、ＤＡＣに直接入力される。図１８に示す実施例により、高い値を有するキャパ
シタの使用を回避することができる。しかしながら、適用例の要求にしたがって
、図１８の実施例が、高分解能のＤＡＣを必要としても良い。たとえば、４０Ｍ
Ｈｚ／Ｖの感度を有するＶＣＯの場合に、精度が必要であれば、２０ビットのＤ
ＡＣが必要となる。このような解決法は、達成が困難でありかつ効果である。Ｄ
ＡＣの分解能の要求を減じるために種々の異なる手法が利用され得る。このよう
な２つの技術を、図１９および図２１にそれぞれ例示する。
【００２５】 図１９を参照すると、アナログインテグレータ（積分器）の前に差動ＤＡＣ（
差分ＤＡＣ）を用いて、高分解能の必要性をなくすことができる。図１８に示す
２０ビットＤＡＣと比較して、図１９の実施例では、ＤＡＣは、たとえば、１２
ビットのシグマ−デルタＤＡＣでよい。アナログインテグレータ（アナログ積分
器）は、図２０に示すように、積分キャパシタに連結されたチャージポンプとし
て実現され得る。
【００２６】 図２１を参照すると、同調（チューニング）キャパシタおよびプリセット入力
と協働する。変調ＤＡＣからの電圧は、抵抗デバイダを介して、同調キャパシタ
のボトムプレート(bottom plate)に与えられる。変調ＤＡＣからの電圧が、抵抗
デバイダにより著しく減衰される場合には、比較的低分解能、たとえば、１４ビ
ットのＤＡＣで役に立ち得る。図２１において、図１９のように、上側（メイン
ループの）ＤＡＣは、所望の電圧の微分係数を生成し、その微分係数は、チャー
ジポンプおよびキャパシタの動作により積分されて、電圧が生成され、ＶＣＯに
与えられる。図２１の回路は、たとえば、短いバーストを送信するために、送信
機が特定のバンドにジャンプするような、携帯電話への応用に特に適している。
このため、プリセット信号がプリセット回路に与えられ、ＰＬＬが所望のバンド
にジャンプする。次いで、プリセット信号が除去され、その後、バーストが送信
される。次いで、少し後に、同様のイベントのシーケンスが繰り返される。同調
キャパシタからの漏れが長期間にわたる周波数のドリフトを生じるため、図２１
の回路は、時間多重の動作となっている。
【００２７】 より良いノイズ特性およびより低いドライバ要求は、図２２にしめす変更され
た回路により実現される。図２２の回路は、図７と同様の、変調導入（modulati
on injection）の手法を用いている。図２２を参照すると、差分エンジンは、Ｖ
ＣＯにて生成されたアナログ周波数および変調された数値周波数のビットストリ
ームを受け入れる。差分エンジンの出力信号は、ディジタルフィルタを用いて濾
波され、ＤＡＣに与えられる。例示した実施態様では、ＤＡＣは、与えられた電
圧によりその周期が変調されるような波形を出力するシグマ−デルタＤＡＣであ
る。ＤＡＣの出力は、抵抗を介して、積分キャパシタＣ２に与えられる（チャー
ジポンプ電流源は用いられていない）。積分キャパシタに蓄積された電圧はＶＣ
Ｏに与えられる。
【００２８】 先に説明した原理にしたがって、独立した変調パスを用いて、変調電圧を回路
に導入する。ディジタル変調信号は、変調ＤＡＣ（これもシグマ−デルタ型であ
る）に与えられる。変調ＤＡＣの出力信号は、抵抗を介してキャパシタＣ１に与
えられ、図７の手法にならって、積分キャパシタＣ２とともに容電性デバイダネ
ットワーク(capacitive divider network)が形成される。変調パス中の直列のＲ
Ｃ結合は、変調ＤＡＣの出力信号に対して、望ましいフィルタ効果を有する。
【００２９】 回路中では２つの異なるポイント、メインループを介して、また、独立した変
調パスを解して、変調が導入されていることに注意されたい。変調が変化すると
きに、同時にこれら２つの異なるポイントが同時に変化する。適切な動作を保証
するために、独立した変調パスからメインループに、変調信号の部分を投入する
ことが必要となる。この投入を実現するために、独立した変調パスの変調入力信
号は、要素Ｋ、および、メインループの合計算出ＤＡＣ（加算ＤＡＣ）への入力
によりスケールが決められている。図示した実施態様では、Ｋ＝Ｃ１／（Ｃ１＋
Ｃ２）である。
【００３０】 図２３を参照すると、他の実施例において、上述した投入が、アナログ的に実
現されている。ここでは、ＤＡＣの出力から積分キャパシタのトッププレート(t
op plate)までの変調パスに接続された抵抗Ｒ２が用いられている。この実施例
においては、Ｒ１／Ｒ２＝Ｃ１／Ｃ２である。
【図面の簡単な説明】
【図１】 既知のＤＤＦＳを示すブロックダイヤグラムである。
【図２】 ＤＤＳを用いた既知のＰＬＬを示すブロックダイヤグラムである。
【図３】 ＤＤＳを用いた他の既知のＰＬＬを示すブロックダイヤグラムであ
る。
【図４】 ダイレクトタイムフィルタを用いたＤＤＳ合成器を示すブロックダ
イヤグラムである。
【図５】 ある既知の変調技術を例示する合成器の部分を示す回路図である。
【図６】 他の既知の変調技術を例示する合成器の部分を示す回路図である。
【図７】 さらに他の既知の変調技術を例示する合成器の部分を示す回路図で
ある。
【図８】 合成器にて用いるためのディジタル「差分エンジン」を示すブロッ
クダイヤグラムである。
【図９】 図８のＤＤＳブロックをより詳細に示す図である。
【図１０】 図８のデータサンプルブロックをより詳細に示す図である。
【図１１】 図１０のデータサンプルブロックの動作を示すタイミングダイヤ
グラムである。
【図１２】 図１０のデータサンプルブロックの生じ得る一時的な準安定状態
を示すタイミングダイヤグラムである。
【図１３】 図８に示す差分エンジンを利用した基本的なＰＬＬ構造を示す図
である。
【図１４】 ディジタル変調入力および追加的変調パスを有するＰＬＬ構造を
示す図である。
【図１５】 変形されたＰＬＬ構造を示す図である。
【図１６】 ＤＡＣの手前にあるディジタルループフィルタを有するＰＬＬ構
造を示す図である。
【図１７】 キャリブレーションのためにディジタルＦＩＲフィルタが用いら
れるＰＬＬ構造を示す図である。
【図１８】 図１６に類似するが、ＤＡＣに連結された追加的変調パスを有す
るＰＬＬを示す図である。
【図１９】 比較的低分解能の差動ＤＡＣを用いたＰＬＬ構造を示す図である
。
【図２０】 図１９に示すＰＬＬで利用可能なアナログ積分器を示す図である
。
【図２１】 プリセット回路を有するＰＬＬ構造を示す図である。
【図２２】 他のＰＬＬ構造を示す図である。
【図２３】 図２２のさらに他のＰＬＬ構造を示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 サンダー・ウェンデル アメリカ合衆国 カリフォルニア州 95032 ロス・ゴトス ハーウッド・コー ト 112 Ｆターム(参考） 5J106 AA04 CC01 CC24 CC41 CC46 CC47 DD35 DD42 FF06 【要約の続き】 ＤＡＣに求められる分解能を減じるための種々の手法が 記述されている。

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 アナログ信号を合成する方法であって、 ディジタル論理回路を用いて、数値周波数に応答した第１のディジタルビット
    ストリームを生成し、 アナログ周波数信号をサンプリングし、第２のディジタルビットストリームを
    生成し、 第１のビットストリームおよび第２のビットストリームを組み合わせて、数値
    周波数とアナログ周波数との間の、周波数差および位相差の少なくとも一方を表
    すディジタル信号を生成することを特徴とする方法。
  2. 【請求項２】 前記ディジタル信号を用いて、制御発振器を有する位相同期ル
    ープの前向きのループを駆動し、前記制御発振器が、前記アナログ周波数信号を
    生成することを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記前向きのループ中、回路の節への追加的な変調パスが連結
    されることを特徴とする請求項２に記載の方法。
  4. 【請求項４】 前記追加的な変調パスが、スケーリングの動作をなし、さらに
    、キャリブレーションを実行してスケールファクタを決定し、かつ、前記スケー
    リング動作において、当該スケールファクタを利用することを特徴とする請求項
    ３に記載の方法。
  5. 【請求項５】 位相同期ループの直接変調利得と、追加的な変調パスの利得と
    が実質的に等しくなるように、前記スケールファクタが決定されることを特徴と
    する請求項４に記載の方法。
  6. 【請求項６】 前記位相同期ループがアナログループフィルタを有し、当該アナ
    ログループフィルタの節に、追加的な変調パスが連結されることを特徴とする請
    求項３に記載の方法。
  7. 【請求項７】 前記位相同期ループがディジタルループフィルタを有し、当該
    ディジタルフィルタに引き続く節に、追加的な変調パスが連結されることを特徴
    とする請求項３に記載の方法。
  8. 【請求項８】 前記位相同期ループが、ディジタルループフィルタの出力信号
    に連結されたディジタル−アナログ変換器を有し、当該ディジタル−アナログ変
    換器の入力に、追加的な変調パスが連結されることを特徴とする請求項７に記載
    の方法。
  9. 【請求項９】 前記位相同期ループが、プリセット信号および同調キャパシタ
    を有し、さらに、前記ディジタル−アナログ変換器の出力が前記同調キャパシタ
    の一方のプレートに連結されることを特徴とする請求項８に記載の方法。
  10. 【請求項１０】 前記同調キャパシタへの出力信号の連結に先立って、前記デ
    ィジタル−アナログ変換器の出力信号を減衰することを特徴とする請求項９に記
    載の方法。
  11. 【請求項１１】 前記ディジタル−アナログ変換器が、入力信号の変化率にほ
    ぼ比例する出力を生成する差分ディジタル−アナログ変換器であり、さらに、出
    力信号のアナログ積分を実行することを特徴とする請求項８に記載の方法。
  12. 【請求項１２】 数値周波数に応答した第１のディジタルビットストリームを
    生成するディジタル論理回路と、 アナログ周波数信号をサンプリングし、第２のディジタルビットストリームを
    生成する手段と、 第１のビットストリームおよび第２のビットストリームを組み合わせて、数値
    周波数とアナログ周波数との間の、周波数差および位相差の少なくとも一方を表
    すディジタル信号を生成する手段とを備えたことを特徴とする数はステップ合成
    回路。
  13. 【請求項１３】 さらに、制御発振器を有する位相同期ループを備え、前記デ
    ィジタル信号が、前記位相同期ループの前向きのループを駆動し、前記制御発振
    器が、前記アナログ周波数信号を生成することを特徴とする請求項１２に記載の
    装置。
  14. 【請求項１４】 さらに、前記前向きのループ中、回路の節に連結された追加
    的な変調パスを備えたことを特徴とする請求項１３に記載の装置。
  15. 【請求項１５】 前記追加的な変調パスが、位相同期ループの直接変調の利得
    と、追加的な変調パスの利得とのマッチングのためのスケーラを有することを特
    徴とする請求項１４に記載の装置。
  16. 【請求項１６】 前記位相同期ループがアナログループフィルタを有し、当該
    アナログループフィルタの節に、追加的な変調パスが連結されることを特徴とす
    る請求項１４に記載の装置。
  17. 【請求項１７】 前記位相同期ループがディジタルループフィルタを有し、当
    該ディジタルフィルタに引き続く節に、追加的な変調パスが連結されることを特
    徴とする請求項１４に記載の装置。
  18. 【請求項１８】 前記位相同期ループが、ディジタルループフィルタの出力信
    号に連結されたディジタル−アナログ変換器を有し、当該ディジタル−アナログ
    変換器の入力に、追加的な変調パスが連結されることを特徴とする請求項１７に
    記載の装置。
  19. 【請求項１９】 前記位相同期ループが、プリセット信号および同調キャパシ
    タを有し、さらに、前記ディジタル−アナログ変換器の出力が前記同調キャパシ
    タの一方のプレートに連結されることを特徴とする請求項１８に記載の装置。
  20. 【請求項２０】 前記ディジタル−アナログ変換器の出力が、抵抗デバイダを
    介して同調キャパシタに連結されることを特徴とする請求項１９に記載の装置。
  21. 【請求項２１】 プリセット回路が、同調キャパシタを有し、前記ディジタル
    −アナログ変換器の出力が、同調キャパシタのプレートに連結されることを特徴
    とする請求項１９に記載の装置。
  22. 【請求項２２】 前記ディジタル−アナログ変換器が、差分ディジタル−アナ
    ログ変換器であり、さらに、当該ディジタル−アナログ変換器の出力信号のアナ
    ログ積分を実行するアナログ積分器を備えたことを特徴とする請求項１８に記載
    の装置。
  23. 【請求項２３】 周波数特性を有するアナログ波形および所望の波形を表す入
    力ビットストリームに応答して、アナログ波形と所望の波形との間の、差の量を
    表す出力ビットストリームを生成する手段と、 協働して濾波されたアナログ差分信号を生成するフィルタおよびディジタル−
    アナログ変換器と、 アナログ波形を生成する制御発振器と、 濾波されたアナログ差分信号および制御発振器の入力端子とを連結する第１の
    キャパシタとを備えたことを特徴とする位相同期ループ。
  24. 【請求項２４】 前記フィルタがディジタルフィルタであることを特徴とする
    請求項２３に記載の装置。
  25. 【請求項２５】 前記第１のキャパシタが、回路の基準電圧に連結された一方
    のプレートを有する短絡キャパシタであることを特徴とする請求項２３に記載の
    装置。
  26. 【請求項２６】 さらに、当該位相同期ループのメインループに、変調信号を
    導入するための独立した変調パスを有し、当該独立した変調パス内の変調信号が
    、少なくとも前記第１のキャパシタにより、制御発振器の入力端子に連ｋ節され
    ることを特徴とする請求項２３に記載の装置。
  27. 【請求項２７】 さらに、第１のキャパシタとともに、容電性デバイダを形成
    する第２のキャパシタを備え、前記変調信号が、前記容電性デバイダを介して、
    前記制御発振器の入力端子に与えられることを特徴とする請求項２６に記載の装
    置。
  28. 【請求項２８】 前記第２のキャパシタが、直列キャパシタであることを特徴
    とする請求項２７に記載の装置。
  29. 【請求項２９】 さらに、第２のキャパシタと直列に連結された抵抗を備えた
    ことを特徴とする請求項２８に記載の装置。
  30. 【請求項３０】 濾波されたアナログ差分信号が、抵抗を介して第１のキャパ
    シタに与えられることを特徴とする請求項２９に記載の装置。
  31. 【請求項３１】 さらに、前記独立した変調パスと、前記位相同期ループのメ
    インループとの間のバイパス路を有し、当該バイパス路が第２のキャパシタを迂
    回することを特徴とする請求項２６に記載の装置。
  32. 【請求項３２】 前記バイパス路がディジタルスケーラを有することを特徴と
    する請求項３１に記載の装置。
  33. 【請求項３３】 前記バイパス路が抵抗を有することを特徴とする請求項３１
    に記載の装置。
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