JPH0763124B2 - 直接デジタル周波数シンセサイザ - Google Patents
直接デジタル周波数シンセサイザInfo
- Publication number
- JPH0763124B2 JPH0763124B2 JP5033864A JP3386493A JPH0763124B2 JP H0763124 B2 JPH0763124 B2 JP H0763124B2 JP 5033864 A JP5033864 A JP 5033864A JP 3386493 A JP3386493 A JP 3386493A JP H0763124 B2 JPH0763124 B2 JP H0763124B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sine wave
- phase
- wave signal
- spurious
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0356—Reduction of table size by using two or more smaller tables, e.g. addressed by parts of the argument
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2202/00—Aspects of oscillators relating to reduction of undesired oscillations
- H03B2202/07—Reduction of undesired oscillations through a cancelling of the undesired oscillation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B28/00—Generation of oscillations by methods not covered by groups H03B5/00 - H03B27/00, including modification of the waveform to produce sinusoidal oscillations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は直接デジタル周波数シン
セサイザ（ＤＤＳ）に関し、特に出力信号中のスプリア
ス信号成分を低減したＤＤＳに関する。
セサイザ（ＤＤＳ）に関し、特に出力信号中のスプリア
ス信号成分を低減したＤＤＳに関する。
【０００２】
【従来の技術】従来のＤＤＳについて図４のブロック図
を参照して説明する。
を参照して説明する。
【０００３】この直接デジタル周波数シンセサイザ（Ｄ
ＤＳ）３Ｃは、基準周波数発振器１からクロック信号Ｓ
１を、周波数データ設定回路２から定数ａ（ａは１以上
の整数）の位相増分データ（以下、周波数データ）Ｓ２
を位相アキュムレータ３１に供給されている。位相アキ
ュムレータ３１は加算器３１１を構成要素として含み、
加算器３１１は、クロック信号Ｓ１に同期して定数ａと
自身の出力する位相データＳ３１とを加算し、定数ａ
（位相増分データ）を時間的に積分，即ち、アキュムレ
ーションした位相データＳ３１を生じる。この位相デー
タＳ３１はクロック信号Ｓ１の入力数に比例して初期値
から直線的に増加し、この位相データＳ３１の累積値が
加算器３１１の計数限界を超えてオーバーフローする
と、加算器３１１は位相データＳ３１のオーバーフロー
桁上がりビットを切り捨てて上記位相アキュムレーショ
ンを繰り返す。即ち、この位相データＳ３１は、鋸歯状
波のデータであり、後述する正弦波信号Ｓ３３ａの位相
を表わす。
ＤＳ）３Ｃは、基準周波数発振器１からクロック信号Ｓ
１を、周波数データ設定回路２から定数ａ（ａは１以上
の整数）の位相増分データ（以下、周波数データ）Ｓ２
を位相アキュムレータ３１に供給されている。位相アキ
ュムレータ３１は加算器３１１を構成要素として含み、
加算器３１１は、クロック信号Ｓ１に同期して定数ａと
自身の出力する位相データＳ３１とを加算し、定数ａ
（位相増分データ）を時間的に積分，即ち、アキュムレ
ーションした位相データＳ３１を生じる。この位相デー
タＳ３１はクロック信号Ｓ１の入力数に比例して初期値
から直線的に増加し、この位相データＳ３１の累積値が
加算器３１１の計数限界を超えてオーバーフローする
と、加算器３１１は位相データＳ３１のオーバーフロー
桁上がりビットを切り捨てて上記位相アキュムレーショ
ンを繰り返す。即ち、この位相データＳ３１は、鋸歯状
波のデータであり、後述する正弦波信号Ｓ３３ａの位相
を表わす。
【０００４】位相データＳ３１の上位ビットＳ３１ａ
が、位相・振幅変換器３２Ａのアドレス信号とされる。
位相・振幅変換器３２Ａは、一般にはＲＯＭ（リード・
オンリー・メモリ）を用いており、初期値から計数上限
まで直線的に増加する位相データＳ３１の上位ビット
（アドレス信号）Ｓ３１ａに対応するパラレル信号形式
の波形データ，ここでは正弦波振幅データＳ３２ａを生
じる。この振幅データＳ３２ａがデジタル・アナログ変
換器（Ｄ／Ａ変換器）３３Ａによりアナログ形式の正弦
波信号Ｓ３３ａ（Ｓ３ａ）に変換される。
が、位相・振幅変換器３２Ａのアドレス信号とされる。
位相・振幅変換器３２Ａは、一般にはＲＯＭ（リード・
オンリー・メモリ）を用いており、初期値から計数上限
まで直線的に増加する位相データＳ３１の上位ビット
（アドレス信号）Ｓ３１ａに対応するパラレル信号形式
の波形データ，ここでは正弦波振幅データＳ３２ａを生
じる。この振幅データＳ３２ａがデジタル・アナログ変
換器（Ｄ／Ａ変換器）３３Ａによりアナログ形式の正弦
波信号Ｓ３３ａ（Ｓ３ａ）に変換される。
【０００５】ＤＤＳ３Ｃは、上記定数ａが１の場合には
基本周波数ｆ０の正弦波信号Ｓ３ａを生じ、以下、定数
ａの値に従って周波数ａ×ｆ０の正弦波信号Ｓ３ａを生
じることになる。従来からこのＤＤＳ３Ｃは、キャリア
近傍位相雑音が少なくしかも高速に周波数を変化できる
発振器として知られている。
基本周波数ｆ０の正弦波信号Ｓ３ａを生じ、以下、定数
ａの値に従って周波数ａ×ｆ０の正弦波信号Ｓ３ａを生
じることになる。従来からこのＤＤＳ３Ｃは、キャリア
近傍位相雑音が少なくしかも高速に周波数を変化できる
発振器として知られている。
【０００６】
【発明が解決しようとする課題】しかし、このＤＤＳ３
Ｃでは、加算器３１１の下位ビットを位相・振幅変換器
３２Ａに出力しないので、下位ビット中にオフセットが
累積されオーバーフローを生じる。このオーバーフロー
は定数ａの値に応じた周期性を持つ。上述のとおりに位
相データＳ３１は正弦波信号Ｓ３３ａの位相に相当する
ので、加算器３１１の下位ビットの累積値のオーバーフ
ローは正弦波信号Ｓ３３ａの瞬間的な位相のずれに相当
する。従って、加算器３１１における上述した周期性の
あるオーバーフローに起因して正弦波信号Ｓ３ａにその
周期の逆数の周波数のスプリアスが観測される。
Ｃでは、加算器３１１の下位ビットを位相・振幅変換器
３２Ａに出力しないので、下位ビット中にオフセットが
累積されオーバーフローを生じる。このオーバーフロー
は定数ａの値に応じた周期性を持つ。上述のとおりに位
相データＳ３１は正弦波信号Ｓ３３ａの位相に相当する
ので、加算器３１１の下位ビットの累積値のオーバーフ
ローは正弦波信号Ｓ３３ａの瞬間的な位相のずれに相当
する。従って、加算器３１１における上述した周期性の
あるオーバーフローに起因して正弦波信号Ｓ３ａにその
周期の逆数の周波数のスプリアスが観測される。
【０００７】上記正弦波信号Ｓ３ａにスプリアスを生じ
る主な原因には２種類あり、第１は加算器３１１全ビッ
ト長でのオーバーフローであり、第２は「加算器３１１
から位相・振幅変換器３２Ａに出力されない下位ビット
部分（Ｓ３１ｂ，図示せず）から出力される上位ビット
Ｓ３１ａへの桁上がり過程の部分で同様に発生するオー
バーフローによるスプリアスである。さらに、第３のス
プリアスとして、加算器３１１におけるオフセット累積
値のオーバーフロー時に発生する余り（高次のオフセッ
ト）がさらにオーバーフローを起すことにより発生する
高次スプリアス（高調波ではない）がある。
る主な原因には２種類あり、第１は加算器３１１全ビッ
ト長でのオーバーフローであり、第２は「加算器３１１
から位相・振幅変換器３２Ａに出力されない下位ビット
部分（Ｓ３１ｂ，図示せず）から出力される上位ビット
Ｓ３１ａへの桁上がり過程の部分で同様に発生するオー
バーフローによるスプリアスである。さらに、第３のス
プリアスとして、加算器３１１におけるオフセット累積
値のオーバーフロー時に発生する余り（高次のオフセッ
ト）がさらにオーバーフローを起すことにより発生する
高次スプリアス（高調波ではない）がある。
【０００８】この加算器３１１（またはこの加算器３１
１に相当する加算器）のオーバーフローに起因する正弦
波信号Ｓ３ａのスプリアスを低減する手法が、公開特許
公報（平２−６３３０５，発明の名称：選択可能なラン
ダム化したアキュムレータを有する直接デジタルシンセ
サイザ，平成２年３月２日公開）に記載されている。こ
のスプリアス低減手法では、上記加算器に疑似ランダム
数発生器または振動発生器から不定の数を最下位（ＬＳ
Ｄ）ビットに加算して上記オーバーフローの周期性を崩
し、特定周波数のスプリアスを減少させている。しか
し、この手法では、上記オーバーフローに伴なうスプリ
アスは軽減できるが、逆に、上記加算器に入力される疑
似ランダム数または振動周波数によるスプリアスが正弦
波信号Ｓ３ａに少ないながら混入する。また、上記第２
および第３のスプリアスに対する軽減効果を持たない。
１に相当する加算器）のオーバーフローに起因する正弦
波信号Ｓ３ａのスプリアスを低減する手法が、公開特許
公報（平２−６３３０５，発明の名称：選択可能なラン
ダム化したアキュムレータを有する直接デジタルシンセ
サイザ，平成２年３月２日公開）に記載されている。こ
のスプリアス低減手法では、上記加算器に疑似ランダム
数発生器または振動発生器から不定の数を最下位（ＬＳ
Ｄ）ビットに加算して上記オーバーフローの周期性を崩
し、特定周波数のスプリアスを減少させている。しか
し、この手法では、上記オーバーフローに伴なうスプリ
アスは軽減できるが、逆に、上記加算器に入力される疑
似ランダム数または振動周波数によるスプリアスが正弦
波信号Ｓ３ａに少ないながら混入する。また、上記第２
および第３のスプリアスに対する軽減効果を持たない。
【０００９】従って本発明の目的は、上述した従来技術
による直接デジタル周波数シンセサイザの欠点を解消す
ることにあり、出力正弦波信号に加算器（位相アキュム
レータ）のオーバーフローや丸め誤差に伴うスプリアス
発生のない直接デジタル周波数シンセサイザを提供する
ことにある。
による直接デジタル周波数シンセサイザの欠点を解消す
ることにあり、出力正弦波信号に加算器（位相アキュム
レータ）のオーバーフローや丸め誤差に伴うスプリアス
発生のない直接デジタル周波数シンセサイザを提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の直接デジタル周
波数シンセサイザは、周波数データをクロック信号に同
期して累積した位相データを生じる位相アキュムレータ
手段と、前記位相データの上位ビットと前記クロック信
号とに応答してアナログ形式の第１の正弦波信号を生じ
る第１の位相・正弦波信号変換手段と、前記上位ビット
と前記クロック信号とに応答して前記第１の正弦波信号
より９０°位相の進んだアナログ形式のコサイン波信号
を生じる第２の位相・正弦波信号変換手段と、前記位相
データの前記上位ビットを除く下位ビットの一部または
全部をアナログ値に変換して位相誤差信号を生じる第１
のデジタル・アナログ変換器と、前記コサイン波信号と
前記位相誤差信号とを乗算してスプリアスキャンセル信
号を生じる乗算器と、前記第１の正弦波信号から前記ス
プリアスキャンセル信号を減算して第２の正弦波信号を
生じる減算器とを備えている。
波数シンセサイザは、周波数データをクロック信号に同
期して累積した位相データを生じる位相アキュムレータ
手段と、前記位相データの上位ビットと前記クロック信
号とに応答してアナログ形式の第１の正弦波信号を生じ
る第１の位相・正弦波信号変換手段と、前記上位ビット
と前記クロック信号とに応答して前記第１の正弦波信号
より９０°位相の進んだアナログ形式のコサイン波信号
を生じる第２の位相・正弦波信号変換手段と、前記位相
データの前記上位ビットを除く下位ビットの一部または
全部をアナログ値に変換して位相誤差信号を生じる第１
のデジタル・アナログ変換器と、前記コサイン波信号と
前記位相誤差信号とを乗算してスプリアスキャンセル信
号を生じる乗算器と、前記第１の正弦波信号から前記ス
プリアスキャンセル信号を減算して第２の正弦波信号を
生じる減算器とを備えている。
【００１１】本発明の直接デジタル周波数シンセサイザ
の一つは、周波数データをクロック信号に同期して累積
した位相データを生じる位相アキュムレータ手段と、前
記位相データの上位ビットに対応した第１の正弦波振幅
データを生じる第１の位相・振幅変換器と、前記クロッ
ク信号に同期して前記第１の正弦波振幅データをアナロ
グ形式の第１の正弦波信号に変換する第１のデジタル・
アナログ変換器と、前記上位ビットに応答して前記第１
の正弦波振幅データより９０°位相の進んだコサイン波
振幅データを生じる第２の位相・振幅変換器と、前記ク
ロック信号に同期して前記コサイン波振幅データをアナ
ログ形式のコサイン波信号に変換する第２のデジタル・
アナログ変換器と、前記位相データの前記上位ビットを
除く下位ビットの一部または全部をアナログ値に変換し
て位相差信号を生じる第３のデジタル・アナログ変換器
と、前記コサイン波信号と前記位相差信号とを乗算して
スプリアスキャンセル信号を生じる乗算器と、前記第１
の正弦波信号から前記スプリアスキャンセル信号を減算
して第２の正弦波信号を生じる減算器とを備えている。
の一つは、周波数データをクロック信号に同期して累積
した位相データを生じる位相アキュムレータ手段と、前
記位相データの上位ビットに対応した第１の正弦波振幅
データを生じる第１の位相・振幅変換器と、前記クロッ
ク信号に同期して前記第１の正弦波振幅データをアナロ
グ形式の第１の正弦波信号に変換する第１のデジタル・
アナログ変換器と、前記上位ビットに応答して前記第１
の正弦波振幅データより９０°位相の進んだコサイン波
振幅データを生じる第２の位相・振幅変換器と、前記ク
ロック信号に同期して前記コサイン波振幅データをアナ
ログ形式のコサイン波信号に変換する第２のデジタル・
アナログ変換器と、前記位相データの前記上位ビットを
除く下位ビットの一部または全部をアナログ値に変換し
て位相差信号を生じる第３のデジタル・アナログ変換器
と、前記コサイン波信号と前記位相差信号とを乗算して
スプリアスキャンセル信号を生じる乗算器と、前記第１
の正弦波信号から前記スプリアスキャンセル信号を減算
して第２の正弦波信号を生じる減算器とを備えている。
【００１２】また、本発明の直接デジタル周波数シンセ
サイザの別の一つは、周波数データをクロック信号に同
期して累積した位相データを生じる位相アキュムレータ
手段と、前記位相データの上位ビットの値に対応した第
１の正弦波振幅データを生じる第１の位相・振幅変換器
と、前記クロック信号に同期して前記第１の正弦波振幅
データをアナログ形式の第１の正弦波信号に変換する第
１のデジタル・アナログ変換器と、前記上位ビットに応
答して前記第１の正弦波振幅データより９０°位相の進
んだコサイン波振幅データを生じる第２の位相・振幅変
換器と、前記クロック信号に同期して前記コサイン波振
幅データをアナログ形式のコサイン波信号に変換する第
２のデジタル・アナログ変換器と、前記位相データの前
記上位ビットを除く下位ビットの一部または全部をアナ
ログ値に変換して位相誤差信号を生じる第３のデジタル
・アナログ変換器と、前記コサイン波信号と前記位相誤
差信号とを乗算してスプリアスキャンセル信号を生じる
乗算器と、前記第１の正弦波信号から前記スプリアスキ
ャンセル信号を減算して第２の正弦波信号を生じる減算
器と、前記乗算器の入力端子の各各における前記コサイ
ン波信号と前記位相誤差信号との信号タイミングをほぼ
同一タイミングに設定する第１のタイミング調整回路
と、前記乗算器の入力端子の各各における前記コサイン
波信号および前記位相誤差信号の信号レベルをともに前
記乗算器の所要レベル範囲に設定する第１のレベル調整
回路と、前記減算器の入力端子の各各における前記第１
の正弦波信号中のスプリアス成分と前記スプリアスキャ
ンセル信号との信号タイミングをほぼ同一タイミングに
設定する第２のタイミング調整回路と、前記減算器の入
力端子の各各における前記第１の正弦波信号および前記
スプリアスキャンセル信号の信号レベルを前記第２の正
弦波中のスプリアス成分を最小とするレベルに設定する
第２のレベル調整回路とを備えている。
サイザの別の一つは、周波数データをクロック信号に同
期して累積した位相データを生じる位相アキュムレータ
手段と、前記位相データの上位ビットの値に対応した第
１の正弦波振幅データを生じる第１の位相・振幅変換器
と、前記クロック信号に同期して前記第１の正弦波振幅
データをアナログ形式の第１の正弦波信号に変換する第
１のデジタル・アナログ変換器と、前記上位ビットに応
答して前記第１の正弦波振幅データより９０°位相の進
んだコサイン波振幅データを生じる第２の位相・振幅変
換器と、前記クロック信号に同期して前記コサイン波振
幅データをアナログ形式のコサイン波信号に変換する第
２のデジタル・アナログ変換器と、前記位相データの前
記上位ビットを除く下位ビットの一部または全部をアナ
ログ値に変換して位相誤差信号を生じる第３のデジタル
・アナログ変換器と、前記コサイン波信号と前記位相誤
差信号とを乗算してスプリアスキャンセル信号を生じる
乗算器と、前記第１の正弦波信号から前記スプリアスキ
ャンセル信号を減算して第２の正弦波信号を生じる減算
器と、前記乗算器の入力端子の各各における前記コサイ
ン波信号と前記位相誤差信号との信号タイミングをほぼ
同一タイミングに設定する第１のタイミング調整回路
と、前記乗算器の入力端子の各各における前記コサイン
波信号および前記位相誤差信号の信号レベルをともに前
記乗算器の所要レベル範囲に設定する第１のレベル調整
回路と、前記減算器の入力端子の各各における前記第１
の正弦波信号中のスプリアス成分と前記スプリアスキャ
ンセル信号との信号タイミングをほぼ同一タイミングに
設定する第２のタイミング調整回路と、前記減算器の入
力端子の各各における前記第１の正弦波信号および前記
スプリアスキャンセル信号の信号レベルを前記第２の正
弦波中のスプリアス成分を最小とするレベルに設定する
第２のレベル調整回路とを備えている。
【００１３】さらに、本発明の直接デジタル周波数シン
セサイザのさらに別の一つは、周波数データをクロック
信号に同期して累積した位相データを生じる位相アキュ
ムレータ手段と、前記位相データの上位ビットに対応し
た第１の正弦波振幅データを生じる第１の位相・振幅変
換器と、前記クロック信号に同期して前記第１の正弦波
振幅データをアナログ形式の第１の正弦波信号に変換す
る第１のデジタル・アナログ変換器と、前記上位ビット
に応答して前記第１の正弦波振幅データより９０°位相
の進んだコサイン波振幅データを生じる第２の位相・振
幅変換器と、前記クロック信号に同期して前記コサイン
波振幅データをアナログ形式のコサイン波信号に変換す
る第２のデジタル・アナログ変換器と、前記位相データ
の前記上位ビットを除く下位ビットの一部または全部を
アナログ値に変換して位相差信号を生じる第３のデジタ
ル・アナログ変換器と、前記コサイン波信号と前記位相
差信号とを乗算してスプリアスキャンセル信号を生じる
乗算器と、前記第１の正弦波信号から前記スプリアスキ
ャンセル信号を減算して第２の正弦波信号を生じる減算
器と、前記第２の正弦波信号のゼロクロス点を検出しこ
のゼロクロス点間を周期とする矩形波信号または正弦波
信号を生じるゼロクロス検出手段とを備えている。
セサイザのさらに別の一つは、周波数データをクロック
信号に同期して累積した位相データを生じる位相アキュ
ムレータ手段と、前記位相データの上位ビットに対応し
た第１の正弦波振幅データを生じる第１の位相・振幅変
換器と、前記クロック信号に同期して前記第１の正弦波
振幅データをアナログ形式の第１の正弦波信号に変換す
る第１のデジタル・アナログ変換器と、前記上位ビット
に応答して前記第１の正弦波振幅データより９０°位相
の進んだコサイン波振幅データを生じる第２の位相・振
幅変換器と、前記クロック信号に同期して前記コサイン
波振幅データをアナログ形式のコサイン波信号に変換す
る第２のデジタル・アナログ変換器と、前記位相データ
の前記上位ビットを除く下位ビットの一部または全部を
アナログ値に変換して位相差信号を生じる第３のデジタ
ル・アナログ変換器と、前記コサイン波信号と前記位相
差信号とを乗算してスプリアスキャンセル信号を生じる
乗算器と、前記第１の正弦波信号から前記スプリアスキ
ャンセル信号を減算して第２の正弦波信号を生じる減算
器と、前記第２の正弦波信号のゼロクロス点を検出しこ
のゼロクロス点間を周期とする矩形波信号または正弦波
信号を生じるゼロクロス検出手段とを備えている。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の第一の実施例のブロック図
である。
である。
【００１６】この直接デジタル周波数シンセサイザ（Ｄ
ＤＳ）３は、図４のＤＤＳ３Ｃと同様に、基準周波数発
振器１からクロック信号Ｓ１を、周波数データ設定回路
２から周波数データＳ２をＤＤＳ３の位相アキュムレー
タ３１に受ける。同様に、位相アキュムレータ３１から
の位相データＳ３１の上位ビットＳ３１ａを位相・振幅
変換器３２Ａのアドレス信号とし、位相・振幅変換器３
２Ａはアドレス信号Ｓ３２ａに対応する正弦波振幅デー
タＳ３２ａを生じる。この正弦波振幅データＳ３２ａ
が、デジタル・アナログ変換器（Ｄ／Ａ変換器）３３Ａ
によりクロック信号Ｓ１に同期してアナログ信号に変換
され、正弦波信号Ｓ３３ａになる。
ＤＳ）３は、図４のＤＤＳ３Ｃと同様に、基準周波数発
振器１からクロック信号Ｓ１を、周波数データ設定回路
２から周波数データＳ２をＤＤＳ３の位相アキュムレー
タ３１に受ける。同様に、位相アキュムレータ３１から
の位相データＳ３１の上位ビットＳ３１ａを位相・振幅
変換器３２Ａのアドレス信号とし、位相・振幅変換器３
２Ａはアドレス信号Ｓ３２ａに対応する正弦波振幅デー
タＳ３２ａを生じる。この正弦波振幅データＳ３２ａ
が、デジタル・アナログ変換器（Ｄ／Ａ変換器）３３Ａ
によりクロック信号Ｓ１に同期してアナログ信号に変換
され、正弦波信号Ｓ３３ａになる。
【００１７】また、ＤＤＳ３は、位相データＳ３１の上
位ビットＳ３１ａを位相・振幅変換器３２Ｂのアドレス
信号とする。位相・振幅変換器３２Ｂは、このアドレス
信号Ｓ３２ｂに対応して正弦波振幅データＳ３２ａより
９０度位相の進んだ正弦波振幅データ（以下、コサイン
波振幅データ）Ｓ３３ｂを生じる。このコサイン波振幅
データＳ３４ａがデジタル・アナログ変換器（Ｄ／Ａ変
換器）３３Ａによりアナログ形式のコサイン波信号Ｓ３
３ｂに変換される。
位ビットＳ３１ａを位相・振幅変換器３２Ｂのアドレス
信号とする。位相・振幅変換器３２Ｂは、このアドレス
信号Ｓ３２ｂに対応して正弦波振幅データＳ３２ａより
９０度位相の進んだ正弦波振幅データ（以下、コサイン
波振幅データ）Ｓ３３ｂを生じる。このコサイン波振幅
データＳ３４ａがデジタル・アナログ変換器（Ｄ／Ａ変
換器）３３Ａによりアナログ形式のコサイン波信号Ｓ３
３ｂに変換される。
【００１８】さらに、ＤＤＳ３は、位相データＳ３１の
上位ビットＳ３１ａを除いた下位ビットＳ３１ｂをデジ
タル・アナログ変換器（以下、Ｄ／Ａ変換器）３３Ｃに
供給し、Ｄ／Ａ変換器３３Ｃは下位ビットＳ３１ｂに対
応するアナログ値を有する位相誤差信号Ｓ３４を生じ
る。なお、下位ビットＳ３１ｂは、必らずしも全部のビ
ットを使用する必要はないが、切り捨てた部分が位相誤
差として残るので上位部分から優先して使用し、なるべ
くなら全部のビットを使用する。乗算器３４が、コサイ
ン波信号Ｓ３３ｂと位相誤差信号Ｓ３４とを乗算して、
スプリアスキャンセル信号Ｓ３５を生じる。そして、減
算器３５が、正弦波信号Ｓ３３ａからスプリアスキャン
セル信号Ｓ３５を減算し、ＤＤＳ３の所望の出力信号で
あるスプリアスを除去した正弦波信号Ｓ３を生じる。
上位ビットＳ３１ａを除いた下位ビットＳ３１ｂをデジ
タル・アナログ変換器（以下、Ｄ／Ａ変換器）３３Ｃに
供給し、Ｄ／Ａ変換器３３Ｃは下位ビットＳ３１ｂに対
応するアナログ値を有する位相誤差信号Ｓ３４を生じ
る。なお、下位ビットＳ３１ｂは、必らずしも全部のビ
ットを使用する必要はないが、切り捨てた部分が位相誤
差として残るので上位部分から優先して使用し、なるべ
くなら全部のビットを使用する。乗算器３４が、コサイ
ン波信号Ｓ３３ｂと位相誤差信号Ｓ３４とを乗算して、
スプリアスキャンセル信号Ｓ３５を生じる。そして、減
算器３５が、正弦波信号Ｓ３３ａからスプリアスキャン
セル信号Ｓ３５を減算し、ＤＤＳ３の所望の出力信号で
あるスプリアスを除去した正弦波信号Ｓ３を生じる。
【００１９】さらに図１を参照してＤＤＳ３の動作を説
明すると、Ｄ／Ａ変換器３３Ａからの正弦波信号Ｓ３３
ａには、位相・振幅変換器３２ＡおよひＤ／Ａ変換器３
３Ａのビット長が位相アキュムレータ３１のビット長よ
り小さいため、丸め誤差による周期的な位相誤差から生
じるスプリアスが含まれる。正弦波信号Ｓ３３ａをｕ
（ｔ）とすると、ｕ（ｔ）は（１）式で表わされる。
明すると、Ｄ／Ａ変換器３３Ａからの正弦波信号Ｓ３３
ａには、位相・振幅変換器３２ＡおよひＤ／Ａ変換器３
３Ａのビット長が位相アキュムレータ３１のビット長よ
り小さいため、丸め誤差による周期的な位相誤差から生
じるスプリアスが含まれる。正弦波信号Ｓ３３ａをｕ
（ｔ）とすると、ｕ（ｔ）は（１）式で表わされる。
【００２０】 ｕ（ｔ）＝ｓｉｎ｛２πｆｔ＋Ａ（ｔ）｝ …（１） ここで、ｆは所望の周波数（ｆ０のａ倍），Ａ（ｔ）は
スプリアスの原因となる周期的な位相誤差でありスプリ
アスキャンセル信号Ｓ３４に等しい。
スプリアスの原因となる周期的な位相誤差でありスプリ
アスキャンセル信号Ｓ３４に等しい。
【００２１】（１）式を加法定理で分解し、また（２）
式の関係を用いて（３）式を得る。
式の関係を用いて（３）式を得る。
【００２２】Ａ（ｔ）〈〈１（ラジアン） …（２） ｕ（ｔ）＝ｓｉｎ２πｆｔ＋Ａ（ｔ）・ｃｏｓ２πｆｔ …（３） 一方、コサイン波信号Ｓ３３ｂ（信号Ｓ３３ｂをｖ
（ｔ）とする）は、位相項がｕ（ｔ）に等しく、（４）
式を得る。
（ｔ）とする）は、位相項がｕ（ｔ）に等しく、（４）
式を得る。
【００２３】 ｖ（ｔ）＝ｃｏｓ｛２πｆｔ＋Ａ（ｔ）｝ …（４） （４）式を加法定理で分解し、また（２）式の関係を用
いて（５）式を得る。
いて（５）式を得る。
【００２４】 ｖ（ｔ）＝ｃｏｓ２πｆｔ＋Ａ（ｔ）・ｓｉｎ２πｆｔ …（５） 故に、乗算器３４からのスプリアスキャンセル信号Ｓ３
５をｗ（ｔ）として、（６）式を得る。
５をｗ（ｔ）として、（６）式を得る。
【００２５】 ｗ（ｔ）＝ｖ（ｔ）・Ａ（ｔ） …（６） また、減算器３５からの出力，即ちＤＤＳ３からの正弦
波信号Ｓ３をｘ（ｔ）として、（７）式を得る。
波信号Ｓ３をｘ（ｔ）として、（７）式を得る。
【００２６】 ｘ（ｔ）＝ｕ（ｔ）−ｗ（ｔ） ＝｛１＋Ａ（ｔ）2 ｝・ｓｉｎ２πｆｔ …（７） 従って、ＤＤＳ３からの正弦波信号Ｓ３（ｘ（ｔ）で示
される）は、スプリアスを生じる位相誤差成分として位
相誤差Ａ（ｔ）の２次成分を含むのみであり、従来のＤ
ＤＳ３Ｃの生じる正弦波信号Ｓ３３ａ（ｕ（ｔ）で示さ
れる）が位相誤差Ａ（ｔ）の１次成分を含むのに比べ、
スプリアスを明らかに低減している。
される）は、スプリアスを生じる位相誤差成分として位
相誤差Ａ（ｔ）の２次成分を含むのみであり、従来のＤ
ＤＳ３Ｃの生じる正弦波信号Ｓ３３ａ（ｕ（ｔ）で示さ
れる）が位相誤差Ａ（ｔ）の１次成分を含むのに比べ、
スプリアスを明らかに低減している。
【００２７】なお、位相誤差Ａ（ｔ）を表わす下位ビッ
トＳ３１ｂは、上述のとおり必らずしもこの全部のビッ
トを必要としないが、ｘ（ｔ）におけるスプリアス成分
を減少させるには、上位のビットから優先して用いる。
トＳ３１ｂは、上述のとおり必らずしもこの全部のビッ
トを必要としないが、ｘ（ｔ）におけるスプリアス成分
を減少させるには、上位のビットから優先して用いる。
【００２８】図２は本発明の第２の実施例のブロック図
である。
である。
【００２９】この直接デジタル周波数シンセサイザ（Ｄ
ＤＳ）において、ＤＤＳ３Ａは、図１のＤＤＳ３に加
え、アナログ信号のタイミング（位相）を調整するタイ
ミング調整回路３６Ａ，３６Ｂ，３６Ｃおよび３８と、
アナログ信号のレベル（振幅）を調整するレベル調整回
路３７Ａ，３７Ｂ，３７Ｃおよび３９をさらに備えてい
る。即ち、タイミング調整回路３６Ａとレベル調整回路
３７ＡとをＤ／Ａ変換器３３Ａと減算器３５の＋入力端
子との間に、タイミング調整回路３６Ｂとレベル調整回
路３７ＢとをＤ／Ａ変換器３３Ｂと乗算器３４の一方の
入力端子との間に、タイミング調整回路３６Ｃとレベル
調整回路３６ＣとをＤ／Ａ変換器３３Ｃと乗算器３４の
他方の入力端子との間に、タイミング調整回路３８とレ
ベル調整回路３９とを乗算器３４の出力端子と減算器３
５の−入力端子との間にそれぞれ挿入している。
ＤＳ）において、ＤＤＳ３Ａは、図１のＤＤＳ３に加
え、アナログ信号のタイミング（位相）を調整するタイ
ミング調整回路３６Ａ，３６Ｂ，３６Ｃおよび３８と、
アナログ信号のレベル（振幅）を調整するレベル調整回
路３７Ａ，３７Ｂ，３７Ｃおよび３９をさらに備えてい
る。即ち、タイミング調整回路３６Ａとレベル調整回路
３７ＡとをＤ／Ａ変換器３３Ａと減算器３５の＋入力端
子との間に、タイミング調整回路３６Ｂとレベル調整回
路３７ＢとをＤ／Ａ変換器３３Ｂと乗算器３４の一方の
入力端子との間に、タイミング調整回路３６Ｃとレベル
調整回路３６ＣとをＤ／Ａ変換器３３Ｃと乗算器３４の
他方の入力端子との間に、タイミング調整回路３８とレ
ベル調整回路３９とを乗算器３４の出力端子と減算器３
５の−入力端子との間にそれぞれ挿入している。
【００３０】タイミング調整回路３６Ｂおよび３６Ｃ
は、Ｄ／Ａ変換器３３Ｂおよび３３Ｃの遅延特性のばら
つきにより生じる信号タイミングのずれを補正し、乗算
器３４に供給するコサイン波信号Ｓ３３ｂと位相差信号
Ｓ３４との信号タイミングを一致させる。タイミング調
整回路３６Ａおよび３８は、Ｄ／Ａ変換器３３Ａからの
正弦波信号Ｓ３３ａと乗算器３４からのスプリアスキャ
ンセル信号Ｓ３５とのタイミングのずれを補正し、減算
器３５に供給する正弦波信号Ｓ３３ａ中のスプリアス成
分とスプリアスキャンセル信号Ｓ３５との信号タイミン
グを一致させる。レベル調整回路３７Ｂおよび３７Ｃ
は、Ｄ／Ａ変換器３３Ｂおよび３３Ｃの出力レベルのば
らつきにより生じるレベルの相違を補正し、乗算器３４
に供給する信号Ｓ３３ｂおよび信号Ｓ３４の信号レベル
を所要の演算が適切に行えるレベル，（６）および
（７）式を満足させるレベルにそれぞれ設定する。レベ
ル調整回路３７Ａおよび３９は、Ｄ／Ａ変換器３３Ａか
らの正弦波信号Ｓ３３ａおよび乗算器３４からのスプリ
アスキャンセル信号Ｓ３５のレベルを減算器３５からの
正弦波信号Ｓ３中のスプリアス成分信号Ｓ３が最小にな
る，即ち（７）式を満足させるレベルにそれぞれ調整す
る。
は、Ｄ／Ａ変換器３３Ｂおよび３３Ｃの遅延特性のばら
つきにより生じる信号タイミングのずれを補正し、乗算
器３４に供給するコサイン波信号Ｓ３３ｂと位相差信号
Ｓ３４との信号タイミングを一致させる。タイミング調
整回路３６Ａおよび３８は、Ｄ／Ａ変換器３３Ａからの
正弦波信号Ｓ３３ａと乗算器３４からのスプリアスキャ
ンセル信号Ｓ３５とのタイミングのずれを補正し、減算
器３５に供給する正弦波信号Ｓ３３ａ中のスプリアス成
分とスプリアスキャンセル信号Ｓ３５との信号タイミン
グを一致させる。レベル調整回路３７Ｂおよび３７Ｃ
は、Ｄ／Ａ変換器３３Ｂおよび３３Ｃの出力レベルのば
らつきにより生じるレベルの相違を補正し、乗算器３４
に供給する信号Ｓ３３ｂおよび信号Ｓ３４の信号レベル
を所要の演算が適切に行えるレベル，（６）および
（７）式を満足させるレベルにそれぞれ設定する。レベ
ル調整回路３７Ａおよび３９は、Ｄ／Ａ変換器３３Ａか
らの正弦波信号Ｓ３３ａおよび乗算器３４からのスプリ
アスキャンセル信号Ｓ３５のレベルを減算器３５からの
正弦波信号Ｓ３中のスプリアス成分信号Ｓ３が最小にな
る，即ち（７）式を満足させるレベルにそれぞれ調整す
る。
【００３１】従って、このＤＤＳは、乗算器３４および
減算器３５への信号タイミングおよびレベルを調整して
（７）式に示すｘ（ｔ），即ち正弦波信号Ｓ３を正確に
得ることができるので、図１のＤＤＳより、正弦波信号
Ｓ３のスプリアスをさらに低減する効果がある。なお、
上述のタイミング調整回路３６Ａ，３６Ｂ，３６Ｃおよ
び３８とレベル調整回路３７Ａ，３７Ｂ，３７Ｃおよび
３９は、上述した乗算器３４および減算器３５に供給さ
れる信号のタイミングおよびレベルが所要値から相違す
る場合にのみ必要な個所に設けられ、これらの全てを必
らずしも必要としない。
減算器３５への信号タイミングおよびレベルを調整して
（７）式に示すｘ（ｔ），即ち正弦波信号Ｓ３を正確に
得ることができるので、図１のＤＤＳより、正弦波信号
Ｓ３のスプリアスをさらに低減する効果がある。なお、
上述のタイミング調整回路３６Ａ，３６Ｂ，３６Ｃおよ
び３８とレベル調整回路３７Ａ，３７Ｂ，３７Ｃおよび
３９は、上述した乗算器３４および減算器３５に供給さ
れる信号のタイミングおよびレベルが所要値から相違す
る場合にのみ必要な個所に設けられ、これらの全てを必
らずしも必要としない。
【００３２】図３は本発明による第３の実施例のブロッ
ク図である。
ク図である。
【００３３】この実施例の直接デジタル周波数シンセサ
イザ（ＤＤＳ）は、図１の実施例に加え、ＤＤＳ３の出
力端子にゼロクロス検出回路４を接続している。ゼロク
ロス検出回路４は、ＤＤＳ３からの正弦波信号Ｓ３のゼ
ロクロス点を検出し、検出したゼロクロス点間を周期と
し周期間で振幅変化のない正弦波信号Ｓ４を生じる。正
弦波信号Ｓ３には、式（７）に示すとおり、振幅項に
｛１＋Ａ（ｔ）2 ｝のスプリアス成分を含んでいる。し
かし、このＤＤＳは、ゼロクロス検出回路４により、上
記振幅項の影響から生じるスプリアス成分を完全に除去
した正弦波信号Ｓ４を生じる。
イザ（ＤＤＳ）は、図１の実施例に加え、ＤＤＳ３の出
力端子にゼロクロス検出回路４を接続している。ゼロク
ロス検出回路４は、ＤＤＳ３からの正弦波信号Ｓ３のゼ
ロクロス点を検出し、検出したゼロクロス点間を周期と
し周期間で振幅変化のない正弦波信号Ｓ４を生じる。正
弦波信号Ｓ３には、式（７）に示すとおり、振幅項に
｛１＋Ａ（ｔ）2 ｝のスプリアス成分を含んでいる。し
かし、このＤＤＳは、ゼロクロス検出回路４により、上
記振幅項の影響から生じるスプリアス成分を完全に除去
した正弦波信号Ｓ４を生じる。
【００３４】ゼロクロス検出回路４についてさらに詳細
に説明すると、低域通過ろ波器（ＬＰＦ）４１が正弦波
信号Ｓ３からこの信号Ｓ３が一般に含む直流成分（オフ
セット電圧）を抽出する。信号Ｓ３に直流成分を含まな
いときには、ＬＰＦ４１を必要とせず、コンパレータ４
２の−入力端子を０Ｖに設定する。コンパレータ４２
は、正弦波信号Ｓ３と上記直流成分とを比較して正弦波
信号Ｓ３の周期に等しい周期の矩形波信号を生じる。こ
の矩形波信号には、正弦波信号Ｓ３のスプリアス成分に
よる周期間の振幅変化が消去されている。この矩形波信
号が帯域通過ろ波器（ＢＰＦ）４３により帯域制限され
てスプリアス成分のない正弦波信号Ｓ４になる。なお、
上記矩形波信号をこのＤＤＳの出力信号としてもよい。
に説明すると、低域通過ろ波器（ＬＰＦ）４１が正弦波
信号Ｓ３からこの信号Ｓ３が一般に含む直流成分（オフ
セット電圧）を抽出する。信号Ｓ３に直流成分を含まな
いときには、ＬＰＦ４１を必要とせず、コンパレータ４
２の−入力端子を０Ｖに設定する。コンパレータ４２
は、正弦波信号Ｓ３と上記直流成分とを比較して正弦波
信号Ｓ３の周期に等しい周期の矩形波信号を生じる。こ
の矩形波信号には、正弦波信号Ｓ３のスプリアス成分に
よる周期間の振幅変化が消去されている。この矩形波信
号が帯域通過ろ波器（ＢＰＦ）４３により帯域制限され
てスプリアス成分のない正弦波信号Ｓ４になる。なお、
上記矩形波信号をこのＤＤＳの出力信号としてもよい。
【００３５】
【発明の効果】以上説明したように本発明のＤＤＳは、
位相アキュムレータの上位ビットから正弦波信号を生成
する従来の正弦波信号生成手段に加え、上記上位ビット
から生成したコサイン波信号と上記位相アキュムレータ
の下位ビットから生成した位相誤差信号とを乗算して上
記正弦波信号のスプリアス成分であるスプリアスキャン
セル信号を合成する手段を設け、上記正弦波信号から上
記スプリアスキャンセル信号を減算するので、上記位相
アキュムレータの位相誤差に起因する出力正弦波信号の
スプリアス成分を低減あるいは除去できる効果がある。
位相アキュムレータの上位ビットから正弦波信号を生成
する従来の正弦波信号生成手段に加え、上記上位ビット
から生成したコサイン波信号と上記位相アキュムレータ
の下位ビットから生成した位相誤差信号とを乗算して上
記正弦波信号のスプリアス成分であるスプリアスキャン
セル信号を合成する手段を設け、上記正弦波信号から上
記スプリアスキャンセル信号を減算するので、上記位相
アキュムレータの位相誤差に起因する出力正弦波信号の
スプリアス成分を低減あるいは除去できる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来のＤＤＳのブロック図である。
１ 基準周波数発振器 ２ 周波数データ設定回路 ３，３Ａ 直接デジタル周波数シンセサイザ（ＤＤ
Ｓ） ４ ゼロクロス検出回路 ３１ 位相アキュムレータ ３２Ａ，３２Ｂ 位相・振幅変換器 ３３Ａ〜３３Ｃ デジタル・アナログ（Ｄ／Ａ）変換
器 ３４ 乗算器 ３５ 減算器 ３６Ａ〜３６Ｃ，３８ タイミング調整回路 ３７Ａ〜３７Ｃ，３９ レベル調整回路 ４１ 低域通過ろ波器（ＬＰＦ） ４２ コンパレータ ４３ 帯域通過ろ波器（ＢＰＦ） ３１１ 加算器
Ｓ） ４ ゼロクロス検出回路 ３１ 位相アキュムレータ ３２Ａ，３２Ｂ 位相・振幅変換器 ３３Ａ〜３３Ｃ デジタル・アナログ（Ｄ／Ａ）変換
器 ３４ 乗算器 ３５ 減算器 ３６Ａ〜３６Ｃ，３８ タイミング調整回路 ３７Ａ〜３７Ｃ，３９ レベル調整回路 ４１ 低域通過ろ波器（ＬＰＦ） ４２ コンパレータ ４３ 帯域通過ろ波器（ＢＰＦ） ３１１ 加算器
Claims (5)
- 【請求項１】 周波数データをクロック信号に同期して
累積した位相データを生じる位相アキュムレータ手段
と、前記位相データの上位ビットと前記クロック信号と
に応答してアナログ形式の第１の正弦波信号を生じる第
１の位相・正弦波信号変換手段と、前記上位ビットと前
記クロック信号とに応答して前記第１の正弦波信号より
９０°位相の進んだアナログ形式のコサイン波信号を生
じる第２の位相・正弦波信号変換手段と、前記位相デー
タの前記上位ビットを除く下位ビットの少なくとも一部
をアナログ値に変換して位相誤差信号を生じる第１のデ
ジタル・アナログ変換器と、前記コサイン波信号と前記
位相誤差信号とを乗算してスプリアスキャンセル信号を
生じる乗算器と、前記第１の正弦波信号から前記スプリ
アスキャンセル信号を減算して第２の正弦波信号を生じ
る減算器とを備えることを特徴とする直接デジタル周波
数シンセサイザ。 - 【請求項２】 前記第１の位相・正弦波信号変換手段
が、前記上位ビットの値に対応した第１の正弦波振幅デ
ータを生じる第１の位相・振幅変換器と、前記クロック
信号に同期して前記第１の正弦波振幅データを前記第１
の正弦波信号に変換する第２のデジタル・アナログ変換
器とを備え、 前記第２の位相・正弦波信号変換手段が、前記上位ビッ
トの値に対応した第２の正弦波振幅データを生じる第２
の位相・振幅変換器と、前記クロック信号に同期して前
記第２の正弦波振幅データを前記コサイン波信号に変換
する第３のデジタル・アナログ変換器とを備えることを
特徴とする請求項１記載の直接デジタル周波数シンセサ
イザ。 - 【請求項３】 前記乗算器の入力端子の各各における前
記コサイン波信号と前記位相誤差信号との信号タイミン
グをほぼ同一タイミングに設定する第１のタイミング調
整回路と、前記乗算器の入力端子の各各における前記コ
サイン波信号および前記位相誤差信号の信号レベルをと
もに前記乗算器の所要レベル範囲に設定する第１のレベ
ル調整回路と、前記減算器の入力端子の各各における前
記第１の正弦波信号中のスプリアス成分と前記スプリア
スキャンセル信号との信号タイミングをほぼ同一タイミ
ングに設定する第２のタイミング調整回路と、前記減算
器の入力端子の各各における前記第１の正弦波信号およ
び前記スプリアスキャンセル信号の信号レベルを前記第
２の正弦波中のスプリアス成分を最小とするレベルに設
定する第２のレベル調整回路とを備えることを特徴とす
る請求項２記載の直接デジタル周波数シンセサイザ。 - 【請求項４】 前記第２の正弦波信号のゼロクロス点を
検出しこのゼロクロス点間を周期とする繰返信号を生じ
るゼロクロス検出手段を備えることを特徴とする請求項
１記載の直接デジタル周波数シンセサイザ。 - 【請求項５】 前記ゼロクロス検出手段が、前記第２の
正弦波信号の直流成分を抽出する低域通過ろ波器と、前
記第２の正弦波信号と前記直流成分とを比較して前記繰
返信号を生じるコンパレータとを備えることを特徴とす
る請求項４記載の直接デジタル周波数シンセサイザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033864A JPH0763124B2 (ja) | 1993-02-24 | 1993-02-24 | 直接デジタル周波数シンセサイザ |
| US08/200,750 US5554987A (en) | 1993-02-24 | 1994-02-23 | Direct digital synthesizer capable of reducing spurious noise components |
| GB9403586A GB2276053B (en) | 1993-02-24 | 1994-02-24 | Direct digital synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033864A JPH0763124B2 (ja) | 1993-02-24 | 1993-02-24 | 直接デジタル周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252645A JPH06252645A (ja) | 1994-09-09 |
| JPH0763124B2 true JPH0763124B2 (ja) | 1995-07-05 |
Family
ID=12398372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5033864A Expired - Fee Related JPH0763124B2 (ja) | 1993-02-24 | 1993-02-24 | 直接デジタル周波数シンセサイザ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5554987A (ja) |
| JP (1) | JPH0763124B2 (ja) |
| GB (1) | GB2276053B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009126374A3 (en) * | 2008-04-09 | 2009-12-17 | Ut-Battelle, Llc | Agile high resolution arbitrary waveform generator with jitterless frequency stepping |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE506694C2 (sv) * | 1994-12-12 | 1998-02-02 | Ericsson Telefon Ab L M | Anordning och förfarande för reducering av oönskade frekvenskomponenter vid digital frekvensgenerering |
| GB2314708B (en) * | 1996-06-27 | 1999-11-10 | Motorola Ltd | Signal synthesisser |
| FR2765419B1 (fr) * | 1997-06-27 | 1999-09-17 | Thomson Csf | Dispositif de generation de signaux analogiques a partir de convertisseurs analogique-numerique, notamment pour la synthese numerique directe |
| US6539411B1 (en) * | 1998-10-29 | 2003-03-25 | Lucent Technologies Inc. | Direct digital synthesizer |
| US6748407B1 (en) * | 1999-02-03 | 2004-06-08 | Nec Corporation | Direct digital synthesizer |
| US6094101A (en) * | 1999-03-17 | 2000-07-25 | Tropian, Inc. | Direct digital frequency synthesis enabling spur elimination |
| GB2352346B (en) * | 1999-07-22 | 2003-09-03 | Wavetek Ltd | Direct digital synthesis of variable frequency waveforms |
| KR100677073B1 (ko) * | 1999-10-26 | 2007-02-01 | 삼성전자주식회사 | 디지털 타이밍 복원장치 |
| AUPR048500A0 (en) * | 2000-10-02 | 2000-10-26 | Nec Australia Pty Ltd | Radio frequency communications |
| KR20010069612A (ko) * | 2001-04-20 | 2001-07-25 | 유흥균 | 초고속 디지탈 하이브리드 주파수 합성기 설계 기술 |
| CA2398153A1 (en) * | 2001-08-17 | 2003-02-17 | Joseph Mathieu Pierre Langlois | Phase to sine amplitude conversion system and method |
| US6522176B1 (en) * | 2001-11-15 | 2003-02-18 | Itt Manufacturing Enterprises, Inc. | Low spurious direct digital synthesizer |
| US7302237B2 (en) * | 2002-07-23 | 2007-11-27 | Mercury Computer Systems, Inc. | Wideband signal generators, measurement devices, methods of signal generation, and methods of signal analysis |
| KR20020087024A (ko) * | 2002-10-09 | 2002-11-21 | 유흥균 | 초고속 분수형 디지털 하이브리드 주파수 합성기설계방법과 장치 |
| KR100973725B1 (ko) * | 2003-07-25 | 2010-08-04 | 트랜스퍼시픽 소닉, 엘엘씨 | Ｄｄｓ를 이용한 클럭 발생 장치 |
| US7165445B2 (en) * | 2003-08-25 | 2007-01-23 | Asylum Research Corporation | Digital control of quality factor in resonant systems including cantilever based instruments |
| US8732788B2 (en) * | 2004-05-21 | 2014-05-20 | Broadcom Corporation | Integrated set-top box |
| US8578434B2 (en) * | 2004-05-21 | 2013-11-05 | Broadcom Corporation | Integrated cable modem |
| US7437391B2 (en) * | 2004-06-14 | 2008-10-14 | Agilent Technologies, Inc. | Numerically controlled oscillator and method of operation |
| US7026846B1 (en) * | 2004-07-09 | 2006-04-11 | Analog Devices, Inc. | Synthesizer structures and methods that reduce spurious signals |
| US8239914B2 (en) * | 2004-07-22 | 2012-08-07 | Broadcom Corporation | Highly integrated single chip set-top box |
| US20070203596A1 (en) * | 2006-02-28 | 2007-08-30 | Accel Semiconductor Corporation | Fm transmission |
| CN101615051B (zh) * | 2008-06-25 | 2011-06-29 | 中国科学院半导体研究所 | 用于片上系统的紧凑型直接数字频率合成器 |
| JP5131167B2 (ja) * | 2008-11-28 | 2013-01-30 | セイコーエプソン株式会社 | クロック発生装置およびクロック発生方法 |
| US20100306814A1 (en) * | 2009-05-26 | 2010-12-02 | Broadcom Corporation | Integrated Set-Top Box with Daisy-Chaining |
| JP4843704B2 (ja) * | 2009-09-30 | 2011-12-21 | 日本電波工業株式会社 | 周波数シンセサイザ |
| JP5424816B2 (ja) * | 2009-10-29 | 2014-02-26 | 三菱電機株式会社 | 周波数シンセサイザ |
| CN102354255A (zh) * | 2011-06-10 | 2012-02-15 | 无锡市晶源微电子有限公司 | Dds中的相位幅度转换方法 |
| JP6169024B2 (ja) * | 2014-03-14 | 2017-07-26 | 株式会社東芝 | 電源雑音キャンセル回路および電源雑音キャンセル方法 |
| JP6428498B2 (ja) * | 2015-06-12 | 2018-11-28 | 三菱電機株式会社 | 信号発生器 |
| CN106383548B (zh) * | 2016-11-14 | 2023-07-21 | 成都西蒙电子技术有限公司 | 低杂散dds源及其降低杂散的方法 |
| CN109085879A (zh) * | 2017-06-13 | 2018-12-25 | 北京航天计量测试技术研究所 | 一种用于电学多功能校准平台的高精度dds频率合成器 |
| US11422774B2 (en) * | 2020-04-21 | 2022-08-23 | International Business Machines Corporation | Multiply and accumulate using current division and switching |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4134072A (en) * | 1977-09-06 | 1979-01-09 | Rca Corporation | Direct digital frequency synthesizer |
| US4933674A (en) * | 1984-06-11 | 1990-06-12 | Allen-Bradley Company, Inc. | Method and apparatus for correcting resolver errors |
| US4809205A (en) * | 1986-11-19 | 1989-02-28 | Rockwell International Corporation | Digital sine conversion circuit for use in direct digital synthesizers |
| US4901265A (en) * | 1987-12-14 | 1990-02-13 | Qualcomm, Inc. | Pseudorandom dither for frequency synthesis noise |
| US4951237A (en) * | 1988-04-22 | 1990-08-21 | Hughes Aircraft Company | Direct digital synthesizer with selectably randomized accumulator |
| JP2864512B2 (ja) * | 1989-01-10 | 1999-03-03 | 日本電気株式会社 | 位相振幅変換回路 |
| US4975699A (en) * | 1989-12-01 | 1990-12-04 | Hughes Aircraft Company | Error reduction method and apparatus for a direct digital synthesizer |
| US5321642A (en) * | 1991-03-20 | 1994-06-14 | Sciteq Electronics, Inc. | Source of quantized samples for synthesizing sine waves |
| US5291428A (en) * | 1993-03-02 | 1994-03-01 | Harris Corporation | Apparatus for reducing spurious frequency components in the output signal of a direct digital synthesizer |
-
1993
- 1993-02-24 JP JP5033864A patent/JPH0763124B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-23 US US08/200,750 patent/US5554987A/en not_active Expired - Lifetime
- 1994-02-24 GB GB9403586A patent/GB2276053B/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009126374A3 (en) * | 2008-04-09 | 2009-12-17 | Ut-Battelle, Llc | Agile high resolution arbitrary waveform generator with jitterless frequency stepping |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2276053A (en) | 1994-09-14 |
| JPH06252645A (ja) | 1994-09-09 |
| US5554987A (en) | 1996-09-10 |
| GB9403586D0 (en) | 1994-04-13 |
| GB2276053B (en) | 1996-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0763124B2 (ja) | 直接デジタル周波数シンセサイザ | |
| US5638010A (en) | Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters | |
| CN101569103B (zh) | 频率合成器和由该合成器生成期望频率的输出信号的方法 | |
| KR930022734A (ko) | 주파수 신서사이저 | |
| WO2003032494A2 (en) | Frequency locked loop with digital oversampling feedback control and filter | |
| JP4451486B2 (ja) | アナログ／デジタル変換装置およびデジタル／アナログ変換装置 | |
| US7242225B2 (en) | Direct digital frequency synthesizer | |
| JPS6247379B2 (ja) | ||
| US5329260A (en) | Numerically-controlled modulated oscillator and modulation method | |
| JP2999468B2 (ja) | リアクタンスの離散時間的測定のための方法及び装置 | |
| JPH06177651A (ja) | 周波数シンセサイザ | |
| US7496169B2 (en) | Frequency synthesizer, pulse train generation apparatus and pulse train generation method | |
| JP4955196B2 (ja) | 交流信号測定装置 | |
| JP3474308B2 (ja) | ジッタ測定装置 | |
| JPH05167450A (ja) | アナログ・デジタル変換回路 | |
| JP3521800B2 (ja) | 楽音波形信号発生装置 | |
| JPH0983250A (ja) | ダイレクト・デジタル・シンセサイザ | |
| JP2715211B2 (ja) | 位相ロック・ループ用の部分積分重畳型基準周波数発生方法、およびその基準周波数発生回路 | |
| JP4095206B2 (ja) | 波形発生方法および装置 | |
| JP4563165B2 (ja) | 周波数シンセサイザ及びその基準信号位相設定方法 | |
| JPH05160640A (ja) | ダイレクト・デジタル・シンセサイザ | |
| JP3716150B2 (ja) | ダイレクトディジタルシンセサイザ | |
| JP4593261B2 (ja) | 周波数シンセサイザ及びその基準信号位相設定方法 | |
| JPH0644307Y2 (ja) | 同期信号検出装置 | |
| JPH0519336B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951219 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070705 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100705 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 17 |
|
| LAPS | Cancellation because of no payment of annual fees |