JP3716150B2

JP3716150B2 - ダイレクトディジタルシンセサイザ

Info

Publication number: JP3716150B2
Application number: JP2000024462A
Authority: JP
Inventors: 敬之大賀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-03
Filing date: 2000-02-01
Publication date: 2005-11-16
Anticipated expiration: 2020-02-01
Also published as: JP2000295040A

Description

【０００１】
【発明の属する技術分野】
本発明はダイレクトディジタルシンセサイザに関し、特に入力される基準クロック及び周波数データに応じて所定の信号を出力するダイレクトディジタルシンセサイザに関する。
【０００２】
【従来の技術】
従来のダイレクトディジタルシンセサイザ（ＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅｒ；以下、適宜ＤＤＳと略す）は、位相アキュムレータ（位相累算器）を用いて構成される。この位相アキュムレータは加算器で構成されるのが一般的である。位相アキュムレータの有する加算器は、周波数データを一方の入力に、自身の出力を他方の入力に受け、外部クロックに同期して加算を行ない、結果を位相アキュムレータの出力として順次出力する。
【０００３】
そして、この位相アキュムレータの出力を位相振幅変換器に入力し、ＤＤＳ出力信号の振幅データに変換する。具体的には、位相アキュムレータの演算出力値から、正弦波形の振幅データに変換するものが多い。次に、この振幅データをＤ／Ａ変換器によりアナログ信号に変換して、ＤＤＳ出力とする。
【０００４】
ＤＤＳの設計においては、まず、出力信号に要求される周波数のステップに応じて、基準クロックの周波数と位相アキュムレータの演算ビット数を決定する。
【０００５】
次に、この基準クロック周波数をサンプリングレートとし、出力信号の精度要求に応じてＤ／Ａ変換器の入力ビット数を決定し、位相振幅変換器の出力ビット数を、Ｄ／Ａ変換器の入力ビット数に合わせて決定する。最後に、位相アキュムレータの演算結果のうち何ビットを位相振幅変換器に入力するかを決定する。
【０００６】
ところで、ＤＤＳに用いられるＤ／Ａ変換器は、一般に高価なため、設計者は必要最低限の入力ビット数のデバイスを選定する。
【０００７】
一方、位相アキュムレータの演算ビット数は、出力信号に要求される周波数のステップに応じて決定されるため、出力周波数のステップが小さいものほど、多くの演算ビット数を必要とする。
【０００８】
これにより、多くの場合、位相アキュムレータの演算ビット数は、位相振幅変換器の出力ビット数（Ｄ／Ａ変換器の入力ビット数に等しい）よりも大幅に大きいものとなる。そこで、設計者は位相アキュムレータの演算結果のうち、上位のビットのみを位相振幅変換器に入力し、下位の幾つかのビットは位相振幅変換器に入力しないように設計する。その理由は、位相振幅変換器の入力ビット数を、出力ビット数に比してある程度以上大きくすると、位相振幅変換器の構成は非常に大掛かりなものとなり、高価となるからである。
【０００９】
位相アキュムレータの演算結果のうち、位相振幅変換器に入力されない、下位の幾つかのビットの持つ値は、位相振幅変換器の入力データに対する丸め誤差である。この丸め誤差は、位相アキュムレータの演算に毎回使用されるので、周期的に上位のビットに繰上りを生ずる。
【００１０】
位相振幅変換器の入力データは、この繰上りを含むので、ＤＤＳ出力信号の正弦波形は、繰上りの発生する周期で位相飛びをおこし、ＤＤＳの出力信号にスプリアスを生ずる。以下、このスプリアスの発生について、より詳細に説明する。スプリアスを発生する要因には、次の２つがある。
［１］位相アキュムレータの出力ビットのうち、位相振幅変換器に入力しない下位のビットの加算結果が周期的に上位に繰上りを生ずることにより発生する、出力信号の位相飛びと、それに起因するスプリアス
説明の簡単のために、位相アキュムレータの出力を上位ｍビットと下位ｎビットに分け、ｍ＝４、ｎ＝４とする。
【００１１】
そして、上位ｍビットは位相振幅変換器に入力するが、下位ｎビットは位相振幅変換器には入力しないものとする。
【００１２】
また、上位ｍビット、下位ｎビットとも位相アキュムレータの一方の入力に接続するものとし、他方の入力に周波数設定データＳを入力して、基準クロックに同期して加算を繰返すものとする。
【００１３】
次に、具体的な動作に沿って説明する。
【００１４】
位相アキュムレータの演算結果の初期値Ｐ０は、
Ｐ０＝００００，００００（Ｂ）（１）
であるとする。（１）式の「（Ｂ）」は２進数表記であることを示し、「，」は上位ｍビットと下位ｎビットとの境界を示すものとする。
【００１５】
今、周波数設定データをＳ１とし、
Ｓ１＝０１００，００００（Ｂ）（２）
と設定して、位相アキュムレータが４回加算した結果をＰ１とすると、
Ｐ１＝００００，００００（Ｂ）（３）
となる。さらに加算が繰り返されると、位相アキュムレータは４回を周期として同一の演算結果を繰返し出力する。このときのＤＤＳの出力信号は、スプリアスを含まない、安定した信号となる。
【００１６】
ところが、周波数設定データをＳ２とし、
Ｓ２＝０１００，０００１（Ｂ）（４）
と設定して、位相アキュムレータが４回加算した結果をＰ２とすると、
Ｐ２＝００００，０１００（Ｂ）（５）
となる。この場合、Ｐ２の上位ｍビットは００００（Ｂ）なので、位相振幅変換器には（３）のＰ１と同一の値が入力されるが、下位ｎビットには０１００（Ｂ）の丸め誤差を含む。
【００１７】
この丸め誤差は、位相アキュムレータがさらに加算を繰返すと、１６回目に上位ｍビットに繰上がる。このときの加算結果をＰ３とすると、
Ｐ３＝０００１，００００（Ｂ）（６）
となり、上位ｍビットは、Ｐ１とは異なる。これにより、ＤＤＳの出力信号は位相飛びを生ずる。
【００１８】
下位ｎビットから上位ｍビットへの繰上りは、位相アキュムレータの加算１６回毎に１回発生するので、ＤＳＳ出力信号は同じ周期で位相飛びを生じる。これによって、ＤＤＳ出力信号のスペクトルには、位相飛びの周期に対応する周波数のスプリアスが現れる。このスプリアスの周波数ｆs1は、一般に次式で表すことができる。
すなわち、
ｆs1＝｛ｍｏｄ（Ｓ／２ⁿ）／２ⁿ｝×ｆ_clock （７）
尚、上記（７）式のｍｏｄ（Ａ／Ｂ）は、ＡをＢで除した結果の剰余を示す。
［２］位相アキュムレータのオーバーフロー時の余りによる、出力信号の位相飛びと、それに起因するスプリアス
ＤＤＳの出力信号は、上述の［１］の他に、位相アキュムレータのオーバーフロー時の余りが累積し、アキュムレータをオーバーフローすることによって、位相飛びと、スプリアスを生ずる。
【００１９】
例えば、周波数設定データＳの値を
Ｓ３＝０１００，０１１１（Ｂ）（８）
とした場合、加算を４回繰返すと、アキュムレータはオーバーフローする。この時のアキュムレータの値Ｐ４は、
Ｐ４＝０００１，１１００（Ｂ）（９）
となる。この余りは、加算の繰返しによって累積し、やがてこの累積値自体がアキュムレータをオーバーフローする。
【００２０】
具体的には、次回のオーバーフローは８回目の加算時に生じ、その時アキュムレータにのこる余りＰ８は、
Ｐ８＝００１１，１０００（Ｂ）（１０）
となる。さらに加算を繰返すと、続く１１回目の加算時にはアキュムレータをオーバーフローし、この時、アキュムレータには余りＰ１１が残る。
【００２１】
Ｐ１１＝００００，１１０１（Ｂ）（１１）
この余りＰ１１は、続く加算の繰返しにより再び累積され、周期的にオーバーフローを繰返す。上記のようなオーバーフロー時の余りの累積によるオーバーフローはＤＤＳの出力信号に位相飛びを生じ、これに対応する周波数成分のスプリアスを生ずる。このスプリアスの周波数ｆs2は、一般に次式で表すことができる。すなわち、
ｆs2＝［ｍｏｄ｛２^(m+n) ／Ｓ｝／２^(m+n) ］×ｆ_clock （１２）
である。
【００２２】
【発明が解決しようとする課題】
上述したスプリアスを抑圧する技術として、例えば特公平７−６３１２４号公報に記載されたものが知られている。この従来技術について図４を参照して説明する。同図を参照すると、ＤＤＳ３は、基準周波数発振器１からクロック信号Ｓ１を、周波数データ設定回路２から周波数データＳ２を受け、それぞれ位相アキュムレータ３１に入力する。位相アキュムレータ３１は位相データを出力し、上位ビットＳ３１ａは位相・振幅変換器３２Ａに入力される。位相・振幅変換器３２Ａは、入力されるＳ３１ａに対応して正弦波振幅データＳ３２ａを出力する。ディジタル・アナログ変換器３３Ａは、この正弦波振幅データＳ３２ａをクロック信号Ｓ１に同期してアナログ信号に変換し、正弦波信号Ｓ３３ａを出力する。
また、位相データの上位ビットＳ３１ａは、位相・振幅変換器３２Ｂにも入力される。位相・振幅変換器３２Ｂは、入力されるＳ３１ａに対応して、正弦波振幅データＳ３２ａと直交する、余弦波振幅データ（以下、コサイン波振幅データ）Ｓ３２ｂを出力する。ディジタル・アナログ変換器３３Ｂは、このコサイン波振幅データＳ３２ｂをクロック信号Ｓ１に同期してアナログ信号に変換し、アナログ形式のコサイン波信号Ｓ３３ｂを出力する。
位相アキュムレータ３１の出力のうち、上位ビットＳ３１ａを除いた下位ビットＳ３１ｂは、ディジタル・アナログ変換器３３Ｃに供給される。このディジタル・アナログ変換器３３Ｃは下位ビットＳ３１ｂの値をアナログ変換し、位相誤差信号Ｓ３４を出力する。乗算器３４は、コサイン波信号Ｓ３３ｂと位相誤差信号Ｓ３４とを乗算し、スプリアスキャンセル信号Ｓ３５を出力する。次に、減算器３５が、正弦波信号Ｓ３３ａからスプリアスキャンセル信号Ｓ３５を減算し、ＤＤＳ３の目的とする、スプリアスを除去した正弦波信号Ｓ３を出力する。
しかし、上述した公報に記載されている技術においては、波形合成の演算を行うため、高精度の演算器を組み合わせているので、構造が複雑であるという欠点があった。
【００２３】
また、３台のＤ／Ａ変換器を有しており、高価であるという欠点があった。
【００２４】
さらに、各Ｄ／Ａ変換器のアナログ信号出力レベルの他、乗算器回路、減算器回路の信号レベルの整合を取るため、調整作業は複雑であり、多大な調整作業コストを要するという欠点があった。
本発明は、上述した従来技術の欠点を解決するためになされたものであり、その目的は、上記スプリアスの原因となっている位相飛びを補償し、かつ、構造がより簡素で、容易に調整可能なＤＤＳを提供することにある。
【００２５】
【課題を解決するための手段】
本発明によるダイレクトディジタルシンセサイザは、位相演算結果のデータを位相振幅変換したときの丸め誤差の値によって出力信号を遅延させる可変遅延器を有し、前記位相振幅変換により生ずる出力信号の位相誤差を補償するよう構成したことを特徴とする。
【００２６】また、本発明によるダイレクトディジタルシンセサイザは、入力される基準クロック及び周波数データに応じて位相データを累積算出する位相累算手段と、この位相累算手段から出力される位相データｍ＋ｎ（ｍ及びｎは自然数、以下同じ）のうちの上位ｍビットを振幅値に変換する位相振幅変換手段と、前記位相振幅変換手段の変換出力をアナログ信号に変換するディジタルアナログ変換手段と、前記位相データｍ＋ｎのうちの下位ｎビットと前記周波数データを入力して演算する遅延データ変換手段と、前記ディジタルアナログ変換手段の変換出力を入力し前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させる可変遅延手段とを含むことを特徴とする。
また、前記位相累算手段は、出力を入力の一方とし前記周波数データを他方の入力としこれら両入力の加算結果を前記基準クロックの繰返し周波数に応じた周期で出力する加算器を含むことを特徴とする。そして、前記可変遅延手段は、前記基準クロックの繰返し周波数の逆数と、前記下位ｎビットを前記周波数データで除算した値とを掛け算した前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させることを特徴とする。
また、前記可変遅延手段は、前記遅延データ変換手段の演算結果を入力しアナログ信号に変換するディジタルアナログ変換器と、この変換後のアナログ信号に応じて時定数が変化する時定数回路とを含むことを特徴とする。
さらにまた、前記時定数回路は、前記ディジタルアナログ変換手段の変換出力を入力とする直列抵抗と、この直列抵抗に並列接続され前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果に応じて容量値が変化する可変容量素子とを含むことを特徴とする。なお、前記時定数回路は、前記ディジタルアナログ変換手段の変換出力が、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果の入力信号線側にリークしないようにする高周波成分除去素子を更に含み、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果をバイアスとして前記可変容量素子に印加するようにしたことを特徴とする。
【００２７】
［作用］
本ダイレクトディジタルシンセサイザは、位相アキュムレータの出力のうち、位相演算時の丸め誤差分の下位ｎビットの値を、出力信号を遅延させる可変遅延器に入力し、出力信号の位相飛びを補正する。
【００２８】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。尚、以下の説明で参照する各図においては、他の図と同等部分には同一符号が付されている。
【００２９】
図１は、本発明によるＤＤＳの実施の一形態を示すブロック図である。同図において、本実施形態のＤＤＳ１は、信号出力部に遅延器を設けたことを特徴としている。この遅延器は、位相アキュムレータの出力のうち、位相振幅変換器に入力されない下位ｎビットの値Ｎにより遅延量を制御し、丸め誤差によって出力信号に生じる位相飛びを補償する。
同図を参照すると、ＤＤＳ１は、基準クロック発振器２が生成する基準クロック(ｆ_clock)に同期して周波数データ設定回路１１が生成する周波数データ（Ｓ）を繰返し加算して位相信号（Ｐ：ｍ＋ｎビット）を生成する、位相アキュムレータ１２を有する。
【００３０】
位相振幅変換器１３は、位相信号（Ｐ）のうち上位ｍビット（Ｍ）を入力して正弦波の振幅信号（Ａ）を出力する変換テーブルである。この変換テーブルは、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などによって構成できる。
【００３１】
Ｄ／Ａ変換器１４は、位相振幅変換器１３の出力する振幅信号（Ａ）を入力してアナログ信号（Ｗ´）に変換する。
【００３２】
位相信号（Ｐ）のうち、位相振幅変換器１３に入力されない下位ｎビットの値（Ｎ）は、アナログ信号（Ｗ´）の位相遅れ補正量を示すので、遅延データ変換器１６は、周波数データ（Ｓ）とともに下位ｎビット（Ｎ）を入力し、遅延補償信号（Ｄ）に変換して出力する。
【００３３】
遅延補償信号（Ｄ）はＤ／Ａ変換器１７にてアナログ信号（Ｄ´）に変換され、可変遅延器１５に入力される。
【００３４】
可変遅延器１５は、アナログ信号（Ｗ´）を遅延補償信号（Ｄ´）に従って遅延し、アナログ信号（Ｗ´）の位相を変化させることによって位相振幅変換時の丸め誤差分を補償し、出力信号（Ｗ）を出力する。
図２は、図１中の位相アキュムレータ１２の構成の一例を示すブロック図である。同図を参照すると、位相アキュムレータ１２は、外部クロックに同期して動作する加算器２１を含んで構成される。加算器２１の出力は、加算器２１の一方の入力に戻され、もう一方の入力データと加算される。加算器２１は、オーバーフローを無視して動作する。例えば、入力データが１であるとき、加算器２１は入力データを繰返し加算し、出力値は次第に増大する。やがて最大値となり、これに１を加算した結果はオーバーフローし、加算器２１の出力値は０となって、さらに加算を継続する。この０から最大値までの加算動作をＤＤＳ１の出力信号の１周期とし、出力値を位相として位相振幅変換器に入力することから、位相アキュムレータと呼ばれている。
図３は、図１の可変遅延器１５の、構成の一例を示す図である。同図を参照すると、可変遅延器１５は、直列抵抗３１と、可変容量素子（バラクタダイオード）３２と、インダクタ３３とによって構成されている。抵抗３１の一端にはアナログ入力信号（Ｗ）が印加される。バラクタダイオード３２は、アノード側が接地され、カソード側が抵抗３１の他端に接続されている。バラクタダイオード３２のカソード側には、インダクタ３３を介してアナログ遅延補償信号（Ｄ´）がバイアス電圧として印加される。抵抗３１とバラクタダイオード３２の容量により、遅延回路を構成する。アナログ遅延補償信号（Ｄ´）によってバラクタダイオード３２の容量を変化させ、遅延量を制御する。インダクタ３３は、抵抗３１の出力端とＤ／Ａ変換器１７の出力端を高周波的にオープンとし、遅延された出力信号（Ｗ）が、アナログ遅延補償信号（Ｄ´）の入力側へのリークを防ぐよう作用する。
図１に戻り、同図中の各部の動作について説明する。同図に示されているＤＤＳ１の出力周波数ｆは、基準クロック周波数ｆ_clock、周波数データＳ、位相アキュムレータのビット長ｍ＋ｎを用いて
ｆ＝ｆ_clock・Ｓ／２^m+n （１３）
で表わされる。位相アキュムレータ１２の、ある時点の出力値がＭ（上位ｍビット），Ｎ（下位ｎビット）であるとすると、このとき出力されるべき位相φは、φ＝｛（Ｍ・２ⁿ＋Ｎ）／２^m+n｝×３６０゜（１４）
である。ところが、位相振幅変換器１３に送られる位相データは、上位ｍビットの値Ｍのみであるため、実際に出力される位相φ´は
φ´＝（Ｍ・２ⁿ／２^m+n）×３６０゜（１５）
となる。よって、アナログ正弦波形である出力信号Ｗ´には次式で表される位相遅れΔφが生じることになる。
【００３５】

これを式（１３）を用いて時間遅れに換算すると、

従って、周波数データＳと位相アキュムレータ１２の下位ｎビットＮとを用いて遅延補償することにより、位相演算時の丸め誤差を解消できることがわかる。
【００３６】
本実施の形態においては、周波数データＳと位相アキュムレータ１２の下位ｎビットの値Ｎを遅延データ変換器１６に入力し、遅延補償情報Ｄに変換する。
【００３７】
具体的には、遅延データ変換器１６は、次のような変換テーブルＲＯＭで構成することができる。変換テーブルＲＯＭに入力するアドレス情報として、例えば、周波数データＳを上位に、位相アキュムレータ１２の下位ｎビットを下位に割当てる。そして、周波数データＳの値ごとに、位相アキュムレータ１２の下位ｎビットＮの各値に対応する遅延補償値をプログラムする。ここで、遅延データ変換器１６のＲＯＭデータは、後段のＤ／Ａ変換器１７、可変遅延器１５のアナログ回路の非線系特性の補償を含めてプログラムすることが重要である。その理由として主に、次の２点が挙げられる。
［１］バラクタダイオードのバイアス電圧と遅延位相との関係はリニアでない
［２］同じ遅延位相でも信号（Ｗ´）の周波数によりバイアス条件が変わる
遅延データ変換器１６の変換テーブルＲＯＭは、周波数データＳの値ごとに区分することによって、バイアス条件の周波数依存性に対応するとともに、各周波数におけるバラクタダイオードのバイアス電圧の非線系特性を補償したデータをプログラムすることができる。
なお、位相アキュムレータ１２から遅延データ変換器１６に送られるデータは、位相振幅変換器１３に出力されない下位ｎビットＮのうち、一部の上位ビット部分だけを使用するように構成しても良い。使用したビットに対応する分、可変遅延器１５の容量値を制御し、位相を補償できるからである。
以上のように、ＤＤＳの位相アキュムレータの丸め誤差により出力の正弦波形に生じる位相の飛び、及びスペクトルのスプリアスを補償することができる。
【００３８】
【発明の効果】
以上説明したように本発明は、位相アキュムレータの出力のうち、位相演算時の丸め誤差分の下位ｎビットの値を、出力信号を遅延させる可変遅延器に入力し、出力信号の位相飛びを補正することにより、構造や調整方法が複雑にならずに、スプリアスの原因となっている位相飛びを抑圧したＤＤＳを提供できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態によるダイレクトディジタルシンセサイザの構成を示すブロック図である。
【図２】図１中の位相アキュムレータの構成例を示すブロック図である。
【図３】図１中の可変遅延器１５の構成例を示す図である。
【図４】従来のダイレクトディジタルシンセサイザの構成を示すブロック図である。
【符号の説明】
１ＤＤＳ
２基準クロック発振器
１１周波数データ設定回路
１２位相アキュムレータ
１３位相振幅変換器
１４，１７Ｄ／Ａ変換器
１５可変遅延器
１６遅延データ変換器
２１加算器
３１抵抗
３２バラクタダイオード
３３インダクタ

Claims

入力される基準クロック及び周波数データに応じて位相データを累積算出する位相累算手段と、
この位相累算手段から出力される位相データｍ＋ｎ（ｍ及びｎは自然数、以下同じ）のうちの上位ｍビットを振幅値に変換する位相振幅変換手段と、
前記位相振幅変換手段の変換出力をアナログ信号に変換するディジタルアナログ変換手段と、
前記位相データｍ＋ｎのうちの下位ｎビットと前記周波数データを入力して演算する遅延データ変換手段と、
前記ディジタルアナログ変換手段の変換出力を入力し前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させる可変遅延手段
とを含むことを特徴とするダイレクトディジタルシンセサイザ。
前記位相累算手段は、出力を入力の一方とし前記周波数データを他方の入力としこれら両入力の加算結果を前記基準クロックの繰返し周波数に応じた周期で出力する加算器を含むことを特徴とする請求項１記載のダイレクトディジタルシンセサイザ。
前記可変遅延手段は、前記基準クロックの繰返し周波数の逆数と、前記下位ｎビットを前記周波数データで除算した値とを掛け算した前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させることを特徴とする請求項１又は２記載のダイレクトディジタルシンセサイザ。
前記可変遅延手段は、前記遅延データ変換手段の演算結果を入力しアナログ信号に変換するディジタルアナログ変換器と、この変換後のアナログ信号に応じて時定数が変化する時定数回路とを含むことを特徴とする請求項１〜３のいずれかに記載のダイレクトディジタルシンセサイザ。
前記時定数回路は、前記ディジタルアナログ変換手段の変換出力を入力とする直列抵抗と、この直列抵抗に並列接続され前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果に応じて容量値が変化する可変容量素子とを含むことを特徴とする請求項４記載のダイレクトディジタルシンセサイザ。
前記時定数回路は、前記ディジタルアナログ変換手段の変換出力が、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果の入力信号線側にリークしないようにする高周波成分除去素子を更に含み、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果をバイアスとして前記可変容量素子に印加するようにしたことを特徴とする請求項５記載のダイレクトディジタルシンセサイザ。