JP2715211B2 - 位相ロック・ループ用の部分積分重畳型基準周波数発生方法、およびその基準周波数発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相ロック・ループの
基準入力信号を発生させるための部分積分重畳型基準周
波数発生方法、およびその基準周波数発生回路に関する
ものである。

【０００２】

【従来の技術】位相ロック・ループ（ＰＬＬ）を用いた
周波数シンセサイザは、高精度の固定基準周波数発生器
を使用し、その周波数確度のままでほぼ任意の周波数を
発生させる手段として、多くの分野で利用されている。
そして、高精度な基準周波数発生器として、周囲温度，
回路負荷，電源電圧の広範囲な変動などに対して一定値
を保つことが要求されるような場合には、いわゆる水晶
発振回路にＴＴＬ−ＩＣやＣＭＯＳ−ＩＣ等を組み合わ
せたものが多く用いられている。しかしながら、このよ
うな周波数シンセサイザは位相ロック・ループ内の分周
器を可変して希望出力周波数を得るようにしているた
め、分周比によりループ・ゲインが変化し、またセトリ
ング・タイムが大きく変化する。さらに、速いセトリン
グ・タイムで安定性を得ることは難しいため、一般には
オーバー・ダンピングで使用しているが、さらにこのよ
うな組み合わせでは任意の周波数を自由に得ることは難
しいため、通常は極度に高いクロック源を用いる必要が
あった。

【０００３】図１１に位相ロック・ループを用いた周波
数シンセサイザの従来例を示す。すなわち、周知のよう
に位相ロック・ループは位相比較器（ＰＣ）１，低域フ
ィルタ（ＬＰＦ）２，増幅器（Ａ）３，電圧制御発振器
（ＶＣＯ）４等より構成されるが、この位相ロック・ル
ープを用いた周波数シンセサイザにおける電圧制御発振
器４の発振周波数ｆ_O は、下記のようになり、分周回路
５，６のそれぞれの分周比ｍ，ｎにより、水晶発振回路
７からの単一の発振周波数ｆｒに基づいて種々の発振周
波数を得ることができる。

【０００４】

【数１】

【０００５】従来の位相ロック・ループを用いた周波数
シンセサイザでは、高速セトリングの要求がなかったた
め、分周回路６における分周比ｎと分周回路５における
分周比ｍの組み合わせで任意の周波数を発生させてい
る。しかし、位相ロック・ループの安定性およびセトリ
ング・タイムが位相ロック・ループ内の分周回路５の分
周比ｍによって変化するという問題もあった。

【０００６】このため近年は、図１１に示したような水
晶発振回路７である固定周波数源に代わって、安定な可
変周波数源を用いて周波数シンセサイザを実現する方法
が、例えば米国特許第４９６５５３３号や米国特許第５
０２８８８７号等によって提案されてきている。すなわ
ち、安定な可変周波数源としてのダイレクト・デジタル
・シンセサイザ（ＤＤＳ）による基準周波数発生であ
り、このダイレクト・デジタル・シンセサイザによって
位相ロック・ループを駆動するようにした周波数シンセ
サイザ、いわゆるＤＤＳドライブ型周波数シンセサイザ
の出現である。

【０００７】図１２にＤＤＳドライブ型周波数シンセサ
イザの従来例を示す。このＤＤＳドライブ型周波数シン
セサイザは、ダイレクト・デジタル・シンセサイザ１０
の次段に、位相検波器２１，ループ・フィルタ２２，電
圧制御発振器（ＶＣＯ）２３およびこの電圧制御発振器
２３と位相検波器２１間を接続する固定分周器２４より
なる位相ロック・ループ２０が接続された構成とされて
いる。しかし、ダイレクト・デジタル・シンセサイザ１
０に要求される周波数ステップが小数点分周動作になる
ため、デジタル回路だけでは希望周波数が発生できなく
なる。

【０００８】図１３は図１２のダイレクト・デジタル・
シンセサイザ１０をより詳細に示したブロック図であ
り、これを図１４に示したようにアキュームレータ（累
積器）３０ａとレジスタ３０ｂで構成された累算回路３
０を４ビットにした簡略化モデルとして説明すれば次の
ようになる。すなわち、ｆ_CL＝１６ＭＨ_Z クロックで使
用した場合、位相増分値Δθをバイナリデータとしてア
キュームレータ３０に設定すると、基準周波数ｆ_R は、

【０００９】

【数２】 で与えられる。

【００１０】そこで、任意の周波数を得るには、この位
相増分値Δθを可変させればよいことになる。これは言
わばアキュームレータ分周器とも言えるもので、図１５
にその分周のメカニズムとその出力波形である鋸波を示
す。この図１５から明らかなように、位相増分値Δθに
よって増分値／クロックが異なることがわかる。

【００１１】従って、その位相増分値Δθを２４°から
４４°まで変化させた場合、図１３に示すサインＬＵＴ
（ルック・アップ・テーブル）３１の出力波形は、図１
６に示した階段状正弦波のデジタル値が得られる。そし
て、位相増分値Δθを２２．５°として、発生波形を基
準にしたクロック・シフトの状態を示すのが図１７であ
る。

【００１２】このアキュームレータ分周器は、あくまで
も周期関数発生器として働き、そのアキュームレータ出
力である階段状鋸波のデジタル値をサインＬＵＴ３１に
通過させて、正弦波のデジタル・データ値を読み出す。

【００１３】次に、その正弦波のデジタル・データ値を
次段のＤ／Ａコンバータ３２に加えてアナログ波形に変
換し、かつアナログ変換された出力信号を次段の高次Ｌ
ＰＦ（高次低域通過フィルタ）３３に与え、スムージン
グ（補間）を行うと共にクロック周波数成分を除去す
る。

【００１４】この高次ＬＰＦ３３からの出力は、次段の
高域通過フィルタ（ＨＰＦ）３４に与えられ、先のＤ／
Ａ変換時の量子化エラーおよびその他の誤差による帯域
内ジッタを除去する。そして、この高域通過フィルタ３
４からの出力は、再度デジタル信号に変換するために、
次段に接続されコンデンサＣおよびアナログ・ボルテー
ジ・コンパレータ３５ａよりなる高ゲインのＡＣ結合コ
ンパレータ３５に与えられ、このＡＣ結合コンパレータ
３５からの出力信号がダイレクト・デジタル・シンセサ
イザ１０の基準周波数出力ｆ_R となり、位相ロック・ル
ープを駆動することとなる。

【００１５】この場合、ＡＣ結合コンパレータ３５のゲ
インが高いほどジッタを少なくでき、また整数分周Ｎ＝
６４とした場合の図１３におけるＡ点，Ｂ点，Ｃ点，Ｄ
点（Ａ点のＭＳＢ）の各出力波形は図１８で示される波
形となる。さらに、小数点分周Ｎ＝７．２とした場合
は、同様に図１９で示される波形となり、スタート点と
最終点がシフトするのと同時に一周期毎に波形が異なっ
てくるのであるが、図２０で示すように図１４における
ＭＳＢビット出力は５周期毎に同じシーケンスを描くの
で、周期性は存在することがわかる。従って、このまま
では各周期毎に周波数が異なってしまい、基準周波数ｆ
_R としては使用できないので、これを補正するために一
度サインＬＵＴ３１、Ｄ／Ａコンバータ３２を用いてア
ナログ信号に変換する。そして、このアナログ信号は後
続の高次ＬＰＦ３３によってクロックが除去されると同
時に位相連続性のある信号とされ、さらにその信号を後
続の高域通過フィルタ３４を通してジッタを軽減した後
に、再びデジタル信号へ戻すためにＡＣ結合コンパレー
タ３５を通して周波数基準信号を発生させる。このよう
に動作する従来のＤＤＳドライブ型周波数シンセサイザ
は小数点分周も可能であるため、任意の周波数を発生さ
せることができることとなる。

【００１６】

【発明が解決しようとする課題】ところで、図１３に示
したダイレクト・デジタル・シンセサイザでは、発生周
期にかかわらず、累算した位相増分値をもとにサインＬ
ＵＴ３１から正弦波のデジタル・データ値を読み出して
Ｄ／Ａ変換を行う。しかし、この変換を行うＤ／Ａコン
バータ３２には高速高分解能のものが必要になるので、
コストが増大するという問題がある。なお、アキューム
レータ分周の場合の周波数精度とアキュームレータ３０
のビット幅の関係は、

【００１７】

【数３】ビット数＝ＩＮＴ〔０．５＋ L_{Og 2}（１／周波
数精度）〕

【００１８】で与えられるため、周波数精度を１ｐｐｍ
（１０^-6）とすると、アキュームレータ３０のビット幅
が２０ビットとなる。また、Ｄ／Ａコンバータ３２の出
力波形は階段状正弦波となるので、Ｄ／Ａコンバータ３
２の後には高性能な低域通過フィルタである高次ＬＰＦ
３３が必要となる。しかして、近い将来には限られたサ
ンプル・パルスを用いて基準周波数をダイレクト・デジ
タル・シンセサイザにて発生し、位相ロック・ループを
高安定で周波数切り換えるセットリング・タイムが１ｍ
Ｓ以下を要求されるようなデジタル・セルラー電話、デ
ジタル・コードレス電話あるいはデジタルＰＢＸ（構内
交換機）等の普及が予測される。

【００１９】本発明は、このような事情に鑑みてなされ
たものであり、位相ロック・ループを駆動する基準周波
数の発生に際して、従来に比してより一層高精度な周波
数補償を容易に行うことができ、かつコストの低減化に
有効な位相ロック・ループ用の部分積分重畳型基準周波
数発生、方法およびその基準周波数発生回路の提供を目
的とする。

【００２０】

【課題を解決するための手段】本発明は、上記のような
目的を達成するために、基準周波数信号を受けると同時
に自己の発振出力波形との位相を比較し、その誤差を小
さくする方向に発振出力周波数を変化させることによ
り、基準周波数にロックまたは追従動作を行う位相ロッ
ク・ループの基準周波数発生方法において、設定された
位相増分値（Δθ）をクロック毎に累算し、上記基準周
波数信号の周期値を発生する段階と、上記位相増分値
（Δθ）を第１のアナログ値に変換する段階と、上記周
期値に基づき、第１極性反転点（９０゜、４５０゜、８
１０゜、・・・）を含む第１のクロック期間を検出する
段階と、第２極性反転点（２７０゜、６３０゜、・・
・）を含む第２のクロック期間を検出する段階と、上記
第１のクロック期間における終端位相値と極性反転点と
の位相差（θＢ）に基づき、第２のアナログ値（−２θ
Ｂ）を算出するとともに、上記第２のクロック期間にお
ける終端位相値と極性反転点との位相差（θＢ）に基づ
き、第３のアナログ値（２θＢ）を算出する段階と、上
記第１のクロック期間および第２のクロック期間におい
て、前記第２または第３のアナログ値を、上記第１のア
ナログ値に重畳させる段階と、該重畳信号を積分する段
階と、からなることを特徴とする。

【００２１】また、位相増分値（Δθ）の設定部から供
給されたディジタル設定値を所定のクロックに同期して
累算する累算手段と、上記累算手段の出力信号に基づい
て、第１極性反転点（９０゜、４５０゜、８１０゜、・
・・）を含むクロック期間を検出するトップ領域積分期
間検出部と、第２極性反転点（２７０゜、６３０゜、・
・・）を含むクロック期間を検出するボトム領域積分期
間検出部と、それ以外のクロック期間を検出する原形積
分期間検出部とからなる１周期成分期間検出手段と、上
記トップ領域積分期間における終端位相値と極性反転点
との位相差（θＢ）に基づき、第１の補償積分値（−２
θＢ）を演算するとともに、上記ボトム領域積分期間に
おける終端位相値と極性反転点との位相差（θＢ）に基
づき、第２の補償積分値（２θＢ）を演算する補償積分
値生成手段と、上記補償積分値生成手段からの出力をア
ナログ信号に変換する第１のディジタル・アナログ変換
手段と、上記位相増分値（Δθ）をアナログ信号に変換
する第２のディジタル・アナログ変換手段と、上記トッ
プ領域積分期間およびボトム領域積分期間において、前
記第１のディジタル・アナログ変換手段の出力を前記第
２のディジタル・アナログ変換手段の出力信号に重畳さ
せる手段と、該重畳手段の出力信号を積分する積分手段
と、該積分手段の出力が入力され、矩形波を出力するコ
ンパレータと、を具備することを特徴とする。

【００２２】さらに、積分手段とコンパレータの接続線
上には、周期信号波形の＋側と−側の面積を等しくすべ
く、周期信号波形の残余期間の領域とトップ領域との境
界レベル値以下および残余期間の領域とボトム領域との
境界レベル値以下に振幅を制限してビート除去を行うク
リッパ回路を介在するとともに、その後段に高調波成分
を除去する低域通過フィルタを設けることを特徴とす
る。

【００２３】

【作用】本発明によれば、位相ロック・ループに与える
基準周波数信号に対応したディジタル設定値である位相
増分値を累算した結果に基づき原形となる１周期毎の周
期信号波形を積分波形として得つつ、上記基準周波数信
号となる周期信号波形のトップ領域とボトム領域に補償
部分積分を重畳し、上記周期信号波形の残余期間中の波
形が真のゼロ・クロス点を通過するようにして位相ロッ
ク・ループの基準周波数を安定的に得る。

【００２４】また、積分手段とコンパレータの接続線上
にクリッパ回路と低域通過フィルタを介在した場合に
は、クリッパ回路によりビート除去を行って周期信号波
形の＋側と−側の面積を等しくすることが可能となり、
かつ低域通過フィルタをによりジッタの少ないきれいな
サインウエーブとすることが可能となる。

【００２５】

【実施例】以下、本発明の一実施例を図面に基づき詳細
に説明する。図１は本発明に係る基準周波数発生回路の
一実施例を示すブロック図であり、図２は図１の詳細な
回路図、図３は図２に示した回路内部の各部の信号波形
を示すタイミングチャートである。

【００２６】本発明に係る基準周波数発生は、アキュー
ムレータを用いて周期信号を発生させ、このアキューム
レータに設定される複数ビットのディジタル設定値およ
びこのアキュームレータの出力を利用して所望のアナロ
グ周波数信号を発生するものであり、説明の都合上から
まず原理について説明する。

【００２７】本発明に用いられるアキュームレータは、
任意に設定される複数ビット（以下に示す実施例におい
ては２４ビット）からなるディジタル設定値、すなわち
位相増分値Δθを所定周波数ｆ_ＣＬのクロックに同期し
て累算することにより、そのＭＳＢ（最上位ビット）か
ら位相増分値Δθに対応した周波数ｆ_Ｒの周期関数を形
成する。すなわち、基準周波数信号の位相値（周期値）
を発生する。ここで、周波数ｆ_Ｒはこのアキュームレー
タが２４ビットであるとすると、 ｆ＝ｆ_ＣＬ・Δθ／２^２４ で与えられる。この場合、位相増分値Δθを例えば５０
゜に設定すると、このアキュームレータからは、クロッ
ク毎に０゜，５０゜，１００゜，１５０゜，２００゜，
２５０゜，３００゜……の離散的少数分周値が得られる
が、この様子が図５に示されている。

【００２８】ここで、この波形を単純に積分したのでは
真のゼロ・クロス点（１８０゜，３６０゜…、すなわち
０゜を含み１８０゜×ｎ点に位置する）を通るアナログ
積分波形を得ることはできない。これは、図５において
示す極性反転点である９０゜および２７０゜においては
アキュームレータから出力が得られないからである。そ
こで、同図を詳細に検討すると、５０゜から１００゜に
おいて、５０゜の時点の振幅は＋５０、１００゜の時点
の振幅は＋８０となっており、この間の振幅差は＋３０
である。そして、クロック間位相差を調べてみると、５
０゜の時点は極性反転点９０゜に対して４０゜後であ
り、１００゜の時点は極性反転点９０゜に対して１０゜
前であり、４０゜−１０゜＝３０゜となっている。

【００２９】ここで、極性反転点に対する後のクロック
・タイミングとの位相差をθＦとすると、θＦ−θＢ＝
４０°−１０°＝３０°を求め、５０°から１００°ま
では（θＦ−θＢ）／クロックの積分スロープを生成さ
せればよいことが解る。同様に、２５０°から３００°
において、２５０°の時点の振幅は−７０、３００°の
時点の振幅は−６０となっており、この間の振幅差は＋
１０である。そして、クロック間位相差を調べてみる
と、２５０°の時点は極性反転点２７０°に対して２０
°後であり、３００°の時点は、極性反転点２７０°に
対して３０°前である。ここで、上記した場合と同様に
極性反転点に対する後のクロック・タイミングとの位相
差をθＢ、極性反転点に対する前のクロック・タイミン
グとの位相差をθＦとすると、θＢ−θＦ＝３０°−２
０°＝１０°を求め、２５０°から３００°までは（θ
Ｂ−θＦ）／クロックの積分スロープを生成させればよ
いことが解る。

【００３０】すなわち、図５において、アナログ積分波
形がゼロ・クロス点（１８０°，３６０°…）を通るこ
とを前提とすると、Δθ＝５０°で既知であるから、θ
Ｆ−θＢおよびθＢ−θＦを適当な方法により求め、
０°から５０°までは、Δθ／クロックでインクリメ
ントさせ、 ５０°から１００°までは、（θＦ−θ
Ｂ）／クロックでインクリメントさせ、 １００°か
ら２５０°までは、−Δθ／クロックでインクリメント
させ、 ２５０°から３００°までは、（θＢ−θ
Ｆ）／クロックでインクリメントさせ、 ３００°か
ら３５０°までは、Δθ／クロックでインクリメントさ
せ、以下同様に繰り返せば、アナログ積分波形をゼロ・
クロス点（１８０°，３６０°…）を通るようにするこ
とができる。

【００３１】ここで、５０°から１００°において、θ
Ｂの値は９０°を越えた直後のクロック・エッジでアキ
ュームレータの出力から得ることができるが、θＦの値
はアキュームレータの出力から直接得ることはできな
い。しかし、θＦ＝Δθ−θＢの関係があるので、この
関係からθＦを求めることができる。したがって、５０
°から１００°における補正位相増分値をθＣ９とする
と、 θＣ９＝θＦ−θＢ＝（Δθ−θＢ）−θＢ＝Δθ−２θＢ となる。

【００３２】ここで、θＣ９を求める演算回路として
は、図４（ａ）に示すように、Δθ−θＢの演算を行う
減算器３１と、減算器３１の出力からθＢを減算する減
算器３２の２つの減算器から構成することができる。ま
た、この演算は図４（ａ）に示すように、θＢを１ビッ
ト・シフトして２θＢを求め、Δθから２θＢを直接減
算する１つの減算器３３から構成することもできる。同
様に、２５０°から３００°において、θＢの値は２７
０°を越えた直後のクロック・エッジでアキュームレー
タの出力から得ることができるが、θＦの値は、アキュ
ームレータの出力から直接得ることはできない。しか
し、θＦ＝Δθ−θＢの関係があるので、この関係から
θＦを求めることができる。したがって、２５０°から
３００°における補正位相増分値をθＣ２７とすると、 θＣ２７＝θＢ−θＦ＝θＢ−（Δθ−θＢ）＝−（Δθ−２θＢ） となる。

【００３３】ここで、θＣ２７を求める演算回路として
は、図４（ｃ）に示すように、Δθ−θＢの演算を行う
減算器３４と、θＢから減算器３４の出力を減算する減
算器３５の２つの減算器から構成することができる。ま
た、この演算回路は図４（ｄ）に示すように、θＢを１
ビット・シフトして２θＢを求め、Δθから２θＢを直
接減算する１つの減算器３６から構成し、これをインバ
ータ３７で反転して求めるようにすることもできる。

【００３４】次に、図１を参照しつつ本発明に係る周波
数信号発生回路の具体的な一実施例、ならびに周波数信
号発生方法の実施例を説明する。この実施例において
は、θＣ９積分期間およびθＣ２７積分期間において、
±２θＢをもとめ、この±２θＢに対応するアナログ信
号を、θＣ９積分期間およびθＣ２７積分期間におい
て、±Δθに対応するアナログ信号に重畳し、積分回路
に加えるように構成し、大幅な回路構成の簡略化を図っ
ている。

【００３５】すなわち、図１に示すように加算器２０１
とクロックが加わるレジスタ２０２はアキュームレータ
を構成しており、加算器２０１は、Δθ設定部２０３に
設定された位相増分値Δθとレジスタ２０２の出力をク
ロックに同期して加算し、レジスタ２０２の出力から位
相増分値Δθに対応した周期関数を得る。レジスタ２０
２の出力は、原形積分周期信号検出部である＋／−Δθ
積分期間検出部２０４、トップ領域積分期間検出部であ
るθＣ９積分期間検出部２０５およびボトム領域積分期
間検出部であるθＣ２７積分期間検出部２０６に加えら
れる。＋／−Δθ積分期間検出部２０４は、レジスタ１
０２の出力とクロックに基づき＋／−Δθ積分期間、す
なわち原形積分波形を検出する。また、θＣ９積分期間
検出部２０５は、レジスタ１０２の出力とクロックに基
づきθＣ９積分期間、すなわち５０°→１００°…を検
出する。また、θＣ２７積分期間検出部２０６は、レジ
スタ１０２の出力とクロックに基づきθＣ２７積分期
間、すなわち２５０°→３００°…を検出する。

【００３６】極性検出部２０７は、レジスタ２０２の出
力を受入し、このレジスタ２０２の出力に基づきレジス
タ２０２から出力される周期関数の極性反転を検出す
る。データ（θＢ＊２）ビット・シフト回路２０８は、
レジスタ２０２の出力、θＣ９積分期間検出部２０５の
出力およびクロックを受入し、θＣ９積分期間に関する
θＢを検出し、これを１ビット・シフトすることにより
−２θＢを演算する。また、データ（θＢ＊２）ビット
・シフト回路２０９は、レジスタ２０２の出力、θＣ２
７積分期間検出部２０６の出力およびクロックを受入
し、θＣ２７積分期間に関するθＢを検出し、これを１
ビット・シフトすることにより＋２θＢを演算する。

【００３７】スイッチ２１０は、極性検出部２０７の出
力に基づき駆動され、θＣ９積分期間においてはデータ
（θＢ＊２）ビット・シフト回路２０８の出力を、また
θＣ２７積分期間においてはデータ（θＢ＊２）ビット
・シフト回路２０９の出力を選択するように切替わる。
そして、このスイッチ２１０の出力はディジタル・アナ
ログ変換部２１５に加えられ、±２θＢに対応するアナ
ログ信号に変換され、出力オン・オフ制御部２１６を介
して出力されるとともに、抵抗２１７を介してオペアン
プ２２１およびコンデンサ２２２から構成される積分回
路に加えられる。

【００３８】一方、Δθ設定部２０３に設定された位相
増分値Δθは、ディジタル・アナログ変換部２１８で位
相増分値Δθに対応するアナログ信号に変換され、クロ
ックが加わる極性切替えを行う極性制御部２１９、抵抗
２２０を介して、オペアンプ２２１およびコンデンサ２
２２から構成される積分回路に、±Δθに対応するアナ
ログ信号として加えられる。ここで、＋Δθに対応する
アナログ信号は、＋Δθ積分期間およびθＣ９積分期間
において積分回路に加えられ、−２θＢに対応するアナ
ログ信号はθＣ９積分期間において積分回路に加えられ
る。また、−Δθに対応するアナログ信号は、−Δθ積
分期間およびθＣ２７積分期間において積分回路に加え
られ、＋２θＢに対応するアナログ信号はθＣ２７積分
期間において積分回路に加えられる。

【００３９】したがって、オペアンプ２２１およびコン
デンサ２２２から構成される積分回路は、＋Δθ積分期
間においては＋Δθに対応するアナログ信号を積分し、
θＣ９積分期間においては＋Δθに対応するアナログ信
号に−２θＢに対応するアナログ信号を重畳した信号を
積分し、−Δθ積分期間においては−Δθに対応するア
ナログ信号を積分し、θＣ２７積分期間においては−Δ
θに対応するアナログ信号に＋２θＢに対応するアナロ
グ信号を重畳した信号を積分することになる。

【００４０】この積分回路の出力は、直接的にコンパレ
ータ２２５に受入しても良好な周波数信号ｆ_R として出
力させることができるが、ビート除去を行って周期信号
波形の＋側と−側の面積を等しくするクリッパ回路（Ｃ
ＬＰ）２２３（図２（ｃ），（ｄ）参照）、および高調
波成分を除去する低域通過フィルタ２２４を介してジッ
タの少ないきれいなサインウエーブとしてコンパレータ
２２５に受入してもよい。

【００４１】図２は、タイミング回路を含めたこの実施
例の詳細な回路図の一例を示したものである。この回路
において、加算器４０１とクロックが加わるレジスタ４
０２によりアキュームレータを構成しており、加算器４
０１はΔθ設定部４０３に設定された位相増分値Δθと
レジスタ４０２の出力をクロックに同期して加算し、レ
ジスタ４０２の出力から位相増分値Δθに対応した周期
関数を得る。

【００４２】そして、レジスタ４０２の出力の内の上位
２ビットの信号、すなわちＭＳＢおよびＭＳＢ−１を用
い、排他的オア回路４０４、インバータ４０５、パイプ
ライン遅延を行う４個のＤフリップフロップ４０６，４
０７，４０８，４０９を含む回路により＋／−Δθ積分
期間に対応するサイン・ビットを作り、このサイン・ビ
ットおよびΔθ設定部４０３の出力を用いて、符号付デ
ィジタル・アナログ変換部４１０により±Δθ出力、す
なわち±Δθに対応するアナログ信号を演算し、またレ
ジスタ４０２の出力の内の上位２ビットの信号を除く信
号、すなわちＭＳＢ−２〜ＬＳＢの信号を、ナンド回路
４１３の出力によりレジスタ４１１に取り込むことによ
りθＢを検出し、これを符号付ディジタル・アナログ変
換部４１４に加えることにより±２θＢに対応するアナ
ログ信号を求める。

【００４３】他方、Ｄフリップフロップ４２０，４２１
の出力によりスイッチ４２２，４２３を切り換えること
により、θＣ９積分期間においてθＣ９出力、すなわち
−２θＢに対応するアナログ信号を演算し、θＣ２７積
分期間においてθＣ２７出力、すなわち＋２θＢに対応
するアナログ信号を演算する。

【００４４】図３は、図２に示した回路の各部の信号波
形をタイミング・チャートで示したものである。ここ
で、図３（ａ）はこの実施例で用いるクロックを示して
おり、図３（ｂ）はこのクロックをインバータ４０５で
反転した信号を示す。

【００４５】図３（ｃ）はレジスタ４０２の最上位ビッ
トＭＳＢの信号、図３（ｄ）はレジスタ４０２の最上位
ビットから１番目のビットＭＳＢ−１の信号を示す。

【００４６】図３（ｅ）はレジスタ４０２のＭＳＢとＭ
ＳＢ−１の信号との排他的オア条件をとる排他的オア回
路４０４の出力、図３（ｆ）は排他的オア回路４０４の
出力がＤ入力に加わるＤフリップフロップ４０６の非反
転出力、すなわち排他的オア回路４０４の出力を１クロ
ック遅延した信号を示し、図３（ｇ）はＤフリップフロ
ップ４０９の非反転出力、すなわち排他的オア回路４０
４の出力を４クロック遅延した信号を示す。

【００４７】図３（ｈ）は排他的オア回路４０４の出力
とＤフリップフロップ４０６の非反転出力との排他的オ
ア条件をとる排他的オア回路４１２の出力、図３（ｉ）
は排他的オア回路４１２の出力とクロックとのナンド上
限をとるナンド回路４１３の出力を示す。このナンド回
路４１３の出力はレジスタ４１１のクロック入力に加え
られ、レジスタ４１１にθＢを取り込むタイミングを制
御する。

【００４８】図３（ｊ）はＤフリップフロップ４０７の
非反転出力とＤフリップフロップ４０８の非反転出力と
の排他的ノア条件をとる排他的ノア回路４１６の出力、
図３（ｋ）はレジスタ４１１の出力が加わるノア回路４
１９の出力、図３（ｌ）は排他的ノア回路４１６の出
力、レジスタ４０２のＭＳＢの信号、ノア回路４１９の
出力が加わる排他的ノア回路４１７の出力がＤ入力に加
わるＤフリップフロップ４２０の非反転出力、図３
（ｍ）は排他的ノア回路４１６の出力、レジスタ４０２
のＭＳＢをインバータ４１５で反転した信号、ノア回路
４１９の出力が加わる排他的ノア回路４１８の出力がＤ
入力に加わるＤフリップフロップ４２１の非反転出力を
示す。このＤフリップフロップ４２０の出力はスイッチ
４２２に加えられ、またＤフリップフロップ４２１の出
力はスイッチ４２３に加えられ、それぞれスイッチ４２
２および４２３の切り換えを制御する。

【００４９】図２（ａ）に示す回路から出力される±Δ
θ出力およびθＣ９出力およびθＣ２７出力は、同図２
（ｂ）に示す抵抗４２４，４２５，４２６をそれぞれ介
して、オペアンプ４２７およびコンデンサ４２８から構
成される積分回路に加えられる。

【００５０】、この積分回路の出力は、図２（ｃ）に示
すように、クリッパ回路４２９、ローパス・フィルタ４
３０、コンパレータ４３１を介して、または直接コンパ
レータ４３１を介し、ノイズ分が除去されて周波数信号
ｆ_R として出力される。図６は、前述の実施例において
発生される周波数信号ｆ_R の１周期目の１波形分をコン
ピュータ・シュミレーションにより求めた結果を示した
ものであり、また図７は２４周期目の１波形分をコンピ
ュータ・シュミレーションにより求めた結果を示したも
のであり、また図８はこのコンピュータ・シュミレーシ
ョン結果を時系列表現で示したものである。

【００５１】図６、図７、図８から明らかなように、発
生波形はゼロ・クロス点１８０°，３６０°を通ること
が解る。

【００５２】ところで、上述した実施例においては、５
０°から１００°までは補正位相増分値θＣ９を用いて
積分し、２５０°から３００°までは補正位相増分値θ
Ｃ２７を用いて積分するように構成したが、図９に示す
ように、１８０°および３６０°を含む部分で補正位相
増分値を算出し、この補正位相増分値を積分するように
構成してもよい。この場合は、 θＣ１８＝θＦ−θＢ＝（Δθ−θＢ）−θＢ＝Δθ−２θＢ θＣ３６＝θＢ−θＦ＝θＢ−（Δθ−θＢ）＝−（Δθ−２θＢ） を求め、０°から１５０°までは＋Δθの積分を実現
し、１５０°から２００°までは補正位相増分値θＣ１
８を実現するための部分重畳積分を行い、２００°から
３５０°までは−Δθの積分を実現し、３５０°から４
００°までは補正位相増分値θＣ３６を実現する部分重
畳積分を行うように構成する。この場合は、初期状態に
おいてアキュームレータは完全にクリアしないで、−９
０°に初期化する。

【００５２】このように構成した場合に発生される周波
数信号ｆ_R の１波形分を、コンピュータ・シュミレーシ
ョンにより求めると図１０に示すようになる。図１０か
ら明らかなように、この場合発生波形はゼロ・クロス点
９０°２７０°を通り、所定の条件を満足していること
が解る。

【００５３】このように、この実施例においては、設定
部２０３からの位相増分値を所定のクロックに同期して
算出する累積手段をアキュームレータ２０１とレジスタ
２０２により構成し、かつ上記累積手段の出力から生成
される周期信号波形のトップ領域積分期間検出部である
θＣ９積分期間検出部２０５と、ボトム領域積分期間検
出部であるθＣ２７積分期間検出部２０６と、原形積分
周期信号検出部である＋／−Δθ積分期間検出部２０４
とより１周期部分積分期間検出手段を構成している。

【００５４】また、極性検出部２０７，データ（θＢ＊
２）ビット・シフト回路２０８および２０９、スイッチ
２１０等により部分積分補償値生成手段を構成する。

【００５５】さらに、出力オン・オフ制御部２１６によ
り信号切替え手段を構成し、かつオペアンプ２２１およ
びコンデンサ２２２とにより、上記信号切替え手段から
入力されるアナログ信号と第２のデジタル・アナログ変
換手段からのアナログ信号とを互いに重畳しつつ積分補
償演算する積分手段を構成する。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
位相ロック・ループに与える基準周波数信号に対応した
ディジタル設定値である位相増分値を累算した結果に基
づき原形となる１周期毎の周期信号波形を積分波形とし
て得つつ、上記基準周波数信号となる周期信号波形のト
ップ領域とボトム領域に補償部分積分を重畳し、上記周
期信号波形の残余期間中の波形が真のゼロ・クロス点を
通過するようにして位相ロック・ループの基準周波数を
得るように構成したので、大幅な回路構成の簡略化を図
りつつ高精度な周波数補償を容易に得ることができる。

【００５７】また、従来のように基準周波数の発生に際
しサインＬＵＴを使用していないので、膨大な容量のＲ
ＯＭを必要とせず、簡単な構成で任意の周波数を発生さ
せることができ、コスト低減に有効である。

【００５８】したがって、位相ロック・ループを高安
定、高速セトリングで駆動させて周波数の切り替えを行
う、例えばセットリング・タイムが１ｍＳ以下を要求さ
れるようなデジタル・セルラー電話、デジタル・コード
レス電話、デジタルＰＢＸ用途等に特に有効である。

【図面の簡単な説明】

【図１】本発明の基本構成を示すブロック図。

【図２】本発明の一実施例としてかかげた詳細な回路
図。

【図３】図２の内部における各部の信号波形のタイミン
グを示す図。

【図４】θＣ９，θＣ２７を求める場合の演算回路を示
す図。

【図５】この発明の１周期信号波形の積分補償を示す説
明用波形図。

【図６】Δθ＝５０°の場合の１周期目のシュミレーシ
ョン波形を示す図。

【図７】Δθ＝５０°の場合の２４周期目のシュミレー
ション波形を示す図。

【図８】Δθ＝５０°の場合の時系列表現したシュミレ
ーション波形を示す図。

【図９】０°、１８０°、３６０°クロック部分で部分
積分補償を行う場合の周期信号波形の説明用波形図。

【図１０】図９における場合の２４周期目のシュミレー
ション波形を示す図。

【図１１】従来の位相同期ループを用いた周波数シンセ
サイザを示すブロック図。

【図１２】従来のＤＤＳドライブ型周波数シンセサイザ
を示すブロック図。

【図１３】図１０におけるダイレクト・デジタル・シン
セサイザの詳細を示すブロック図。

【図１４】図１１のアキュームレータ部分を４ビットに
簡略化した説明図。

【図１５】アキュームレータ分周のメカニズムを示す
図。

【図１６】図１０におけるダイレクト・デジタル・シン
セサイザのクロックを基準にした発生波形を示す図。

【図１７】発生波形を基準にしたクロック・シフトを示
す図。

【図１８】整数分周の場合の波形図。

【図１９】小数点分周の場合の波形図。

【図２０】小数点分周の場合のＭＢＳ出力波形図。

【符号の説明】

１０ 可変周波数源 ２０ ＰＬＬ回路 ２１ 位相検波回路 ２２ ループ・フィルタ ２３ ＶＣＯ（電圧制御発振器） ２４ 固定分周器 ２０１ 加算器 ２０２ レジスタ ２０３ Δθ設定部 ２０４ ＋／−Δθ積分期間検出部 ２０５ θＣ９積分期間検出部 ２０６ θＣ２７積分期間検出部 ２０７ 極性検出部 ２０８，２０９ データθＢ検出部 ２１０， スイッチ ２１５，２１８ ディジタル・アナログ変換部 ２１６ 出力オン・オフ制御部 ２１９ 極性制御部 ２２１ オペアンプ ２２２ コンデンサ ２２３ ローパス・フィルタ ２２４ ハイパス・フィルタ ２２５ コンパレータ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−106901（ＪＰ，Ａ) 特開 平６−61742（ＪＰ，Ａ) 特開 平６−29745（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 基準周波数信号を受けると同時に自己の
   発振出力波形との位相を比較し、その誤差を小さくする
   方向に発振出力周波数を変化させることにより、基準周
   波数にロックまたは追従動作を行う位相ロック・ループ
   の基準周波数発生方法において、 設定された位相増分値（Δθ）をクロック毎に累算し、
   上記基準周波数信号の周期値を発生する段階と、 上記位相増分値（Δθ）を第１のアナログ値に変換する
   段階と、 上記周期値に基づき、第１極性反転点（９０゜、４５０
   ゜、８１０゜、・）を含む第１のクロック期間を検出す
   る段階と、 第２極性反転点（２７０゜、６３０゜、・・・）を含む
   第２のクロック期間を検出する段階と、 上記第１のクロック期間における終端位相値と極性反転
   点との位相差（θＢ）に基づき、第２のアナログ値（−
   ２θＢ）を算出するとともに、上記第２のクロック期間
   における終端位相値と極性反転点との位相差（θＢ）に
   基づき、第３のアナログ値（２θＢ）を算出する段階
   と、 上記第１のクロック期間および第２のクロック期間にお
   いて、前記第２または第３のアナログ値を、上記第１の
   アナログ値に重畳させる段階と、 該重畳信号を積分する段階と、 からなることを特徴とする位相ロック・ループの部分積
   分重畳型基準周波数発生方法。
2. 【請求項２】 位相増分値（Δθ）の設定部から供給さ
   れたディジタル設定値を所定のクロックに同期して累算
   する累算手段と、 上記累算手段の出力信号に基づいて、第１極性反転点
   （９０゜、４５０゜、８１０゜、・・・）を含むクロッ
   ク期間を検出するトップ領域積分期間検出部と、第２極
   性反転点（２７０゜、６３０゜、・・・）を含むクロッ
   ク期間を検出するボトム領域積分期間検出部と、それ以
   外のクロック期間を検出する原形積分期間検出部とから
   なる１周期成分期間検出手段と、 上記トップ領域積分期間における終端位相値と極性反転
   点との位相差（θＢ）に基づき、第１の補償積分値（−
   ２θＢ）を演算するとともに、上記ボトム領域積分期間
   における終端位相値と極性反転点との位相差（θＢ）に
   基づき、第２の補償積分値（２θＢ）を演算する補償積
   分値生成手段と、 上記補償積分値生成手段からの出力をアナログ信号に変
   換する第１のディジタル・アナログ変換手段と、 上記位相増分値（Δθ）をアナログ信号に変換する第２
   のディジタル・アナログ変換手段と、 上記トップ領域積分期間およびボトム領域積分期間にお
   いて、前記第１のディジタル・アナログ変換手段の出力
   を前記第２のディジタル・アナログ変換手段の出力信号
   に重畳させる手段と、 該重畳手段の出力信号を積分する積分手段と、 該積分手段の出力が入力され、矩形波を出力するコンパ
   レータと、 を具備することを特徴とする位相ロック・ループ用の部
   分積分重畳型基準周波数発生回路。
3. 【請求項３】 積分手段とコンパレータの接続線上に
   は、周期信号波形の＋側と−側の面積を等しくすべく、
   周期信号波形の残余期間の領域とトップ領域との境界レ
   ベル以下および残余期間の領域とボトム領域との境界レ
   ベル以下を制限してビート除去を行うクリッパ回路を介
   在し、その後段に高調波成分を除去する低域フィルタを
   設けることを特徴とする請求項２記載の位相ロック・ル
   ープ用の部分積分重畳型基準周波数発生回路。