JPH0199322A - 分周装置 - Google Patents

分周装置

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JPH0199322A
JPH0199322A JP62257556A JP25755687A JPH0199322A JP H0199322 A JPH0199322 A JP H0199322A JP 62257556 A JP62257556 A JP 62257556A JP 25755687 A JP25755687 A JP 25755687A JP H0199322 A JPH0199322 A JP H0199322A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、クロックを分周する分周装置に関するもので
ある。
従来の技術 ディジタル回路においてはクロックを分周するための分
周装置がよく用いられる。
以下図面を参照しながら従来の分周装置について説明す
る。第４図は従来の分周装置構成を示したブロック図で
ある０本従来例では分周比は３分の１である。第４図に
おいて３１と３２はＤフリップフロップ、３３はＡＮＤ
ゲート回路である。
Ｄフリップフロップ３１と３２はともにＱ出力がＤ入力
に帰還されているので、Ｃ入力にクロックが入力される
たびにＱ出力の極性が反転する。またＤフリップフロッ
プ３１のＱ出力はＤフリップフロップ３２のＣ入力に接
続され、Ｄフリップフロップ３１のＱ出力とＤフリップ
フロップ３２のＱ出力がＡＮＤゲート３３に入力されそ
の出力はＤフリップフロップ３１と３２のリセット端子
ｒに接続されている。したがってＤフリップフロップ３
１は入力端子３４からクロックが入力されるごとにＱ出
力が反転し、Ｄフリップフロップ３２のＱ出力はＤフリ
ップフロップ３１のＱ出力が反転するごと反転し、Ｄフ
リップフロップ３１のＱ出力がｌでＤフリップフロップ
３２のＱ出力が０になった瞬間Ｄフリップフロップ３１
と３２のＱ出力は０となる０以上、の動作を波形で示し
た図が第５図である。第５図でｉａ＋は入力端子３４に
入力されるクロックの波形、伽）は出力端子３６すなわ
ちＤフリップフロップ３１のＱ出力の波形、（Ｃ）は出
力端子３５すなわちＤフリップフロップ３２のＱ出力の
波形を示している。この図から入力端子３４に入力され
たクロックが３分の１されて出力端子３５と３６に得ら
れることが判る。
発明が解決しようとする問題点 しかしながら上記のような構成の分周装置では分周比を
変えるためには、Ｄフリップフロップの数を変えるか、
リセットのタイミングを変える手段しかないので、分周
比としては整数分の１しか選択できないという欠点があ
った。
本発明は上記問題点に鑑み、任意の分周比に／ｊ！　（
ｋ、　　ｌｔは自然数）が実現可能な分周装置を提供す
るものである。
問題点を解決するための手段 上記問題点を解決するために本発明の分周装置は、ｌク
ロック前のデータに定数Ａ　（Ａは自然数）とＣ（Ｃは
０またはｌ）を累積して新たな出力とし、その出力が定
数Ｄ　（ＤはＡより大きい自然数）を超えた時はＤを出
力から減算することにより鋸波状のデータを発生するデ
ィジタル発振回路と、ｍ　（ｍは自然数の定数）クロッ
ク期間に前記ＣをＲ（Ｒは自然数の定数）回ｌとし、ｍ
−Ｒ回０とする演算回路と、前記ディジタル発振回路の
出力をＤ／Ａ変換するＤ／Ａ変換器を具備し、前記Ｄ／
Ａ変換器の出力に得られたアナログ信号の鋸波の周波数
をクロック周波数のに／ｌ　（ｋ。
ｌは自然数の定数でｋ／ｌは既約分数）とした時、前記
定数ｍはｋｘＤ／Ｉｌを約分した時の分母とし、またそ
の分子をｎ　（ｎは自然数の定数）とすると、前記定数
Ａは前記定数ｎを前記定数ｍで割った時の商であり、前
記定数Ｒは前記定数ｎを前記定数ｍで割った時の余りで
あるように構成されるものである。
作用 本発明は上記の構成により、入力されたクロックを有理
数の分周比で分周できるものである。
実施例 本発明の一実施例について図面を参照しながら説明する
。第１図は本発明の分周装置の構成を示したブロック図
であり、第２図は第１図の分周装置におけるディジタル
発振回路の出力波形を示した波形図であり、横軸が時間
、縦軸がデータ出力を表わしている。なお図ではディジ
タルのデータラインは太線で示した。第１図でディジタ
ル発振回路１０は加算器１とＤフリップフロップ２から
構成されている。加算器１はｎビットの加算器であり、
ダイナミックレンジＤは２卜である。加算器１の出力は
Ｄフリップフロップ２で１クロフク遅延されて加算器１
に帰還されるので、加算器１のもう一方の入力に入力さ
れた定数Ａ　（Ａは自然数）が１クロックごとに累積さ
れ、Ｄを超えるとオーバーフローする。したがって加算
器ｌの出力に得られるデータは第２図に示すような階段
状の濡洩となる。濡洩はクロック周期τごとにＡずつ増
加しＤを超えるとオーバーフローするのでディジタル発
振回路１０の出力周波数がＡに比例する様子が判る。
このようにして得られたディジタル発振回路の出力デー
タをＤ／Ａ変換器３でアナログ信号に変換すれば出力端
子４にはＡに比例した発振出力が得られる。この発振周
期をＴとすれば、第２図から Ｔ＝！Ｄ／Ａ　×　τ　　　　　　　　　　　　　　　
　　　・・・・・・（１）（１）式より、 Ａ＝Ｄ・τ／Ｔ　　　　　　　　　　・・・・・・（２
）（２）式でτ／Ｔは出力端子４に得られた発振周波数
のクロック周波数に対する分周比である。この分周比を
任意の正の有理数に／ｆ　（ただしに、　　１は自然数
でに／Ａは既約分数）に設定した時の（２１式の右辺の
値をＡ１とおけば Ａ１雪Ｄ−ｋ／ｌ　　　　　　　　　・・・・・・（３
）となるが、任意の分周比を設定したことにより右辺は
必ずしも自然数とはならない。
（３）式の右辺を約分してｎ　／　ｒＱ　（ｍ、　　ｎ
は整数）と置くと、 Ａ、＝ｎ／ｍ　　　　　　　　　　　　・・・・・・（
４）ｎをｍで割った商をＡ、余りをＲとするとＡ１−Ａ
＋Ｒ／ｍ　　　　　　　　・・・・・・（５）と表され
る。（４）式から判るようにＡ１はＲが０のとき以外は
自然数にならない０分周比ｋ／ｌを得るためにはＡ１を
累積する必要があるが、加算器１にｊビットの整数の加
算器を用いた場合は、Ａ１を累積できない。そこで加算
器１でＡ１を累積する代りにＡを累積する。この場合（
５）式から判るようにＲ／　ｍの分だけ累積されないの
で誤差を生じる。したがってＲ／　ｍを別に累積し、そ
の結果が１を超えるごとに加算器１に誤差の補正信号と
して１を加算すれば誤差が補正される。加算器１はキャ
リー入力Ｃを持つので補正信号はこのキャリー入力に加
えればよい。次に今述べた補正信号を発生する演算回路
１）について説明する。
演算回路１）は加算器５．オーバーフロー検出器６．ス
イッチ回路８．減算回路？、Ｄフリップフロップ９から
構成される。先に述べたように演算回路はＲ／　ｍを累
積し、その結果が１を超えた時に出力に１を、超えない
時はＯを出力する回路であり、１がＲ回、０がｍ　−Ｒ
回出力されることになる。このアルゴリズムはＲを累積
し、その結果がｍを超えた時に出力に１を、超えない時
は０を出力することと等しい、そこで加算器５でＲをＤ
フリップフロップ９の出力に加算し、その出力をオーバ
ーフロー検出器６でｍを超えないか判定しｍを超えた時
はスイッチ回路８を端子１３に切り替えて加算器５の出
力からｍを減算器７で減算し、その出力をＤフリップフ
ロップ９に与えて加算器５に帰還させれば、前に述べた
アルゴリズムが実現できる。したがって演算回路１）の
出力は、オーバーフロー検出器６でオーバーフローを検
出した時に１を、それ以外はＯを出力してディジタル発
振回路１０における加算器１のキャリー入力Ｃに入力す
ればよい。
以上述べたようにして入力されたクロックを任意の分周
比に／Ｊで分周した信号を出力端子４に得ることができ
る０次に具体例として加算器１が９ビットすなわちダイ
ナミックレンジが５１２゜分周比が３／２２の場合につ
いて式を追って説明する。
（３）式でＤ−５１２，に＃ｌ＝３／２２とすれば、Ａ
、　　＝５１２ｘ３／２２−７　ｓ　ａ／１）（４）式
よりｎ＝７６８．ｍ＝１）となるから、Ａ１＝６９＋９
／１） （５）式よりＡ＝６９．Ｒ＝９となる。したがって加算
器１には６９を加算し、加算器５には９を加算してオー
バーフロー検出器６は１）を超えた時に１を出力するよ
うにすれば、３７２２分周が実現できる。
また以上の説明では加算器１はｊビットの加算器とした
が、２の幕乗の加算器に限定されるものではなくダイナ
ミックレンジＤが自然数の加算器であればよい。
次に第３図を参照しながら本発明の他の実施例について
説明する。本実施例では第１の実施例の演算回路１）の
代りに演算回路２０を用いているが、その他の構成は第
１の実施例と等しいので同一構成要素には同一番号を付
した。本実施例では演算回路２０はｍ進カウンタ２２と
ＲＯＭ２１から構成されている。第１の実施例で述べた
ように演算回路２０はＲを累積して出力がｍを超えるご
とにｌを出力する回路であり、この演算はｍを法とする
剰余系での累積と考えられる。（４）式と（５）式から
Ｒとｍは互いに素であることから、累積結果はｍ回目で
同じ値となる。すなわち演算回路２０の出力は周期ｍで
同じパターンを繰り返す。そこで本実施例ではｍ進カウ
ンタ２２を設け、その出力をＲＯＭのアドレスに与え、
ＲＯＭにはあらかじめ第１の実施例の演算回路１）の出
力に得られるパターンを書き込んでおくことによって、
演算回路１）と同じ機能を実現している。
以上の説明ではＤ／Ａ変換器の出力には鋸波状のデータ
が得られると述べたが、Ｄ／Ａ変換器に非線形の特性を
持たせれば任意の波形を得ることができる。これはディ
ジタル発振装置の出力を非線形の人出力特性をあらかじ
めテーブルとして書き込んだＲＯＭを用いて波形変換し
ても同等の効果が得られる。
発明の効果 以上のように本発明は、ディジタル発振回路に演算回路
からの出力を加算して発振周波数を補正することによっ
て、任意の有理数倍の分周比を実現する分周装置を得る
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例における分周装置の構成を示
したブロック図、第２図は第１図の実施例のディジタル
発振装置の出力波形を示した波形図、第３図は本発明の
他の一実施例における分周装置の構成を示したブロック
図、第４図は従来の分周装置の構成を示したブロック図
、第５図は動作波形図である。 ３・・・・・・Ｄ／Ａ変換器、ｌＯ・・・・・・ディジ
タル発振装置、１）．２０・・・・・・演算回路、３１
．３２・・・・・・Ｄフリップフロップ、３３・・・・
・・ＡＮＤゲート回路。 代理人の氏名　弁理士　中尾敏男　はか１名喝 ム−凸へ

Claims (4)

    【特許請求の範囲】
  1. （１）１クロック前のデータに定数Ａ（Ａは自然数）と
    Ｃ（Ｃは０または１）を累積して新たな出力とし、その
    出力が定数Ｄ（ＤはＡより大きい自然数）を超えた時は
    Ｄを出力から減算することにより鋸歯状のデータを発生
    するディジタル発振回路と、ｍ（ｍは自然数の定数）ク
    ロック期間に前記ＣをＲ（Ｒは自然数の定数）回１とし
    、ｍ−Ｒ回０とする演算回路と、前記ディジタル発振回
    路の出力をＤ／Ａ変換するＤ／Ａ変換器を具備し、前記
    Ｄ／Ａ変換器の出力に得られたアナログ信号の鋸波の周
    波数をクロック周波数のｋ／ｌ（ｋ、ｌは自然数の定数
    でｋ／ｌは既約分数）とした時、前記定数ｍはｋ×Ｄ／
    ｌを約分した時の分母とし、またその分子をｎ（ｎは自
    然数の定数）とすると、前記定数Ａは前記定数ｎを前記
    定数ｍで割った時の商であり、前記定数Ｒは前記定数ｎ
    を前記定数ｍで割った時の余りであることを特徴とする
    分周装置。
  2. （２）ディジタル発振回路は、キャリー入力を具備した
    ｊ（ｊは自然数の定数）ビットの第１の加算回路と、前
    記第１の加算回路の出力を１クロック遅延させてその出
    力を前記第１の加算回路に帰還する第１のＤフリップフ
    ロップを具備し、前記第１の加算回路の入力に定数Ａを
    加算し、前記第１の加算回路のキャリー入力に演算回路
    の出力を入力するように構成したことを特徴とする特許
    請求の範囲第（１）項記載の分周装置。
  3. （３）演算回路は、ダイナミックレンジが定数ｍであっ
    て、加算結果がオーバーフローして定数ｍを超えた時は
    その結果から定数ｍを減じた値を出力とする第２の加算
    回路と、前記第２の加算回路の出力を１クロック遅延さ
    せてその出力を前記第２の加算回路に帰還する第２のＤ
    フリップフロップを具備し、前記第２の加算回路で定数
    Ｒを累積し、前記第２の加算回路の出力がオーバーフロ
    ーした時は１を出力し、オーバーフローしない時は０を
    出力するように構成したことを特徴とする特許請求の範
    囲第（１）項記載の分周装置。
  4. （４）演算回路はクロックをｍ分周するｍ進カウンタと
    、前記ｍ進カウンタの出力をアドレス信号としｍ個のア
    ドレスのうちＲ個のアドレスには１、それ以外のｍ−Ｒ
    個のアドレスには０のデータが書き込まれている出力が
    １ビットのＲＯＭ（読出し専用メモリ）を具備し、この
    ＲＯＭの出力を前記演算回路の出力とすることを特徴と
    する特許請求の範囲第（１）項記載の分周装置。
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