JP4620931B2 - ノイズシェーピング・デジタル周波数合成 - Google Patents

Description

【０００１】
本発明は、概括的には電子装置のための自動検査装置（ＡＴＥ：automatic test equipment）に関し、より詳細にはＡＴＥシステムで用いるための合成クロック信号に関する。
発明の背景
ＡＴＥシステムでは、基準クロックから、正確で、ジッタの少ないクロック信号を生成することが度々求められる。所望のクロック周波数が基準クロック周波数の整数分の一である場合には、カウンタのような簡単な周波数分周器を用いることができる。同様に、所望の周波数が基準クロック周波数の整数倍である場合には、周波数逓倍器を用いることができる。周波数逓倍器は高調波発生器の後にフィルタが接続される形、すなわち今日ではより一般的には、帰還経路内に周波数分周器を有するフェーズロックループの形をとる場合がある。
【０００２】
周波数の分周および逓倍は１つのシステム内で組み合わされ、基準クロック周波数に対してＮ／Ｍの関係を有する信号を与える。しかしながら、これらのシステムの性能は、ＮおよびＭが大きくなる際に劣化する傾向がある。ＮおよびＭをより小さな値に制限することにより、周波数分解能が犠牲にされる。
【０００３】
直接デジタル合成（「ＤＤＳ：direct digital synthesis」）と呼ばれる別の手法は自在に高い周波数分解能を提供するが、構成が複雑になる。図１は、クロック信号を生成するための従来のＤＤＳを示す。位相アキュムレータ（累算器）１１４が、基準クロックのサイクル当たり一度インクリメントするように構成される。位相累算器１１４の各インクリメントのサイズは分周器１１０の出力によって表される。この値は、位相累算器１１４のフルスケール値（名目上は１）に所望の出力クロックの周波数を掛け、それを基準クロックの周波数で割った値に等しい。たとえば、１００ＭＨｚの基準クロックを想定するとき、１ＭＨｚの出力クロックを生成するためには、分周器１１０の出力の値は名目上１／１００に等しいであろう。その際、位相累算器１１４は、基準クロックの各サイクルにおいて１／１００のステップだけインクリメントするように構成されるであろう。
【０００４】
位相累算器１１４をインクリメントするこの動作によって、位相累算器はそのフルスケール値に到達し、所望の出力クロックの周期当たり一度「ロールオーバ」できるようになる。したがって、位相累算器１１４に格納される値は、所望の出力クロックの相対的な位相を表しており、０〜フルスケールが０〜２πラジアンを表している。基準クロックの各サイクルにおいて、ルックアップテーブル（参照テーブル）１１６が、位相累算器１１４に格納される位相を、所望の出力波形のデジタル表現（一般にはその瞬時における位相の正弦）に変換する。その後、デジタル―アナログコンバータ１１８がそのデジタル表現を電圧に変換し、フィルタが出力信号からアーティファクトを除去する。
【０００５】
ＤＤＳの性能は一般に、参照テーブル１１６内のエントリの数およびデジタル―アナログコンバータ１１８の分解能によって制限される。多くの場合に、簡単なフィルタでは変換のアーティファクトを除去するには不十分であり、コンバータの出力にフェーズロックループ１２０を追加する必要がある。その結果的な実装形態は複雑で、コストが高くなる傾向があり、それは当業者にはよく知られている。
【０００６】
クロック信号を生成するための別の代替形態が、Ｂｏｓｔｏｎ、ＭＡのＴｅｒａｄｙｎｅ社に譲渡された米国特許第５，２７４，７９６号に開示される。その特許では、各サイクルが、基準クロックサイクルの整数と、非整数の遅延とを加算した値からなるクロック信号を生成するタイミング発生器が開示される。補間回路が、サイクル毎にデジタル処理によって導出される「剰余」信号に応じて非整数の遅延を供給し、基準クロックサイクルの端数部分を喪失することに起因する誤差を補正する。正確ではあるが、補間回路技法は、その補間回路自体のコストが高いことに起因して、コストが高くなる傾向がある。
発明の概要
上記の背景に鑑みて、本発明の目的は、従来の技術によって行うことができるものよりも低いコストで、基準クロックからクロック信号を生成することである。
【０００７】
この目的を達成し、さらに他の目標および利点を達成するために、クロック発生器が、量子化誤差の範囲内で、所望のクロック信号の周期に等しい周期を有する時間量子化された信号を生成する。ノイズシェーピング再量子化器がサイクル毎に量子化誤差を処理してノイズシェーピングされた値を生成し、可変パイプライン遅延が、そのノイズシェーピングされた値に基づいて、基準クロック周期の整数だけ、時間量子化された信号を選択的に遅延させる。量子化誤差をノイズシェーピングし、ノイズシェーピングされた値に応答して、時間量子化された信号を選択的に遅延させる効果は、時間量子化された信号内のジッタを、相対的に低い周波数から相対的に高い周波数にシフトすることである。その後、フェーズロックループを用いて、残された高い周波数のジッタをフィルタリングすることができる。
【０００８】
本発明のさらに別の目的、利点および新規の機構は、以下の説明および図面を検討することから明らかになるであろう。
発明の詳細な説明
構造
図２は、本発明によるクロック発生器２００の簡略化されたブロック図である。クロック発生器２００が図１のＤＤＳのブロック構成（トポロジー：topology）に表面的に似ていることは、直ちに見いだすことができる。たとえば、クロック発生器２００は、図１の位相累算器１１４に類似の周期アキュムレータ（累算器）２１４を含む。またクロック発生器２００は、図１の分周器１１０およびフェーズロックループ１２０に類似の分周器２１０およびフェーズロックループ２２０も含む。
【０００９】
しかしながら、図１の位相累積器１１４と比較すると、周期累積器２１４は標準的な動作中にそのフルスケール値に決して達することはなく、それゆえ自動的にはロールオーバしない。代わりに、周期累積器２１４は基準クロックの各サイクルにおいてデクリメントされる。また、その内容が１より小さくなるときには必ずインクリメントされる。したがって、周期発生器の内容は、０より大きい値とフルスケールより小さい値との間で振動（往復）するようにされる。
【００１０】
その振動は、周期累積器２１４と協動するアンダーフロー検出器２２４、加算器２１２、分周器２１０およびマルチプレクサ２２２の動作によって確立される。アンダーフロー検出器２２４は周期累算器２１４の出力に接続され、その内容をモニタする。周期累算器２１４の内容が１より小さいとき、アンダーフロー検出器２２４はアンダーフロー信号をアサート（肯定）する。その内容が１以上であるとき、アンダーフロー検出器２２４はアンダーフロー信号をデアサート（否定）する。
【００１１】
図２に示されるように、アンダーフロー信号はマルチプレクサ２２２の選択入力を制御し、マルチプレクサ２２２は２つの入力を受信し、１つの出力を与える。マルチプレクサ２２２の第１の入力は分周器２１０の出力に接続され、第２の入力は、固定されたレベル「０」を受信する。分周器２１０は、その出力において、その２つの入力の商、すなわち所望の周期を基準クロック周期で割った値を生成する。この商は、分周器の数値精度まで、各所望の出力周期内の基準クロック周期の数に等しい。アンダーフロー信号がアサートされるとき、およびデアサートされるとき、その商および値「０」がそれぞれ、加算器２１２によって周期累積器２１４に加算される。また加算器２１２は周期累積器２１４に「−１」の値も加算し、基準クロックサイクル毎に周期累積器２１４の内容をデクリメントする。
【００１２】
この構造により、アンダーフロー信号は、分周器２１０に入力される所望の周期に厳密に等しい周期で振動するようになされる。この周期は時間にわたって平均されて正確に補正されるが、アンダーフロー信号の任意の個々のサイクルは、基準クロックの１周期までの誤差を有する。したがって、アンダーフロー信号は、所望のクロック信号の時間量子化されたバージョンとみなすことができ、１基準クロック周期までの量子化誤差を含む。
【００１３】
データ変換の当業者は、長年にわたって、「ノイズシェーピング」と呼ばれる技術を用いて、信号忠実度を犠牲にすることなく、相対的に高い分解能のデジタル信号を相対的に低い分解能の信号に再量子化してきた。たとえば、ノイズシェーピングを用いて、１６ビット値によって表される信号を１２ビット値にマッピングしてきた。ノイズシェーピングを用いない場合には、１６ビット値が１２ビット値の利用可能な空間内に収まるように単に打ち切られることになり、ＬＳＢの端数を構成する、結果として生成される打切り誤差が単に無視されるであろう。ノイズシェーピングを用いる場合、打切り誤差が格納され、その後、他のサンプルに対して加算されるか、あるいは他のサンプルから減算される。ノイズシェーピングの正味の効果は、再量子化された信号の雑音スペクトルを、比較的平坦な特性から、周波数が低くなるほど雑音が大きく低減され、周波数が高くなるほど雑音が増加する特性に再分布することである。高周波数雑音は一般に、低コストのローパスフィルタによって除去されることができ、ノイズシェーピングを用いない場合に与えられる信号よりも非常に雑音が少ない信号となる。
【００１４】
本発明の著しい進歩は、それまで主に信号のレベルに適用されてきたノイズシェーピング技法を、信号のタイミングに適用することである。従来から行われてきたように、電圧レベルの雑音のスペクトルをシフトする代わりに、本発明はジッタのスペクトルをシフトする。
【００１５】
引き続き図２を参照すると、アンダーフロー検出器２２４からのアンダーフロー信号が、可変パイプライン遅延２２６の入力に与えられる。可変パイプライン遅延２２６は、基準クロック周期の整数だけアンダーフロー信号の通過を遅らせる。注目すべきは、ノイズシェーピング再量子化器２２８が、この遅延装置内の基準クロック周期の数を確立することである。
【００１６】
図３に示されるように、ノイズシェーピング再量子化器２２８は、周期累積器２１４に接続され、その内容を受信するためのデータ入力と、アンダーフロー検出器２２４の出力に接続され、そのアンダーフロー信号を受信するためのクロック入力とを有する。アンダーフロー信号がアサートされる度に、ノイズシェーピング再量子化器は、新たな出力値を生成する。これらの出力値は、可変パイプライン遅延２２６の遅延量を確立する。
【００１７】
可変パイプライン遅延２２６の出力は、「新たな」分解能、すなわち基準クロックの周期でノイズシェーピングされたアンダーフロー信号を表す。ノイズシェーピングされたアンダーフロー信号の各周期は、（ノイズシェーピング前のアンダーフロー信号がそうであるように）基準クロック周期の整数に等しいが、その誤差は、主に高い周波数において生じるようにシェーピングし直される。スペクトル誤差が低い周波数から高い周波数にシフトされる場合、残りの高周波雑音（ジッタ）は、フェーズロックループ２２０によって容易に除去することができる。こうして、フェーズロックループの出力における信号のジッタは非常に低く、その信号は正確に制御された周波数を有する。
詳細なブロック構成
可変パイプライン遅延
図３は、図２のクロック発生器２００で用いるのに適した可変パイプライン遅延２２６の一例を示す。図３に示されるように、可変パイプライン遅延２２６は、直列にカスケード接続され、基準クロックによって共通に刻時（クロック）される複数の１ビットＤフリップフロップ３１０ａ‐３１０ｎを含む。アンダーフロー信号が第１のＤフリップフロップ３１０ａの入力に供給される。アンダーフロー信号の値は、基準クロックのサイクル当たり一度、１つのフリップフロップの出力から次のフリップフロップの出力に渡される。こうして、フリップフロップ３１０ａ‐３１０ｎはシフトレジスタと同じように動作する。
【００１８】
アンダーフロー信号および各Ｄフリップフロップの出力は、マルチプレクサ３１２の個々の入力に接続される。これらの入力のうちの１つが、ある時点で、選択信号「Ｎ／Ｓ」に応じて、マルチプレクサ３１２の出力に通過させるために選択される。選択信号Ｎ／Ｓはノイズシェーピング再量子化器２２８によって生成される。選択された入力に基づいて、マルチプレクサ３１２の出力は、アンダーフロー信号そのものであるか、あるいはアンダーフロー信号の、基準クロックサイクルのある整数だけ遅延されたバージョンかのいずれかである。したがって、遅延の値は０〜ｎの基準クロックサイクルで変動する。ただし、ｎはフリップフロップ３１０ａ‐３１０ｎの数である。
【００１９】
フリップフロップ３１０ａ‐３１０ｎおよびマルチプレクサ３１２は固有の伝搬遅延を有するので、マルチプレクサ３１２の出力信号は、通常基準クロックと一致しない。それゆえ、さらに別のフリップフロップ３１４がマルチプレクサ３１２の出力に設けられ、マルチプレクサ３１２の出力と基準クロックのアクティブエッジとを再度一致させることが好ましい。フリップフロップ３１４は可変パイプライン遅延２２６の出力に一基準周期の遅延を追加するが、その遅延は、遅延された出力信号（「遅延されたアンダーフロー」を付される）の周期には影響を及ぼさない。フリップフロップ３１４によって追加される遅延は一定の位相シフトを加えるにすぎない。
【００２０】
ノイズシェーピング再量子化器２２８の次数は、可変パイプライン遅延２２６内のフリップフロップ３１０ａ‐３１０ｎの最小数を決定する。知られているように、３次のノイズシェーパ（整形器）は８個の異なる調整値を与える（以下に記載される）。したがって、可変パイプライン遅延２２６は、８個（フリップフロップの各出力から１つと、それに加えてアンダーフロー信号そのもののための１つ）の異なる遅延の全ての選択値を与えるために、少なくとも７個のＤフリップフロップ３１０ａ‐３１０ｎを必要とするであろう。その際、マルチプレクサ３１２は、少なくとも８個の入力を必要とすることになる。２次のノイズシェーピングのみが望まれる場合には、ノイズシェーパは４個の調整値のみを生成し、３個のフリップフロップ３１０ａ‐３１０ｎのみが必要とされるであろう。
【００２１】
ノイズシェーピング再量子化器
図４はクロック発生器２００で用いるために適したノイズシェーピング再量子化器２２８を示す。ノイズシェーピング再量子化器（「ノイズシェーパ」とも呼ばれる）の基本構造はデータ変換の当業者には知られており、ノイズシェーピング再量子化器２２８は、よく知られている構造に基づいて構成される。
【００２２】
すなわち、従来のノイズシェーピング再量子化器は一般的に、入力データを、一般に「整数」部とみなされる第１の部分と、一般に「端数（分数）」部とみなされる第２の部分とに最初に分離することにより動作する。しかしながら、ノイズシェーパがそれに基づいて動作する周期累算器２１４の内容（「剰余」を付される）は常に１未満であるので、端数値のみが処理される必要がある。それゆえ、従来のノイズシェーパの、入力信号の整数部を取り扱う部分は必要とされないので、ノイズシェーピング再量子化器２２８には含まれない。
【００２３】
図４に示されるように、ノイズシェーピング再量子化器２２８は２つの入力を受信し、１つの出力を生成する。第１の入力は剰余信号であり、すなわち周期累算器２１４の内容である。第２の入力はアンダーフロー信号である。アンダーフロー信号は実質的にはノイズシェーピング再量子化器２２８のためのクロックの働きをし、周期累算器２１４の内容が１未満になる度に、ノイズシェーピング再量子化器２２８がその状態を更新できるようにする。
【００２４】
剰余信号およびアンダーフロー信号に応じて、ノイズシェーピング再量子化器２２８は出力信号Ｎ／Ｓを生成し、その信号の範囲はノイズシェーピング再量子化器２２８の次数に応じて変化する。図４のノイズシェーピング再量子化器２２８は３次のノイズシェーパである。その場合に、そのノイズシェーパは８個の異なる出力値を生成し、その値の範囲は−３〜＋４に及ぶ。
【００２５】
これらの値は３ビットの２進数として表され、それらは可変パイプライン遅延２２６のマルチプレクサ３１２の選択入力に直接的に与えられることが好ましい。マルチプレクサ３１２の接続は、−３の値が最も小さな遅延を有する経路（アンダーフロー信号そのもの）を選択し、値が大きくなるにしたがって、遅延の大きな経路を選択するように構成される。＋４の値は、一連の３１０ａ‐３１０ｎ（図示せず）の７番目のＤフリップフロップの出力を選択する。こうして、ノイズシェーピング再量子化器２２８の出力Ｎ／Ｓは、周期累算器２１４に含まれる剰余値に応じて、その剰余値が１を下回るときに、可変パイプライン遅延３２６の遅延を調節する。
【００２６】
一般に、ノイズシェーパの次数が高くなると、ノイズシェーパはノイズを低い周波数から高い周波数に、より急峻に移動させる。それゆえ、一般的にはノイズシェーパの次数は高いことが好ましい。しかしながら、次数が高いノイズシェーパは、次数が低いノイズシェーパよりも占有する空間が大きくなり、実装形態が複雑になる。また次数が高いノイズシェーパでは、可変パイプライン遅延２２６がさらに多くのフリップフロップ３１０ａ‐３１０ｎを有し、マルチプレクサ３１２がさらに多くの入力を有する必要がある。本発明者は、ある程度の性能を確保するとともに、あまり複雑な構成にしないようにするには、３次のノイズシェーパを用いるべきであることを見いだした。
【００２７】
ノイズシェーパの構造をさらに詳細に検討すると、図４の３次ノイズシェーピング再量子化器２２８は、複数の加算器４１０、４１４、４１８、４２２、４２６および４２８と、複数のラッチ４１２、４１６、４１８、４３０および４４４を含む。各加算器は、指示された符号で、その２つの入力の値を加算し、出力信号を生成する。
【００２８】
ラッチ４１２、４１６および４２０はそれぞれ第１、第２および第３のカスケード接続された累算器を形成するように構成される。各ラッチの出力は、対応する加算器（それぞれ加算器４１０、４１４および４１８）の入力と加算され、ラッチへの次の入力を形成し、それはアンダーフロー信号の次のアサーション時に刻時されてラッチに取り込まれる。
【００２９】
最終的に、１つの累算器に関連付けられる各加算器の出力は、大きくなりすぎて、対応するラッチが収容できなくなり、オーバーフロー信号が生成される。第１、第２および第３の累算器からのオーバーフロー信号（それぞれ信号４４０、４４２および４４４）は個々の加算器の出力から分離され、Ｎ／Ｓ出力に直接的に送られる。オーバーフロー信号だけが出力に送られることが好ましい。
【００３０】
またノイズシェーピング再量子化器２２８は、ノイズシェーパの出力への途中でオーバーフロー信号を処理するための「第１の差」回路も含む。第１の差回路はそれぞれ、加算器（たとえば、２２４あるいは２２８）および現在の値（各ラッチのＤ入力）から以前の値（各ラッチのＱ出力）を減算するためのラッチ（たとえば、それぞれ４３０あるいは４３２）を含む。また、Ｎ／Ｓ出力信号を生成するために、加算器４２２および４２６も設けられる。
【００３１】
簡単にするために、図４に示される信号の具体的なビット幅は省略されている。ビット幅、ならびに加算器およびラッチの具体的な構成も明確にするために省略されている。しかしながら、ノイズシェーピング再量子化器２２８の詳細な構成は当業者には知られている。当業者であれば、実質的に同じ結果を達成しながら、図４に示される具体的なブロック構成が、図示されたブロック構成とは全く異なるように、大きく変更されることができることも理解されよう。それゆえ、図４のブロック構成は、よく知られている数多くのノイズシェーパのブロック構成の一例とみなされるべきであり、その具体的な形態は本発明にとって重要ではない。
【００３２】
フェーズロックループ
上記のように、可変パイプライン遅延２２６の出力は、その低周波数スペクトル純度を改善するようにノイズシェーピングされている、遅延されたアンダーフロー信号である。ノイズシェーピングによってもたらされる補正はサイクル毎に明らかにされるので、遅延されたアンダーフロー信号からジッタをフィルタリングするプロセスは、サイクル間のタイミングの変化に対して応答性が高いことが好ましいであろう。フェーズロックループに適用される場合に、これはフェーズロックループが線形であるべきであることを意味することを本発明者は理解している。
【００３３】
フェーズロックループの線形性は、フェーズロックループの位相検出器が線形な入力‐出力特性（behavior）を有するようにすることにより達成することができる。遅延されたアンダーフロー信号とＰＬＬ出力信号との間（位相検出器への２つの入力）の位相差が２倍にされる場合には、位相検出器の出力が２倍にされるであろう。位相検出器が線形でない場合には、出力クロックにジッタを加える相互変調プロダクト（生成物）が生成され、本発明はその十分な利点を発揮し損ねるようになるであろう。
【００３４】
基準クロック周波数に近い周波数を有するクロックを生成するために、位相検出器の出力にサンプル・ホールド回路を追加することにより、さらに性能上の利点を得ることができる。サンプル・ホールド回路は、出力クロックの周期に対し固定された位相で出力クロックのサイクル当たり一度、位相検出器の出力をサンプリングするように構成されることが好ましいであろう。この固定された位相は、出力クロックのゼロ交差に対応することが好ましい。ゼロ交差周囲のインターバルは、遅延されたアンダーフロー信号のノイズシェーピングが位相検出器の出力に影響を及ぼすインターバルに対応する。これらのインターバル中にサンプリングし、そのインターバル間でホールドすることにより、ノイズシェーピングに対するフェーズロックループの感度を高めることができる。
【００３５】
実装形態
フェーズロックループ２２０を除いて、クロック発生器２００は全てデジタルハードウエアで実装することができる。このハードウエアは、個別のデジタル素子の形をとることができるか、あるいは好ましくは、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）または特定用途向け集積回路（ＡＳＩＣ）の全てもしくはその一部の形をとることができる。ミクストシグナル（混合信号）ＡＳＩＣが用いられる場合には、回路全体をその１つの素子内に実装することができる。
【００３６】
クロック発生器２００の部品コストは、フェーズロックループを除いて、無視することができる。しかしながら、フェーズロックループは自動検査装置において幅広く用いられる。本発明人は、コストの付加を最小限に抑えながら、正確で、ジッタの少ないクロックを与えるために、クロック発生器２００を構成するデジタル回路を既にフェーズロックループを用いている既存の設計に追加することができるものと考える。
【００３７】
１００ＭＨｚの基準クロックと、３次ノイズシェーパとを用いるとき、ピコ秒未満のジッタを達成できるものと考えられる。この性能水準を保持しながら、概ね数マイクロ秒の整定時間を達成するために、フェーズロックループ２２０の帯域幅を１００ｋＨｚより広く設定することができる。
【００３８】
代替形態
１つの実施形態を記載してきたが、多数の代替形態あるいは変形形態を実施することができる。
【００３９】
ノイズシェーピング再量子化器２２８は３次ノイズシェーパとして記載されてきた。しかしながら、これは一例にすぎない。より高次のノイズシェーパを用いて、さらに良好な性能を与えることができるが、その場合には構成が複雑になる。同様に、より低次のノイズシェーパを用いることもできるが、その場合には、それに応じて性能が低下するが、構成は簡単になる。
【００４０】
上記のように、周期累算器２１４は、基準クロックの各サイクルにおいてデクリメントされ、その内容が１未満になるときにインクリメントされる。しかしながら、当業者であれば、この構造を大きく変更することができる。たとえば、周期累算器２１４は、任意のビット数だけ、カウントダウンではなくカウントアップし、その内容が閾値を下回るときに、カウントアップではなくカウントダウンするように構成することができる。周期累算器が２つの動作によって逆方向に作用する限り、インクリメントあるいはデクリメントの方向は重要ではない。さらに、閾値は「１」である必要はなく、周期累算器がリフレッシュされることになる時点を表す任意の数を用いることができる。通常、周期累算器２１４は多ビットレジスタ、たとえば３２ビットレジスタである。先に「１」として参照された値は、実際には、０〜２³²−１の２進数に対応する。数「１」は数学的に簡単にするために選択されたにすぎない。当業者であれば、所望の結果を生成するために、実際のバイナリ値が如何に基準化されることになるかがわかる。
【００４１】
上記の説明では、「望ましい」出力クロックは、分周器２１０に入力される被除数と同じ周波数を有する。しかしながら、これは一例にすぎない。周期累算器２１４がデクリメントされる量と比べて、インクリメントされる量を変更することにより、出力クロック周期は、分周器２１０に入力される「望ましい」周期とは異なる周期に変更されることができる。その出力クロック周波数は、フェーズロックループ２２０の周波数利得を適用ことにより変更されることもできる。当業者であれば、フェーズロックループが、周波数を逓倍あるいは分周するように、あるいは入力信号の逓倍および分周の組み合わせＮ／Ｍを生成するように構成されることができることがわかる。それゆえ、本発明は、厳密に分周器２１０に入力される値を有するクロック信号を生成することに限定されるものとみなされるべきではない。
【００４２】
それゆえ、本明細書に開示された本発明の特定の実装形態は、本発明の範囲内で当業者によって幅広く変更されることができることは理解されたい。それゆえ、本発明は特許請求の範囲の精神および範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【図１】 直接デジタル合成の従来の技法を用いて動作する周波数シンセサイザの簡略化されたブロック図である。
【図２】 本発明によるクロック発生器の簡略化されたブロック図である。
【図３】 図２のクロック発生器で用いるための可変パイプライン遅延の詳細なブロック図である。
【図４】 図２のクロック発生器で用いるためのノイズシェーピング再量子化器の詳細なブロック図である。

Claims (17)

1. 所望の周期を有する所望の波形を生成する方法であって、
   前記所望の周期を基準クロック周期で割った値と、第１の所定値との一方を選択的に出力するステップと、
   前記選択的出力と第２の所定値とを加算するステップと、
   前記加算された値を、前記基準クロックによりクロックされる周期アキュムレータによってインクリメントするステップと、
   前記周期アキュムレータの値が所定レベルを横切るとき、アンダーフロー検出器によってアンダーフロー信号を生成するステップと、
   前記アンダーフロー信号に応答して、前記選択的出力を制御するステップと、
   前記周期アキュムレータの値をノイズシェーピングして、少なくとも１つのノイズシェーピングされた信号を生成するステップと、
   前記アンダーフロー信号を、前記少なくとも１つのノイズシェーピングされた信号に応答して決定されたインターバルだけ選択的に遅延させるステップであって、該選択的に遅延させるステップは、遅延されたアンダーフロー信号を生成するとともに、該遅延されたアンダーフロー信号からジッタを除去するステップを含む、ステップと、
   を含む方法。
2. 前記アンダーフロー信号の各サイクルは、前記基準クロックの周期の整数倍に実質上等しい周期を有する請求項１に記載の方法。
3. 前記ノイズシェーピングするステップは、前記アンダーフロー信号内のジッタを、相対的に低い周波数から相対的に高い周波数に再分布させることを含む請求項１に記載の方法。
4. 前記ジッタを除去するステップは、前記遅延されたアンダーフロー信号をフェーズロックループに通すことを含む請求項１に記載の方法。
5. 前記フェーズロックループは、前記遅延されたアンダーフロー信号が実質的ジッタを含む周波数よりも低いカットオフ周波数を有する請求項４に記載の方法。
6. 前記フェーズロックループは出力信号を生成し、出力信号を生成する位相検出器を含み、該方法はさらに、
   二者択一的に、前記位相検出器の前記出力信号をサンプリングおよびホールドすることを含み、
   ホールドするステップは、前記フェーズロックループの前記出力信号の各サイクルに対して一致する位相で行われる請求項４に記載の方法。
7. 前記第１の所定値は、値「０」である請求項１に記載の方法。
8. 前記第２の所定値は、値「−１」である請求項１に記載の方法。
9. 前記選択的に遅延させるステップは、前記アンダーフロー信号を、前記基準クロックの整数倍だけ遅延させることを含む請求項１に記載の方法。
10. クロック発生器であって、
    所望の周期を基準クロック周期で割った値と、第１の所定値とを選択的に出力する選択手段と、
    前記選択手段の出力と第２の所定値とを加算する加算手段と、
    前記基準クロックによってクロックされ、前記加算手段の出力をインクリメントする周期アキュムレータと、
    前記周期アキュムレータの値が所定レベルを横切るとき、アンダーフロー信号を生成するアンダーフロー検出器であって、前記アンダーフロー信号を前記選択手段の制御入力に出力するアンダーフロー検出器と、
    前記周期アキュムレータおよび前記アンダーフロー検出器に結合され、前記周期アキュムレータの値に応答してノイズシェーピング信号を生成するノイズシェーピング再量子化器と、
    前記アンダーフロー検出器および前記ノイズシェーピング再量子化器とに結合され、前記ノイズシェーピング信号に応答して前記アンダーフロー信号を選択的に遅延させる可変パイプライン遅延と、
    を備えたクロック発生器。
11. 前記可変パイプライン遅延に結合され、前記アンダーフロー信号の選択的に遅延されたサイクルを受信するフェーズロックループをさらに含む請求項１０に記載のクロック発生器。
12. 前記フェーズロックループは、前記アンダーフロー信号の前記遅延されたサイクルが実質的ジッタを有する周波数よりも低いカットオフ周波数を有する請求項１１に記載のクロック発生器。
13. 前記フェーズロックループは、位相検出器の出力に結合されるサンプル・ホールド回路を含む請求項１１に記載のクロック発生器。
14. 前記サンプル・ホールド回路は、前記所望の信号の所定の位相に応答するホールド状態を有するように構成および配置される請求項１３に記載のクロック発生器。
15. 前記第１の所定値は値「０」であり、前記第２の所定値は値「−１」である請求項１０に記載のクロック発生器。
16. 前記可変パイプライン遅延は、前記アンダーフロー信号の各サイクルを基準クロック周期の整数倍だけ遅延させる請求項１０に記載のクロック発生器。
17. 前記ノイズシェーピング信号は、前記アンダーフロー信号の各サイクルが遅延される基準クロックサイクルの数を決定する請求項１６に記載のクロック発生器。

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