JP3900679B2 - デジタルpll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、2重ループのデジタルPLL回路に関する。
【0002】
【従来の技術】
従来より、入力信号のn倍の周波数で且つ該入力信号に位相ロックした出力信号を得る手段として、出力信号を分周手段でn分周して得られるn分周信号と入力信号とを位相比較手段で位相比較し、上記出力信号を生成する発信手段の発信位相を上記位相比較手段の比較出力として得られる位相差信号で帰還制御するようにしたPLL回路が知られている。そして、アナログ位相比較器による比較出力で電圧制御型発振器(VCO)の発信周波数を制御するようにしたアナログPLL回路や原理的にアナログPLL回路の一部あるいは全部をデジタル回路で構成したデジタルPLL回路が実用化されている。
【0003】
例えば、HDTV方式のビデオ信号を処理するデジタルビデオ信号処理回路では、入力ビデオ信号の水平同期パルスから、入力水平同期パルスのn倍の周波数のクロックを形成するのに、PLL回路が用いられている。
【0004】
図33に、基準入力信号の周波数frefをn倍にして周波数fck(fck=n×fref)の出力クロックCKを生成するアナログPLL回路100の一例を示す。このアナログPLL回路100は、アナログ位相比較器101に基準入力信号が入力され、帰還カウンタ102でn分周された出力クロックCKとの位相を比較する。そして、このアナログPLL回路100は、位相比較した結果をアナログループフィルタ103に出力し、アナログループフィルタ103からの直流成分をアナログVCO104に供給することにより、基準入力信号の周波数frefをn倍した周波数fckを有する出力クロックCKを生成する。
【0005】
つぎに、従来において提案されていたデジタル位相比較型のPLL回路110を図34に示す。この図34に示したデジタル位相比較型のPLL回路110は、基準信号端子に供給される基準入力信号S(fref)の周波数frefのn倍の周波数fck=n・frefの出力クロックCK(fck)をアナログVCO111により形成して出力端子から出力するものであって、上記基準信号入力端子から基準入力信号S(fref)が供給されるとともに上記アナログVCO111により形成された出力クロックCK(fref)が帰還カウンタを介して供給されるデジタル位相比較器112と、アナログ位相比較器113の比較出力がアナログループフィルタ114を介して制御信号として上記アナログVCO111に供給されることにより、該アナログVCO111の発振周波数を帰還制御するようにした内ループ(アナログVCO111→デジタルVCO115→アナログ位相比較器113→アナログループフィルタ114→アナログVCO111)を構成するとともに、上記デジタル位相比較器112の比較出力が、デジタルループフィルタ116を通過した比較結果が上記アナログVCO111の発振周波数を帰還制御するようにした外ループ(アナログVCO111→帰還カウンタ117→デジタル位相比較器112→デジタルVCO111→アナログ位相比較器113→アナログループフィルタ114→アナログVCO111)を構成してなる。また、このデジタルPLL回路110における帰還カウンタ117,デジタル位相比較器112,デジタルループフィルタ116,デジタルVCO115は、単一クロックで動作するデジタル処理ブロック120を構成している。
【0006】
このような図34に示したPLL回路110は、内ループと外ループを構成することで、出力クロックCK自身だけで動作する、単一クロックのロジック回路で構成できる。また、このPLL回路110において、外ループが安定して動作するためには、内ループの帯域fp-Loopが外ループの帯域よりも広くなければならないので、アナログ位相比較器113の比較周波数は、基準入力信号の周波数に依存しない高い周波数となる。従って、上述のアナログPLL回路100と比較してアナログPLLのループ帯域fp-Loopを高くすることができる。従って、アナログPLLに加わる多くのノイズを抑制することができる。
【0007】
さらに、上述の図34に示したPLL回路110におけるデジタルVCO115の量子化精度の高い理想的な特性で構成するには、図35に示すように、図34のPLL回路110にサイン波テーブル131と、多ビットD/A132と、アナログポストフィルタ133とを用いて、帰還パイロット信号のジッタを抑制し、ノイズの少ないサイン波を発生させる手法がある。
【0008】
また、図35に示したPLL回路130では、多ビットD/A132を用いた一例を挙げたが、図36に示すように、1ビットD/A141に置き換え、デジタルVCO155を累加器134としたPLL回路140がオーディオの分野で用いられている。この1ビットD/A141は、ノイズシェーパ142と、アナログポストフィルタ143とから構成されている。このPLL回路140では、1ビットD/A141である程度の量子化精度を確保するために、動作クロックの周波数fckに対してD/Aの信号帯域を低めに、すなわち帰還パイロット信号の周波数fp_var=fp_refを低めに設定しなければならないので、内ループの帯域fp_Loopも図35に示したPLL回路130と比較して低くなってしまう。
【0009】
一方、デジタル位相比較型のPLL回路150としては、特開平9-23155号公報で開示されているように、図37に示すようなものがある。このPLL回路150は、アナログ回路で構成された内ループ(アナログVCO111→可変分周器151→アナログ位相比較器113→アナログループフィルタ114→アナログVCO111)と、外側にこれを制御するデジタル回路からなる外ループ(アナログVCO111→帰還カウンタ117→デジタル位相比較器112→デジタルループフィルタ116→ノイズシェーパ152→可変分周器151→アナログ位相比較器113→アナログループフィルタ114→アナログVCO111)とを有する。アナログ回路で構成された内ループには、周波数fp_refの基準パイロット信号を外部から供給する。外ループを構成するデジタル回路(デジタル位相比較器112、デジタルループフィルタ116、ノイズシェーパ152、可変分周器151、帰還カウンタ117)は、出力クロックCK自身だけで動作する、単一クロックのロジック回路で構成できる。
【0010】
なお、上述のPLL回路150は、出力クロックCKを帰還カウンタ117及び可変分周器151に出力される一例について説明したが、実際は同期回路を構成して各タイミングの伝搬を確実にするために、出力クロックをデジタル位相比較器112、デジタルループフィルタ116、1次ノイズシェーパ152にも供給する場合もある。
【0011】
上述したPLL回路150のデジタル位相比較器11は、図38に示すように、基準入力信号S(fref )の立ち上がりエッジを検出するエッジ検出器161と、上記帰還カウンタ117による上記出力クロックCKのn分周データからランプ波形状の位相エラーデータを発生する位相エラー発生器162と、この位相エラー発生器162により発生された位相エラーデータを上記エッジ検出器161によるエッジ検出のタイミングでラッチする位相エラーラッチ回路163により構成される。この図38に示した構成のデジタル位相比較器112において、上記エッジ検出器161は、基準入力信号S(fref )の立ち上がりエッジを検出したら、1クロック幅の検出パルスを上記位相エラーラッチ回路163に供給する。また、上記位相エラー発生器162は、上記帰還カウンタ117においてn=64として上記出力クロックCKを64分周した6ビット幅の64分周データについて、上記64分周データが0のときに16(エラーとしては±0)を中心に0〜31(エラーとしては+15〜−16)の間で−1の勾配を持つ5ビットの位相エラーデータに変換する。そして、上記位相エラーラッチ回路163は、上記エッジ検出器161から供給される立ち上がりエッジの検出パルスのタイミングで、上記5ビットの位相エラーデータをラッチして、そのまま5ビット幅で出力する。この図38に示した構成のデジタル位相比較器112では、上記位相エラーラッチ回路163によるラッチ出力として、出力クロックCK単位の分解能の位相エラーデータを得ることができる。
【0012】
ここで、上記デジタル位相比較器112は、例えば図39に示すように、ランプ波形状の基準入力信号S(fref )をデジタル化するA/D変換器171と、上記帰還カウンタ117によるn分周データをデコードするデコード回路172と、上記A/D変換器171によるデジタル出力として得られる位相エラーデータを上記デコード回路172によるデコード出力のタイミングでラッチする位相エラーラッチ回路173により構成しても良い。この図39に示した構成のデジタル位相比較器121では、上記位相エラーラッチ回路173によるラッチ出力として、出力クロックCK以下の分解能の位相エラーデータを得ることができる。
【0013】
【発明が解決しようとする課題】
しかし、上述の図35に示したPLL回路130では、デジタル回路120がデジタル位相比較器112、デジタルループフィルタ116、累加器134、サイン波テーブル131及び帰還カウンタ117からなり、アナログ回路が多ビットD/A132、アナログポストフィルタ133、アナログ位相比較器113、アナログループフィルタ114及びアナログVCO111からなることから、回路量が多いという欠点がある。
【0014】
また、図36に示したPLL回路140では、図35に示したPLL回路130と比較してノイズが大きくなるが、ノイズシェーパ142というロジックが増える代わりにプロセスの複雑な多ビットD/A132がなくなり、ロジック部(デジタル位相比較器112、デジタルループフィルタ116、ノイズシェーパ142)をLSI化する前提なら全体の回路量は減る。しかし、アナログポストフィルタ143、アナログループフィルタ114という2つのアナログのフィルタがなお存在しており、回路量がまだ多い。
【0015】
また、図37に示したPLL回路150では、図34に示したPLL回路110と比較すると、D/Aコンバータがない分回路量は減っている。しかし、このPLL回路150においては、PLLがロックすると、出力クロックCKは基準入力信号の周波数frefに対して位相が固定するが、周波数frefで位相比較しているため、ロックまでの応答時間が長いという問題点を有する。
【0016】
そこで、本発明は、上述したような実情に鑑みて提案されたものであり、PLLをロックするまでの応答時間を少なくするとともに、回路規模が小さいデジタルPLL回路を提供することを目的とする。
【0017】
【課題を解決するための手段】
上述の課題を解決する本発明に係るデジタルPLL回路は、基準入力信号の周波数f ref をn倍して周波数nf ref の出力信号を生成するデジタルPLL回路において、外部から供給された周波数f/mの基準パイロット信号と、上記出力信号を可変分周手段でm分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第1のループと、基準入力信号の各周期で出力信号をカウントして、nとの差分を評価値として生成するデジタル周波数比較手段と、上記評価値を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第1のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第2のループとを有し、さらに、上記ノイズシェーパと上記可変分周手段との間に配されたスイッチ手段を備え、上記スイッチ手段は、上記第1のループ及び上記第2のループを使用するモードと、第1のループのみを使用するモードとを切り替えることを特徴とする。
また、本発明の他のデジタルPLL回路は、上記ノイズシェーパを制御する制御手段を備え、上記制御手段は、上記ノイズシェーパが制御する上記可変分周手段の分周比を制御する制御信号を生成するようにしたものである。
【0018】
このようなデジタルPLL回路は、第1のループにおいてアナログ位相比較して出力信号の周波数を制御し、第2のループにおいて第1のループで周波数が制御された出力信号の周波数と基準入力信号とをデジタル周波数比較して第1のループを構成する可変分周器の分周比を制御する。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【0020】
本実施の形態に係るデジタルPLL回路1は、例えば図1に示すように構成される。この図1に示したデジタルPLL回路1は、基準信号入力端子10に供給される基準入力信号S(fref)の周波数frefのn倍の周波数fck=n・fref の出力クロックCK(fck)をアナログVCO8により形成して出力端子12から出力するものであって、上記基準信号入力端子10から基準入力信号S(fref )が供給されるとともに上記アナログVCO8により形成された出力クロックCK(fck)が供給されるデジタル周波数比較器2と、上記基準入力信号S(fref)の周波数frefよりも十分に高い周波数fp_refの基準パイロット信号S(fp_ref)が基準パイロット信号入力端子11から供給されるとともに上記アナログVCO8により形成された出力クロックCK(fck)が可変分周器5を介して供給されるアナログ位相比較器6を備える。そして、上記アナログ位相比較器6の比較出力がアナログループフィルタ7を介して制御信号として上記アナログVCO8に供給されることにより、該アナログVCO8の発振周波数を帰還制御するようにした内ループ(アナログVCO8→可変分周器5→アナログ位相比較器6→アナログループフィルタ7→アナログVCO8)を構成するとともに、上記デジタル周波数比較器2の比較出力が、積分器3を介してノイズシェーパ4に供給され、このノイズシェーパ4から分周比制御データKとして上記可変分周器5に供給されることにより、上記アナログVCO8の発振周波数を帰還制御するようにした外ループ(アナログVCO8→デジタル周波数比較器2→積分器3→ノイズシェーパ4→可変分周器5→アナログ位相比較器6→アナログループフィルタ7→アナログVCO8)を構成してなる。また、このデジタルPLL回路1におけるデジタル周波数比較器2,積分器3,ノイズシェーパ4及び可変分周器5は、単一クロックで動作するデジタル処理ブロック20を構成している。
【0021】
デジタル周波数比較器2及び積分器3は、図2に示すように、150Hzの基準入力信号Sの立ち上がりエッジを生成するパルス生成器21と、アナログVCO8から供給される出力クロックCKの波数をカウントするメインカウンタ22と、0〜17のカウントを繰り返すクロックカウンタ23と、出力クロックCKの波数に基づく段数mを検出するステップカウンタ24と、レジスタ25とを有し、基準入力信号SとアナログVCO8からの出力クロックCKとのデジタル周波数比較を行っている。このデジタル周波数比較器2は、メインカウンタ22を用いて、基準入力信号S(fref)の1周期の間に出力クロックCKをカウントし、波数を得る。この波数は、例えば「279000」波であればPLLはロックした状態である。そして、「279000」波に対して波数がずれていれば出力クロックCKは基準入力信号に対してずれていることとなる。デジタル周波数比較器2は、下記表1に示すように、波数のずれに応じて±7段階(計15段階)の段数mを示す段数信号をステップカウンタ24により生成して、積分器3に出力する。
【0022】
【表1】
【0023】
このデジタル周波数比較器2は、周波数比較を行うときには、先ずパルス生成器21から150Hzの立ち上がりエッジパルスを生成することにより、リセットパルスを生成する。また、このエッジパルスのタイミングに基づいて各カウンタ22,23及びレジスタ25の初期化を行うとともに、信号生成器26を介してステップカウンタ24及びレジスタ27を初期化する。なお、ステップカウンタ24の初期値は「7」であり、クロックカウンタ23の初期値は「17」である。
【0024】
次に、パルス生成器21により生成されたエッジパルスにより、メインカウンタ22がリセットされ、計数の動作を行う。このメインカウンタ22は、波数が所定の値に達したと判断したらクロックカウンタ23に「enb18」という信号をたて、次にパルス生成器21から150Hzのパルスがくるまで保持しておく。なお、上記所定の値は、例えばNTSC(National Television System Committee)信号(149.85Hz)に同期した信号を生成するときには279161とされ、PAL(Phase Alternation by Line)信号(150Hz)に同期した信号を生成するときには278882とされる。次に、メインカウンタ22からの「enb18」という信号により、クロックカウンタ23は、0〜17までのカウントを開始する。次に、クロックカウンタ23が0〜17までの計18をカウントする度に、ステップカウンタ24は、初期値の「7」から「1」だけ減算され、この段数信号をレジスタ25に書き込む。
【0025】
次に、レジスタ25に書き込まれた段数信号は、積分器3に入力される。この積分器3は、前の周期の分周比に周波数比較の段数信号を加算して、次の分周比とするものである。この積分器3は、レジスタ25からの段数信号が入力される加算器28と、リミッタ29とからなる。
【0026】
加算器28には、レジスタ25から段数信号が入力されるとともに、レジスタ27から段数m’を示す段数信号が入力される。そして、この加算器28は、入力された段数m’を加算して新たな段数信号を生成し、リミッタ29に出力する。リミッタ29は、加算器28で加算した結果得た段数を±256以内に制限するもので、これにより周波数可変範囲を41.175〜42.525MHzとする。例えば、加算器28からの段数が「−3」とすると、下記表1より、デジタル周波数比較器2での周波数比較した結果の周波数の誤差は、「-0.0228〜-0.0163%」である。そして、次の分周比は「−3」とされるので、周波数はおよそ
2.64kHz×3/41.85MHz=0.0189%
増加することとなり、基準入力信号Sの周期が変化していなければ、周波数の誤差は-0.0039〜+0.0026%となり段数m’は「0」に近づいていく。
【0027】
次に、図3に、デジタル周波数比較器2が段数m’を算出するときのタイミングチャートを示す。この図3によれば、メインカウンタ22には、(a)及び(b)に示すように、150Hzの信号及びエッジパルスがパルス生成器21から入力される。そして、メインカウンタ22は、(c)に示すように、波数を0からカウントして、例えば278882波で定常状態に達する。そして、波数が所定の値となると、メインカウンタ22は、時刻t1においてクロックカウンタ23に「enb18」という信号を出力する。クロックカウンタ23は、「enb18」という信号を入力したら、0〜17までのカウントを行い、時刻t2に至るまで繰り返す。ここで、時刻t1から時刻t2まででは、0〜17を7回カウントすることにより、段数mを初期値の「7」から「0」とし、(d)及び(e)に示すように、ステップカウンタ24の段数mを「0」とする。そして、このデジタル周波数比較器2では、段数mを「0」として積分器3に出力する。時刻t3では、再び段数mを初期値の「7」とし、一方、時刻t4から時刻t5まででは、0〜17をカウントすることにより、段数mを初期値の「7」から「−7」とし、(d)及び(e)に示すように、ステップカウンタ24の段数mを「−7」とする。
【0028】
つぎに、クロックカウンタ23が動作を開始してから段数信号を生成する一例について図4を参照してさらに詳しく説明する。先ず、(a)及び(b)に示すように、「enb18」を示す信号がたってから、エッジパルスが生成されるまで、クロックカウンタ23で0〜17までを繰り返しカウントする。そして、クロックカウンタが0〜17までをカウントして、(c)に示すように時刻t6に達すると、クロックカウンタ23は、(d)に示すような信号をステップカウンタ24に出力する。そして、ステップカウンタ24は、段数mを初期値の「7」から1だけ減算して、「6」とする。このようにクロックカウンタ23が0〜17までをカウントする度に、ステップカウンタ24は、段数mを減算していくこととなる。そして、(a)に示すように、時刻t7でエッジパルスが生成されると、時刻t7での段数mが「−3」を示す段数信号をステップパルス24で生成してレジスタ25に出力する。そして、レジスタ25からの段数mは、加算器28に出力され、レジスタ27の段数m’とレジスタ25からの段数とを加算することで(f)に示すように、新たな段数m’を生成する。一方、エッジパルスが生成されると、ステップカウンタ24は、初期化され、再び「7」とされる。
【0029】
次に、デジタル周波数比較器2で段数mを生成するときにおいて、新たな段数m’を生成してリセットを行うときのタイムチャートを図5に示す。デジタル周波数比較器2は、上述のように、(a)に示すクロックの周波数、(b)に示す150Hzに基準入力信号Sに応じて動作する。ここで、パルス生成器21により(c)に示すエッジパルスが時刻t8において生成されたときには、(d)に示す「enb18」もたたなくなり、(e)に示すクロックカウンタ23でのカウントも中止初期化する。エッジパルスが生成される前には、(f)に示すように、ステップカウンタ23で0〜17までのカウントがなされ、(i)示すように段数が生成されている。エッジパルスが生成された後は、(g)に示すようにクロックパルスで所定時間をカウントするとともに、(j)に示すように、時刻t8から時刻t9に至るまで加算器28による加算処理、リミッタ29による計算がなされることとなる。そして、(k)に示すように、リミッタ29からの段数m’が時刻t9においてレジスタ27に入力され、当該レジスタ27から段数m’を出力する。そして、(h)に示すように、t10において再びエッジパルスが生成されることにより、(i)に示す段数も「7」とされる。
【0030】
ノイズシェーパ4は、図6に示すように、例えば1次ノイズシェーパの一般形のものが使用可能である。この1次ノイズシェーパは、上記積分器3からの段数信号が供給される第1の加算器31と、この第1の加算器31の加算出力が供給される量子化器33及び第2の加算器32と、上記量子化器33の出力が供給される(−1)乗算器35と、上記第2の加算器32の加算出力が供給されるレジスタ36とを備え、上記量子化器33の出力が上記(−1)乗算器35を介して上記第2の加算器32に供給され、この第2の加算器32の加算出力が上記可変分周器5からのイネーブル信号のタイミングで上記レジスタ36によりラッチされて上記第1の加算器31に供給されるようになっている。
【0031】
このような構成の1次ノイズシェーパを用いたノイズシェーパ4は、上記量子化器33から+6dB/octの周波数特性のノイズスペクトラムを持つ出力を分周比制御データKとして上記可変分周器5に供給することになる。
【0032】
なお、上記第1の加算器31の加算出力をz+1ビットとし、このz+1ビットの加算出力について、上記量子化器33もによりLSB側の下位zビットを捨ててMSB側の1ビットを出力するものとすれば、1次ノイズシェーパを用いたノイズシェーパ4は、上記量子化器33、(−1)乗算器34及び第2の加算器32を省略して、図7に示すように、加算器31と、この加算器31の加算出力を上記可変分周器5から供給されるイネーブル信号によってラッチして該加算器31に供給するレジスタ36により構成することができる。
【0033】
さらに、2次ノイズシェーパを用いたノイズシェーパ4は、その一般形を図8に示すように、上記積分器3からの段数信号が供給される第1の加算器31と、この第1の加算器31の加算出力が供給される第2の加算器32と、この第2の加算器32の加算出力が供給される量子化器33および第3の加算器38と、上記量子化器33の出力が供給される第1の(−1)乗算器35と、上記第3の加算器38の加算出力が供給される第1のレジスタ36と、この第1のレジスタ36の出力が供給される第2の(2)乗算器37及び第2のレジスタ39と、この第2のレジスタ39の出力が供給される第3の(−1)乗算器40とを備え、上記量子化器33の出力が上記第1の(−1)乗算器35を介して上記第3の加算器38に供給され、この第3の加算器38の加算出力が上記可変分周器5からのイネーブル信号のタイミングで上記第1のレジスタ36によりラッチされて上記第2の(2)乗算器37を介して上記第2の加算器32に供給されるとともに、上記第1のレジスタ36のラッチ出力すなわち上記第3の加算器38の加算出力が上記可変分周器5からのイネーブル信号のタイミングで上記第2のレジスタ39によりラッチされて上記第3の(−1)乗算器40を介して上記第1の加算器31に供給されるようになっている。
【0034】
このような構成の2次ノイズシェーパを用いたノイズシェーパ4は、上記量子化器33から+12dB/octの周波数特性のノイズスペクトラムを持つ出力を分周比制御データKとして上記可変分周器5に供給することになる。
【0035】
なお、上記第2の加算器32の加算出力をz+2ビットとし、このz+2ビットの加算出力について、上記量子化器33によりLSB側の下位zビットを捨ててMSB側の2ビットを出力するものとすれば、2次ノイズシェーパを用いたノイズシェーパ4は、上記量子化器33及び第1の(−1)乗算器35及び第3の加算器38を省略して、図9に示すように、第1及び第2の加算器31,32と、この加算器32の加算出力を上記可変分周器5から供給されるイネーブル信号によってラッチして第2の(2)乗算器37を介して上記第2の加算器32に供給する第1のレジスタ36と、この第1のレジスタ36のラッチ出力を第3の(−1)乗算器69を介して上記第1の加算器31に供給する第2のレジスタ39により構成することができる。
【0036】
上記可変分周器5は、上記ノイズシェーパ4から供給される分周比制御データKに応じた分周比で上記アナログVCO8からの出力クロックCK(fck)を分周するものであって、その分周出力を帰還パイロット信号S(fp_var )として上記アナログ位相比較器6に供給する。
【0037】
可変分周器5は、例えば図10に示すように構成される。この図10に示した可変分周器5は、上記ノイズシェーパ4から分周比制御データKが供給されるロード値生成回路41と、上記アナログVCO8からの出力クロックCK(fck)をカウントするカウンタ42と、このカウンタ42の出力が供給されるデコーダ43を備える。
【0038】
この可変分周器5は、上記ロード値生成回路41により上記分周比制御データKに応じて生成されたロード値が上記デコーダ43によるデコード出力のタイミングでロードされることにより、上記デコーダ43によるデコード出力として、上記ノイズシェーパ4から供給される分周比制御データKに応じた分周比で上記アナログVCO8からの出力クロックCK(fck)を分周した帰還パイロット信号S(fp_var )を上記アナログ位相比較器6に供給する。
【0039】
ここで、図11にノイズシェーパ4の詳細なブロック図を示す。この2次ノイズシェーパとは、上述の図9に示したノイズシェーパと同様の構成を有し、レジスタ61を介して10ビットの段数m’が入力されるとともに、(−1)乗算器63からの10ビットの信号及び(2)乗算器64からの10ビットの信号が入力される。そして、12ビットの加算器62は、(f)=512+m’という加算を行うとともに、(i)=(f)+(g)+(h)の加算を行い、当該加算結果(i)の上位3ビットををレジスタ65に出力するとともに、結果(i)の下位9ビットをレジスタ67に出力する。レジスタ66には、レジスタ67の出力が入力される。ここで、(−1)乗算器63にはラッチ回路66からの下位の9ビットのデータが入力され、(2)乗算器64にはラッチ回路67からの下位の9ビットのデータが入力される。ここで、レジスタ65には、加算器62からの加算結果のうちの上位の3ビットが入力されて、当該加算結果をカウンタ68に出力する。このカウンタ68は、レジスタ65からの加算結果に応じて分周比を決定する分周比制御データKを生成するものであり、例えば、レジスタ65からの出力が「0」のときには、29分周で出力クロックCKを分周するような分周比制御データKを生成して可変分周器5に出力する。
【0040】
このノイズシェーパ4は、平均分周比をNとすると、
N=30+{(512+m’)/512}
となる。ここで、段数m’は-256≦m’<256である。この図11に示したノイズシェーパ4及び可変分周器5と内ループとを組み合わせることにより、出力クロックCKの周波数fckは、
1.35MHz*30.5=41.175≦fck<1.35MHz*31.5=42.525MHz
となる。そして、この出力クロックCKは、基準パイロット信号より、
1.35MHz/512=2.64KHz
の分解能で得ることができる。なお、基準入力信号Sが150Hzで、デジタルPLL回路1がロックした状態であるときには、平均分周比Nは「31」となり、新たな段数m’は「0」となる。
【0041】
また、この可変分周器5は、図12に示すように、ノイズシェーパ4に制御されることにより3〜4分周で動作するものであっても良い。この図12に示すデジタルPLL回路1では、出力クロックCKがデジタル周波数比較器2及び可変分周器5にしか供給されていない一例について示しているが、ノイズシェーパ4に供給しても良い。
【0042】
この3〜4分周の可変分周器5と1次ノイズシェーパとの関係を図13に示す。このノイズシェーパ4は、例えば5ビットの信号が(1)乗算器51及びレジスタ52から供給されて、6ビットの分周比制御データKを出力する加算器53と、1クロック幅のイネーブル信号のタイミングでラッチする5ビット幅のレジスタ54とからなる。このノイズシェーパ4は、結果的に5ビット幅の信号をレジスタ54に供給し、段数m’を可変分周器5に1ビット幅の分周比制御データKを可変分周器5に供給して、当該可変分周器5を3〜4分周で動作させる。
【0043】
すなわち、ノイズシェーパ4から出力される分周比制御データKの時系列は、ノイズシェーパ4に入力される信号fが「0」であるときには、K=00000000000000000000000000000000を繰り返すことになり、「1」の出現率が「0/32」で平均値が「0/32」となる。また、ノイズシェーパ4に入力される段数m’が「1」のときの分周比制御データKの時系列は、K=00000000000000000000000000000001を繰り返すことになり、「1」の出現率が「1/32」で平均値が「1/32」となる。さらに、上記段数m’が「2」のときの分周比制御データKの時系列は、K=0000000000000001000000000000001を繰り返すことになり、「1」の出現率が「2/32」で平均値が「2/32」となる。以下同様に、上記段数m’が「n」のときの分周比制御データKの時系列は「1」の出現率が「(n−1)/32」で平均値が「(n−1)/32」となる。これにより、上記可変分周器7の分周比は、「4」の出現率が「(n−1)/32」であって平均分周比Nが「3+(n−1)/32」となり、上記位相エラーデータが正方向に大きくなるにしたがって、帰還パイロット信号S(fp_var )の間隔クロック数の平均値すなわち平均分周比Nは小さくなる。このノイズシェーパ4から可変分周器5に出力される分周比制御データKは、「0」であるときには可変分周器5を3分周で動作させるように制御し、「1」であるときには可変分周器5を4分周で動作させるように制御する。
【0044】
すなわち、分周比の時系列は、ノイズシェーパ4に入力される段数データm’が「0」であるときには、K=33333333333333333333333333333333を繰り返すことになり、「4」の出現率が「0/32」で平均分周比Nが「3+0/32」となる。また、ノイズシェーパ4に入力される段数データm’が「1」のときの分周比の時系列は、K=33333333333333333333333333333334を繰り返すことになり、「4」の出現率が「1/32」で平均分周比Nが「3+1/32」となる。さらに、上記段数データm’が「2」のときの分周比の時系列は、K=3333333333333334333333333333334を繰り返すことになり、「4」の出現率が「2/32」で平均分周比Nが「3+2/32」となる。以下同様に、上記段数データm’が「n」のときの分周比の時系列は「1」の出現率が「(n−1)/32」で平均分周比Nが「3+(n−1)/32」となる。これにより、上記可変分周器5の分周比は、「4」の出現率が「(n−1)/32」であって平均分周比が「3+(n−1)/32」となり、上記段数データm’が正方向に大きくなるにしたがって、帰還パイロット信号S(fp_var )の間隔クロック数の平均値すなわち平均分周比Nは小さくなる。
【0045】
このように可変分周器5の分周比が可変制御されることによって、上記アナログVCO8の発振周波数すなわち出力クロックCK(fck)の周波数fckは、上記アナログ位相比較器6の比較出力を制御信号としてアナログVCO8の発振周波数を帰還制御する内ループが定常状態に達した後は、位相エラーデータの値nと基準パイロット信号S(fp_ref )の周波数fp_ref とで意義的に決まる周波数fck={3+(n−1)/32}×fp_ref に落ちつくことになる。
【0046】
すなわち、出力クロックCKの発信周波数の時系列は、ノイズシェーパ4に入力される段数m’が「0」であるときには、可変分周器5の分周比は、「3+0/32」とされ、その結果出力クロックCKの周波数fckは「(3+0/32)×fp_ref」となる。また、ノイズシェーパ4に入力される段数データm’が「1」であるときには、可変分周器5の分周比は、「3+1/32」とされ、その結果出力クロックCKの周波数fckは「(3+1/32)×fp_ref」となる。さらに、ノイズシェーパ4に入力される段数m’が「2」であるときには、可変分周器5の分周比は、「3+2/32」とされ、その結果出力クロックCKの周波数fckは「(3+2/32)×fp_refとなる。以下同様に、ノイズシェーパ4に入力される段数m’が「n」であるときには、可変分周器5の分周比は、「3+n/32」とされ、その結果出力クロックCKの周波数fckは「(3+n/32)×fp_refとなる。
【0047】
このように、ノイズシェーパ4、可変分周器5、アナログ位相比較器6、アナログループフィルタ7及びアナログVCO8の各部が段数m’で周波数が制御されるVCOとして扱えるので、デジタル周波数比較器2と積分器3とをあわせることにより、デジタルPLL回路1として構成される。
【0048】
また、上記アナログ位相比較器6は、上記基準パイロット信号入力端子11から供給される基準パイロット信号S(fp_ref )と上記可変分周器5から供給される帰還パイロット信号S(fp_var )とを位相比較するもので、その比較出力として、上記基準パイロット信号S(fp_ref )に対して帰還パイロット信号S(fp_var )の位相が遅れている場合には正の位相エラー信号を上記アナログループフィルタ7を介して制御信号として上記アナログVCO8に供給し、また、上記基準パイロット信号S(fp_ref )に対して帰還パイロット信号S(fp_var )の位相が進んでいる場合には負の位相エラー信号を上記アナログループフィルタ7を介して制御信号として上記アナログVCO8に供給するようになっている。
【0049】
また、上記アナログループフィルタ7は、上記アナログ位相比較器6の比較出力を制御信号として上記アナログVCO8の発振位相を帰還制御する内ループで負帰還がかかるように正のゲインを持ち、所望の帯域fp_Loop<fp_ref を得るための周波数特性を有するフィルタからなる。
【0050】
さらに、上記アナログVCO8は、上記アナログループフィルタ7を介して制御信号として供給される上記アナログ位相比較器6の比較出力すなわち位相エラーが高いほど、出力クロックCK(fck)の周波数fckが高くなる特性を有する電圧制御型発振器からなる。
【0051】
また、このデジタルPLL回路1において、ノイズシェーパ4と可変分周器5との間には図14に示すように、外部から制御可能となされたスイッチ回路50を設けても良い。このスイッチ回路50は、外部制御信号が入力されることにより、開閉制御がなされる。このスイッチ回路50は、開状態となされることにより、上述の内ループ及び外ループでデジタルPLL回路1を構成し、閉状態となされることにより、内ループのみでデジタルPLL回路1を構成する。
【0052】
このように、スイッチ回路50を設け、内ループ及び外ループで構成する場合のみならず、内ループのみで動作させることにより、アナログVCO8から可変分周器5に出力される出力クロックCKの周波数fckが高くなり、可変分周器5からの信号でアナログ位相比較器6でアナログ位相比較を行うため、出力クロックの位相ジッタを低減することができる。従って、このデジタルPLL回路1は、使用目的に応じてスイッチ回路50の開閉状態を切り替えることにより、出力クロックCKの最適化を図ることができる。また、このスイッチ回路50を備えたデジタルPLL回路1によれば、例えば基準入力信号に位相ジッタが多いときには、出力ロックCKの位相ジッタも大きくなるが、基準入力信号Sの位相ジッタに応じてスイッチ回路50の開閉状態を制御することにより、出力クロックCKの最適化を図ることができる。
【0053】
なお、図15に示すように、ユーザからの制御信号等を例えば図16に示すノイズシェーパ4の量子化器33に供給することにより、ノイズシェーパ4から出力する分周比制御データKを制御しても良い。このようにノイズシェーパ4に制御信号を供給することにより、可変分周器5の分周比を制御することができる。
【0054】
さらに、図16に示すように、ノイズシェーパ4と積分器3との間に外部からの制御信号により開閉制御されるスイッチ51を配設しても良い。このように、このスイッチ51が開状態となされたときには、上述の制御信号はノイズシェーパ4には供給されず、閉状態なされたときには上述の制御信号がノイズシェーパ4に供給されて、可変分周器5の分周比を制御する動作モードとなされる。
【0055】
このノイズシェーパ4は、上述したような構成を有することで、積分器3から供給される段数m’により可変分周器5の分周比を下記の式を用いて制御する。
分周比=基本分周比+(1度に変化できる量)*m’
ここで、基本分周比を31とし、一度に変化できる量を「1/64」とする と、 分周比=31+(m’/64) となる。
さらに、段数m’の値が「15」ときの途中計算結果を以下に示す。
15+15=30<64 --- 31分周
30+15=45<64 --- 31分周
45+15=60<64 --- 31分周
60+15=75>64
75-64=11 --- 32分周
11+15=26<64 --- 31分周
26+15=41<64 --- 31分周
41+15=56<64 --- 31分周
56+15=71>64
71-64=7 --- 32分周
7+15=22<64 --- 31分周
22+15=37<64 --- 31分周
37+15=52<64 --- 31分周
52+15=67>64
67-64=3 --- 32分周
3+15=18<64 --- 31分周
18+15=33<64 --- 31分周
33+15=48<64 --- 31分周・・・・
この途中計算結果より、複数回の計算のうち、32分周が行われる。なお、この計算結果は、あくまでノイズシェーパ4が行う計算の一部であり、実際はより多く計算が実行されるが、32分周となる割合が全体の0.234%程度となるので、上記の分周比の 31+15/64=31.234 となる。
【0056】
つぎに、2次ノイズシェーパで内ループの可変分周器5を制御する一例について説明する。このデジタルPLL回路1は、図17に示すように、2〜5分周の可変分周器5と2次ノイズシェーパとが接続されてなり、図18に示すように接続されている。
【0057】
図18に示した2次ノイズシェーパ及び可変分周器5において、2次ノイズシェーパ4から出力される分周比制御データKは、ノイズシェーパ4の分周比制御データKが「0」であるときには2分周となり、ノイズシェーパ4の分周比制御データKが「1」であるときには3分周となり、ノイズシェーパ4の分周比制御データKが「2」であるときには4分周となり、ノイズシェーパ4の分周比制御データKが「3」であるときには5分周となる。すなわち、分周比制御データKの時系列は、段数データm’が「0」のときには、K=11111111111111111111111111111111を繰り返すことになり、平均値が「1+0/32」となる。また、ノイズシェーパ4に入力される段数m’が「1」のときの分周比制御データKの時系列の平均値が「1+1/32」となる。さらに、上記段数m’が「2」のときの分周比制御データKの時系列の平均値が「1+2/32」となる。以下同様に、上記段数m’が「n」のときの分周比制御データKの時系列の平均値が「1+n/32」となる。
【0058】
これに伴い、分周比の平均値は、段数m’が「0」のとき「3+0/32」となる。また、段数m’が「1」のとき「3+1/32」となり、さらに段数m’が「2」のとき「3+2/32」となる。以下同様に、段数m’が「n」であるときには「3+n/32」となる。
【0059】
つぎに、デジタルPLL回路1において、外ループの2次ノイズシェーパで出力クロックCKの位相ジッタを低減する一例について説明する。位相ジッタをさらに低減させるためには、図19及び図20に示すように、1次ノイズシェーパ4と可変分周器5とを用い、ノイズシェーパ4に入力する段数m’を6ビット幅に増やし、アナログループフィルタ7基準パイロット信号及び帰還パイロット信号の周波数の1/16のカットオフ周波数を有するLPF特性する。そして、ノイズシェーパ4に入力される段数m’を固定データ「1」としたとき、すなわち、出力クロックCKの周波数fckは基準パイロット信号の周波数fp_refを(3+1/64)倍している場合、図19及び図20に示した可変分周器5の出力のシミュレーション結果を図21に示し、出力クロックCKの位相ジッタを図22に示す。
【0060】
また、ノイズシェーパ4を2次ノイズシェーパとしたときの全体ブロック図を図23に示すとともに、2次ノイズシェーパと可変分周器5とを図24に示す。そして、図23に示したノイズシェーパ4及び可変分周器5を有するデジタルPLL回路1のアナログVCO8から出力される出力クロックCKの位相ジッタをシミュレーション結果を図25に示す。
【0061】
さらに、アナログループフィルタ7が基準パイロット信号の周波数fp_refの約1/16のカットオフを持つ場合の出力クロックCKの位相ジッタのシミュレーション結果を図26に示す。
【0062】
これら図22〜図26から明らかなように、2次ノイズシェーパを有するデジタルPLL回路1の出力クロックCKが1次ノイズシェーパを有するデジタルPLL回路1の出力クロックよりも位相ジッタが低減されていることがわかる。
【0063】
したがって、アナログループフィルタ7をスルーしてアナログVCO8に出力したときよりも、アナログループフィルタ7がLPFとした方が位相ジッタを低減することができる。
【0064】
このように構成されたデジタルPLL回路1では、ノイズシェーパ4を1次ノイズシェーパとした場合において、図27に示すように、1次ノイズシェーパ、可変分周器5、アナログ位相比較器6、アナログループフィルタ7及びアナログVCO8からなるブロックが積分器3からの入力データで発信周波数が制御されるVCO70として扱える。従って、このデジタルPLL回路1によれば、当該ブロック以外のデジタル周波数比較器2及び積分器3と併せてPLLを構成していることがわかる。
【0065】
つぎに、上述のデジタルPLL回路1が異なるモードが例えばユーザにより選択されることで、異なる動作を行うものの一例について図28を参照して説明する。
【0066】
このデジタルPLL回路80は、図1に示したデジタルPLL回路1と同様の動作を行う。このデジタルPLL回路80は、デジタルPLLブロック81とアナログPLLブロック82とからなる。デジタルPLLブロック81は、上述のデジタル周波数比較器2及び積分器3の機能を有する周波数比較・積分回路83と上述のノイズシェーパ4及び可変分周器5の機能を有するノイズシェーパ・分周回路84とを含む。アナログPLLブロック82は、アナログ位相比較器6の機能を有するアナログ位相比較回路85とアナログVCO8の機能を有するVCO87とフレームロックモード時使用されるOSC(オシレータ)88から構成される。
【0067】
このデジタルPLL回路80は、デジタルPLLブロック81とアナログPLLブロック82とアナログPLLブロック82の外付け回路としてアナログループフィルタの機能を有するLPF86と、フレームロックモード時に使用されるVari capl93と、アナログPLLブロック82から出力される出力クロックCKの周波数成分(41.85MHz)を増幅するアンプ89とを備える。
【0068】
このようなデジタルPLL回路80には、150Hzの基準入力信号が周波数比較・積分回路83に入力されるとともに、ユーザから動作モードを示す制御信号がノイズシェーパ・分周回路84、デジタルPLLブロック81内のセレクタ90及びアナログPLLブロック82内のセレクタ91に入力される。また、アナログPLLブロック82のアナログ位相比較回路85には、1.35MHzの基準パイロット信号がデジタルPLLブロック81の1/10周波数変換回路92を介して入力される。
【0069】
このデジタルPLL回路80で生成された出力クロックCKは、アナログPLLブロック81からアンプ89を介してデジタルPLLブロック81内の周波数比較・積分回路83に入力させることで外ループを構成し、ノイズシェーパ・分周回路84に入力させることで内ループを構成する。
【0070】
このようなデジタルPLL回路80において、ノイズシェーパ・分周回路84は、入力された信号を29分周〜33分周までの範囲で分周することができる。そして、デジタルPLL回路80は、ユーザからの制御信号に応じて、分周固定モードと、フレームロックモードとの2つの動作モードで出力クロックの周波数制御を行う。例えば分周固定モードで動作するとき、ノイズシェーパ・分周回路84には「OFF」を示す制御信号が入力されるとともにセレクタ91には「H」を示す制御信号が入力される。これに対してフレームロックモードで動作するときには、ノイズシェーパ・分周回路84には「ON」を示す制御信号が入力されるとともにセレクタ91には「L」を示す制御信号が入力される。
【0071】
分周固定モードは、発振する41.85MHzをノイズシェーパ・分周回路84で例えば31分周し、13.5MHzとを比較してロックを行う動作モードである。一方、フレームロックモードは、基準入力信号の周波数変動に応じて、発振する出力クロックCKの周波数fckも追随して変動させる動作モードである。
【0072】
分周固定モードを示す制御信号がノイズシェーパ・分周回路84及びセレクタ91に入力されたときには、図29中の太線で示すような信号経路で出力クロックCKを生成する。すなわち、分周固定モードでは、アンプ89からの出力クロックCKがノイズシェーパ・分周回路84に入力されるとともに、1/10周波数変換回路92に13.5MHzの信号が入力される。そして、ノイズシェーパ・分周回路84は31分周固定で分周を行い、アナログ位相比較回路85に出力する。一方、1/10周波数変換回路92からは1.35MHzの基準パイロット信号をアナログ位相比較回路85に出力する。そして、このアナログ位相比較回路85は、位相比較を行いその結果をLPF86を介してVCO87に出力し、VCO87からの信号をセレクタ91を介してアンプ89に入力することにより、出力クロックCKを生成する。
【0073】
一方、フレームロックモードを示す制御信号がノイズシェーパ・分周回路84及びセレクタ91に入力されたときには、図30中の太線で示すような信号経路で出力クロックCKを生成する。すなわち、フレームロックモードでは、周波数変換・積分回路83に例えば150MHzのPAL方式の基準入力信号が入力される。そして、周波数比較・積分回路83は、150Hzの基準入力信号S及び41.85MHzの出力クロックCKが入力され、基準入力信号Sの1周期の間に41.85MHzが通過する波数をカウントすることにより、41.85MHzの出力クロックCKの誤差を計測する。例えば、PAL方式の基準入力信号が入力されたときには、150Hz中に41.85MHzの出力クロックの波数をカウントし、279000波との比較を行う。そして、カウントした波数が275652波であり、3358波の誤差が生じていた場合、出力クロックは、
(279000-275652)/279000=12.0E-3=1.2%
の誤差があることとなる。すなわち、出力クロックCKは、41.85MHzから1.2%だけ少ないという誤差がある状態でアンプ89から出力されていることになる。なお、この図30に示すデジタルPLL回路80は、一単位を0.0063%とし、一度に変化できる範囲を0.044%とし、最大1.6%(±256単位)まで制御できるようになされている。そして、ノイズシェーパ・分周回路84は、誤差に対応した単位数に応じて段数m’を生成し、アナログ位相比較回路85に出力する。そして、アナログ位相比較回路85により位相比較された信号は、VCO87及びLPF86を介して「vari capl」93、オシレータ88、セレクタ91、アンプ89に供給されて出力クロックCKとなされる。
【0074】
このフレームロックモードでデジタルPLL回路80が動作する場合において、出力クロックCKの発振周波数fckを前のクロックの出力クロックCKの周波数fck(比較周波数)と比較して制御するときの一例を図31を用いて説明する。
【0075】
デジタルPLL回路80は、150Hzの基準入力信号の周波数と、出力クロックCKの周波数fckを比較周波数として比較した結果、出力クロックCKの比較周波数13.5MHzから−1.2%ずれていた場合(13.5MHz-1.2%)には、発振周波数も41.85MHz-1.2%とする。そして、比較周波数が13.5MHz-1.16%となった場合には、発振周波数も、比較周波数が変化したことに追従して、周波数比較・積分回路で段数m’が「−7」と判断され、0.04%だけ誤差を補正するようにノイズシェーパ・分周回路84での分周比を変化させることで、発振周波数は41.85MHz-1.16%とされる。以下同様に、比較周波数が13.5MHz-1.12%に変化したときには発振周波数も41.85MHz-1.12%とされ、比較周波数が13.5MHz-1.08%に変化したときには発振周波数も41.85MHz-1.08%とされる。
【0076】
つぎに、フレームロックモードでデジタルPLL回路80が動作している場合において、比較周波数が一度に大きく変化したときの動作について図32を参照しながら説明する。
【0077】
比較周波数が例えば13.5MHz+1.38%から13.5+1.56%と一度に大きく変化した場合、発振周波数は、比較周波数が変化したことに追随して、周波数比較・積分回路83で段数m’が「−7」と判断され、基準入力周波数の1周期度に0.044%ずつ変化させるようにノイズシェーパ・分周回路84の分周比を変化させる。この結果、発振周波数は、41.85MHz+1.38%から41.85MHz+1.42%、41.85MHz+1.46%、41.85MHz+1.50%、41.85MHz-1.54%、41.85MHz+1.56%とされる。さらに、比較周波数が13.5MHz+1.80%と変化した場合、デジタルPLL回路80は、分周比を変化させることにより、41.85MHz+1.60%とされる。ここで、比較周波数の誤差が+1.60%を越えているため、発振周波数はそれ以上追随せず、41.85MHz+1.60%の一定値とされる。
【0078】
このように構成されたデジタルPLL回路80は、上述したように、周波数比較・積分回路83において、周波数を比較して出力クロックCKの周波数fckを制御するので、従来のデジタル位相比較器を備えたデジタルPLL回路と比較して応答時間を短縮することができる。また、このデジタルPLL回路80によれば、従来のデジタルPLL回路と比較しても、位相ジッタを同程度に抑制することができる。また、このデジタルPLL回路80によれば、従来のデジタルPLL回路と比較して回路規模を小さくすることができる。
【0079】
また、このデジタルPLL回路1は、例えばマイコンを用いて、可変分周器5で分周するときの分周比を制御することにより、出力クロックCKの周波数fck(n・fref)を制御することができる。
【0080】
【発明の効果】
以上詳細に説明したように、本発明に係るデジタルPLL回路は、外部から供給された周波数f/mの基準パイロット信号と、上記出力信号を可変分周手段でm分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第1のループと、基準入力信号の各周期で出力信号をカウントして、nとの差分を段数として生成するデジタル周波数比較手段と、上記段数を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第1のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第2のループとを有するので、第2のループにおいて出力信号の位相をロックすることなく出力信号の周波数を制御することができる。従って、このデジタルPLL回路によれば、位相をロックして周波数の制御を行うものと比較して制御に対する応答時間を短縮することができる。また、このような構成のデジタルPLL回路では、デジタル方式で位相比較を行って出力信号の周波数制御を行うものと比較して、回路規模を小さくすることができる。
【図面の簡単な説明】
【図1】本実施の形態に係るデジタルPLL回路の一例を示すブロック図である。
【図2】デジタル周波数比較器の具体的な構成の一例を示すブロック図である。
【図3】周波数比較して、段数を算出するときのタイミングチャートを示す図である。
【図4】エッジパルスが生成されるまでに周波数比較して、段数を算出するときのタイミングチャートを示す図である。
【図5】周波数比較し段数を算出して、段数算出をリセットするときのタイミングチャートを示す図である。
【図6】1次ノイズシェーパの一般形を示すブロック図である。
【図7】1次ノイズシェーパの他の一例を示すブロック図である。
【図8】2次ノイズシェーパの一般形を示すブロック図である。
【図9】2次ノイズシェーパの他の一例を示すブロック図である。
【図10】可変分周器の一例を示すブロック図である。
【図11】2次ノイズシェーパの具体的な一例を示すブロック図である。
【図12】1次ノイズシェーパで3〜4分周を行う可変分周器を制御するデジタルPLL回路の一例を示すブロック図である。
【図13】1次ノイズシェーパと3〜4分周を行う可変分周器との関係を示すブロック図である。
【図14】ノイズシェーパと可変分周器との間にスイッチ回路を配設したときの一例を示すブロック図である。
【図15】ノイズシェーパに制御信号を入力して、ノイズシェーパから出力する分周比制御データを制御することを説明するための図である。
【図16】積分器とノイズシェーパとの間にスイッチ回路を配設して、デジタルPLL回路の動作モードを制御することを説明するための図である。
【図17】2次ノイズシェーパで2〜5分周を行う可変分周器を制御するデジタルPLL回路の一例を示すブロック図である。
【図18】2次ノイズシェーパと2〜5分周を行う可変分周器との関係を示すブロック図である。
【図19】1次ノイズシェーパ4を外ループに有するデジタルPLL回路の要部を示すブロック図である。
【図20】1次ノイズシェーパと3〜4分周を行う可変分周器との関係を示す他の一例を示す図である。
【図21】1次ノイズシェーパを外ループに有するデジタルPLL回路において、図20に示した可変分周器から出力する帰還パイロット信号の位相ジッタのシミュレーション結果の一例を示す図である。
【図22】図19に示すように内ループにアナログループフィルタを有し、当該アナログループフィルタが基準パイロット信号の周波数の約1/16のカットオフを有する場合の出力クロックCKの位相ジッタをシミュレーションした結果を示す図である。
【図23】2次ノイズシェーパを外ループに有するデジタルPLL回路の要部を示すブロック図である。
【図24】2次ノイズシェーパと2〜5分周を行う可変分周器との関係を示す他の一例を示す図である。
【図25】1次ノイズシェーパを外ループに有するデジタルPLL回路において、図24に示した可変分周器から出力する帰還パイロット信号の位相ジッタのシミュレーション結果の一例を示す図である。
【図26】図23に示すように内ループにアナログループフィルタを有し、当該アナログループフィルタが基準パイロット信号の周波数の約1/16のカットオフを有する場合の出力クロックCKの位相ジッタをシミュレーションした結果を示す図である。
【図27】1次ノイズシェーパ、可変分周器、アナログ位相比較器、アナログループフィルタ及びアナログVCOからなるブロックが積分器からの入力データで発信周波数が制御されるVCOとして扱えることを説明するための図である。
【図28】分周固定モードとフレームロックモードの動作モードを有するデジタルPLL回路の構成を示す他の一例を示すブロック図である。
【図29】分周固定モードで動作するときの信号経路を説明するためのブロック図である。
【図30】フレームロックモードで動作するときの信号経路を説明するためのブロック図である。
【図31】フレームロックモードでデジタルPLL回路が動作した結果、発信周波数が比較周波数に追随して変化するときの一例を示すタイミングチャートである。
【図32】比較周波数が一度に大きく変化した場合、フレームロックモードでデジタルPLL回路が動作した結果、発信周波数が比較周波数に追随して変化するときの一例を示すタイミングチャートである。
【図33】従来のアナログPLL回路を示すブロック図である。
【図34】デジタル位相比較型のPLL回路を示すブロック図である。
【図35】多ビットD/Aを用いたときのデジタル位相比較型のPLL回路を示すブロック図である。
【図36】1ビットD/Aを用いたときのデジタル位相比較型のPLL回路を示すブロック図である。
【図37】従来のデジタル位相比較型のPLL回路の他の一例を示すブロック図である。
【図38】デジタル位相比較器を示すブロック図である。
【図39】デジタル位相比較器の他の一例を示すブロック図である。
【符号の説明】
1 デジタルPLL回路、2 デジタル周波数比較器、3 積分器、4 ノイズシェーパ、5 可変分周器、6 アナログ位相比較器、8 アナログVCO
Claims (3)
- 基準入力信号の周波数frefをn倍して周波数nfrefの出力信号を生成するデジタルPLL回路において、
外部から供給された周波数f/mの基準パイロット信号と、上記出力信号を可変分周手段でm分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第1のループと、
基準入力信号の各周期で出力信号をカウントして、nとの差分を評価値として生成するデジタル周波数比較手段と、上記評価値を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第1のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第2のループとを有し、
さらに、上記ノイズシェーパと上記可変分周手段との間に配されたスイッチ手段を備え、
上記スイッチ手段は、上記第1のループ及び上記第2のループを使用するモードと、第1のループのみを使用するモードとを切り替えることを特徴とするデジタルPLL回路。 - 基準入力信号の周波数frefをn倍して周波数nfrefの出力信号を生成するデジタルPLL回路において、
外部から供給された周波数f/mの基準パイロット信号と、上記出力信号を可変分周手段でm分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第1のループと、
基準入力信号の各周期で出力信号をカウントして、nとの差分を評価値として生成するデジタル周波数比較手段と、上記評価値を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第1のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第2のループとを有し、
さらに、上記ノイズシェーパを制御する制御手段を備え、上記制御手段は、上記ノイズシェーパが制御する上記可変分周手段の分周比を制御する制御信号を生成することを特徴とするデジタルPLL回路。 - 上記ノイズシェーパと上記制御手段との間に配設された第2のスイッチ手段を備え、
上記第2のスイッチ手段は、上記制御手段で上記可変分周手段の分周比を制御する動作モードと、上記第1のループ及び第2のループを用いて出力信号の周波数を制御する動作モードとを切り替えることを特徴とする請求項2記載のデジタルPLL回路。
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