JPH11234129A - 周波数シンセサイザ及びその方法 - Google Patents
周波数シンセサイザ及びその方法Info
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- JPH11234129A JPH11234129A JP10181576A JP18157698A JPH11234129A JP H11234129 A JPH11234129 A JP H11234129A JP 10181576 A JP10181576 A JP 10181576A JP 18157698 A JP18157698 A JP 18157698A JP H11234129 A JPH11234129 A JP H11234129A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
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- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】スプリアスの少ないフラクショナルＮ周波数シ
ンセサイザを提供する。 【構成・作用】可変周波発振器１２の出力を有理数Ｎ
＋.ｆではなく、整数Ｎで分周する。このＮ分周信号と
基準信号とを位相コンパレータ１６で位相比較し、その
比較結果に対して、所望の分周比Ｎ＋.ｆのうちの.ｆ分
を補償する位相予測器２０の出力信号を加算器１８で加
算する。これにより、可変周波数発振器の出力を分周比
Ｎ＋.ｆで分周した信号と基準信号との位相比較を行っ
た結果としての誤差信号θerrorを得ることができる。
ンセサイザを提供する。 【構成・作用】可変周波発振器１２の出力を有理数Ｎ
＋.ｆではなく、整数Ｎで分周する。このＮ分周信号と
基準信号とを位相コンパレータ１６で位相比較し、その
比較結果に対して、所望の分周比Ｎ＋.ｆのうちの.ｆ分
を補償する位相予測器２０の出力信号を加算器１８で加
算する。これにより、可変周波数発振器の出力を分周比
Ｎ＋.ｆで分周した信号と基準信号との位相比較を行っ
た結果としての誤差信号θerrorを得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は可変周波数シンセサ
イザに関するものであり、とりわけ印加された周波数基
準信号の有理数倍の周波数の信号を発生するための方法
及び装置に関するものである。
イザに関するものであり、とりわけ印加された周波数基
準信号の有理数倍の周波数の信号を発生するための方法
及び装置に関するものである。
【０００２】
【従来技術及びその問題点】周波数シンセサイザは、通
常、通信システムや電子計測器に用いられる。フラクシ
ョナルＮ周波数シンセサイザは、周波数基準信号の有理
数倍の周波数の出力信号を送り出すために、位相ロック
・ループ（ＰＬＬ）のフィードバック経路内において非
整数の、つまり小数部を含んだ数による分周を行う。一
般に、フラクショナルＮシンセサイザにおける非整数分
周は、整数分周器と、この分周器の分周比を動的に変更
して所望の非整数分周比に近似した平均分周比が得られ
るようにする関連したコントローラによって実現され
る。フラクショナルＮシンセサイザは、低位相ノイズの
出力信号を発生することが可能であるが、これらのシン
セサイザには、いくつかの性能上の欠陥がある。例え
ば、周波数分周比を動的に変更するとノイズが発生し、
また、小数部分を含む分周費による分周を行うと、フラ
クショナルＮシンセサイザが利用される計測器またはシ
ステムの性能を劣化させることのあるスプリアス信号が
発生する。
常、通信システムや電子計測器に用いられる。フラクシ
ョナルＮ周波数シンセサイザは、周波数基準信号の有理
数倍の周波数の出力信号を送り出すために、位相ロック
・ループ（ＰＬＬ）のフィードバック経路内において非
整数の、つまり小数部を含んだ数による分周を行う。一
般に、フラクショナルＮシンセサイザにおける非整数分
周は、整数分周器と、この分周器の分周比を動的に変更
して所望の非整数分周比に近似した平均分周比が得られ
るようにする関連したコントローラによって実現され
る。フラクショナルＮシンセサイザは、低位相ノイズの
出力信号を発生することが可能であるが、これらのシン
セサイザには、いくつかの性能上の欠陥がある。例え
ば、周波数分周比を動的に変更するとノイズが発生し、
また、小数部分を含む分周費による分周を行うと、フラ
クショナルＮシンセサイザが利用される計測器またはシ
ステムの性能を劣化させることのあるスプリアス信号が
発生する。
【０００３】
【概要】本発明の望ましい実施態様によれば、可変周波
数シンセサイザは、位相ロック・ループ（ＰＬＬ）のフ
ィードバック経路内において整数の分周比による分周を
行って、印加された周波数基準信号の有理数倍の周波数
の出力信号を送出する。整数分周を利用し、位相予測器
をＰＬＬに組み込むことによって、シンセサイザの出力
において低ノイズ及び低スプリアス信号レベルが達成で
きる。可変周波数発振器によって生じる出力信号は整数
除数によって分周され、基準信号と位相比較される。こ
の位相比較によって、誤差成分及び周波数分周出力信号
と基準信号との間の既知の周波数差に起因する予測可能
位相成分を有する時間変化位相差信号が発生する。位相
予測器は、位相差信号と比較される予測信号を発生し、
予測可能位相成分を相殺する。この比較によって、誤差
成分が分離され、処理されて、この結果出力信号の周波
数が基準信号の選択された有理数倍の周波数にちょうど
等しくなるように、発振器の周波数を操作するために使
用される。本発明の第１の望ましい実施態様によれば、
可変周波数シンセサイザはアナログ回路要素を用いて実
現される。本発明の第２の望ましい実施態様によれば、
可変周波数シンセサイザはディジタル回路要素を用いて
実現される。
数シンセサイザは、位相ロック・ループ（ＰＬＬ）のフ
ィードバック経路内において整数の分周比による分周を
行って、印加された周波数基準信号の有理数倍の周波数
の出力信号を送出する。整数分周を利用し、位相予測器
をＰＬＬに組み込むことによって、シンセサイザの出力
において低ノイズ及び低スプリアス信号レベルが達成で
きる。可変周波数発振器によって生じる出力信号は整数
除数によって分周され、基準信号と位相比較される。こ
の位相比較によって、誤差成分及び周波数分周出力信号
と基準信号との間の既知の周波数差に起因する予測可能
位相成分を有する時間変化位相差信号が発生する。位相
予測器は、位相差信号と比較される予測信号を発生し、
予測可能位相成分を相殺する。この比較によって、誤差
成分が分離され、処理されて、この結果出力信号の周波
数が基準信号の選択された有理数倍の周波数にちょうど
等しくなるように、発振器の周波数を操作するために使
用される。本発明の第１の望ましい実施態様によれば、
可変周波数シンセサイザはアナログ回路要素を用いて実
現される。本発明の第２の望ましい実施態様によれば、
可変周波数シンセサイザはディジタル回路要素を用いて
実現される。
【０００４】
【実施例】図１に、先行技術によるフラクショナルＮ周
波数シンセサイザ１００を示す。シンセサイザ１００に
は位相ロック・ループ（ＰＬＬ）が含まれている。ルー
プ積分器／フィルタ１０２、位相検出器１０４、電圧制
御発振器（ＶＣＯ）１０６及び小数部を含む分周比つま
り非整数による分周を実現するための、ＰＬＬのフィー
ドバック経路内分周器１０８が含まれている。非整数分
周は、周波数分周器１０８及び周波数基準信号１０１の
各周期毎に分周比を動的に決定し、平均分周比が所望の
正確度で非整数分周比に近似するようにするところの分
周器に関連するコントローラ１１０を用いて実現され
る。このタイプのフラクショナルＮシンセサイザ１００
については、米国特許第５，０３８，１１７号にＭｉｌ
ｌｅｒによる解説がある。発生する位相ノイズ・スペク
トルを整形して、高周波スペクトル・エネルギーの増大
という犠牲を払って、低周波スペクトル・エネルギーを
減少させるように、動的に決定される分周比を生成する
ことができる。高周波スペクトル・エネルギーは、その
後、ＰＬＬにおける積分器／フィルタ１０２によってフ
ィルタリングされる。
波数シンセサイザ１００を示す。シンセサイザ１００に
は位相ロック・ループ（ＰＬＬ）が含まれている。ルー
プ積分器／フィルタ１０２、位相検出器１０４、電圧制
御発振器（ＶＣＯ）１０６及び小数部を含む分周比つま
り非整数による分周を実現するための、ＰＬＬのフィー
ドバック経路内分周器１０８が含まれている。非整数分
周は、周波数分周器１０８及び周波数基準信号１０１の
各周期毎に分周比を動的に決定し、平均分周比が所望の
正確度で非整数分周比に近似するようにするところの分
周器に関連するコントローラ１１０を用いて実現され
る。このタイプのフラクショナルＮシンセサイザ１００
については、米国特許第５，０３８，１１７号にＭｉｌ
ｌｅｒによる解説がある。発生する位相ノイズ・スペク
トルを整形して、高周波スペクトル・エネルギーの増大
という犠牲を払って、低周波スペクトル・エネルギーを
減少させるように、動的に決定される分周比を生成する
ことができる。高周波スペクトル・エネルギーは、その
後、ＰＬＬにおける積分器／フィルタ１０２によってフ
ィルタリングされる。
【０００５】フラクショナルＮ周波数シンセサイザ１０
０でノイズのスペクトルを整形することによって低位相
ノイズの出力信号１０３が得られるが、シンセサイザ１
００にはいくつかの性能上の問題点がある。第１の問題
点は、シンセサイザ１００の出力信号１０３に高レベル
のスプリアス信号が現れることがあるということであ
る。分周器の出力周波数はＶＣＯ出力周波数Ｆoutを小
数部付きの数で割ったものであるため、分周器の出力信
号１０５の第Ｎ高調波はＶＣＯ出力周波数Ｆoutから周
波数がわずかにオフセットする。ＶＣＯはこれらの高調
波信号に極めて影響されやすく、シンセサイザ１００の
出力信号１０３に望ましくないスプリアス信号が発生す
る。
０でノイズのスペクトルを整形することによって低位相
ノイズの出力信号１０３が得られるが、シンセサイザ１
００にはいくつかの性能上の問題点がある。第１の問題
点は、シンセサイザ１００の出力信号１０３に高レベル
のスプリアス信号が現れることがあるということであ
る。分周器の出力周波数はＶＣＯ出力周波数Ｆoutを小
数部付きの数で割ったものであるため、分周器の出力信
号１０５の第Ｎ高調波はＶＣＯ出力周波数Ｆoutから周
波数がわずかにオフセットする。ＶＣＯはこれらの高調
波信号に極めて影響されやすく、シンセサイザ１００の
出力信号１０３に望ましくないスプリアス信号が発生す
る。
【０００６】図２に、本発明の第１の望ましい実施態様
に基づいて構成された可変周波数シンセサイザ１０のア
ナログ実施例の機能ダイアグラムを示す。周波数シンセ
サイザ１０は、可変周波数発振器１２、整数分周器１
４、位相コンパレータ１６、加算器１８、位相予測器２
０及びループ積分器／フィルタ２２を含む。本実施例で
は電圧制御発振器（ＶＣＯ）である可変周波数発振器１
２は、出力端子２に周波数Ｆoutの所望の出力信号５を
生成するように、入力端子に与えられる制御信号７によ
って制御される。ＰＬＬが位相ロックされているという
条件下で、制御信号７は出力周波数Ｆoutを調整して、
印加されたところの周波数Ｆrefの基準信号３にある有
理数を乗算した周波数と等しくなるようにする。有理周
波数乗数は（Ｎ＋.ｆ）に等しい。ここでＮは整数部を
表し、.ｆは小数部を表す。
に基づいて構成された可変周波数シンセサイザ１０のア
ナログ実施例の機能ダイアグラムを示す。周波数シンセ
サイザ１０は、可変周波数発振器１２、整数分周器１
４、位相コンパレータ１６、加算器１８、位相予測器２
０及びループ積分器／フィルタ２２を含む。本実施例で
は電圧制御発振器（ＶＣＯ）である可変周波数発振器１
２は、出力端子２に周波数Ｆoutの所望の出力信号５を
生成するように、入力端子に与えられる制御信号７によ
って制御される。ＰＬＬが位相ロックされているという
条件下で、制御信号７は出力周波数Ｆoutを調整して、
印加されたところの周波数Ｆrefの基準信号３にある有
理数を乗算した周波数と等しくなるようにする。有理周
波数乗数は（Ｎ＋.ｆ）に等しい。ここでＮは整数部を
表し、.ｆは小数部を表す。
【０００７】周波数シンセサイザ１０の出力端子２５に
生じる出力信号５は、整数分周器１４に結合される。分
周器１４は、ＰＬＬがロックされているとき、出力周波
数Ｆout(（Ｎ＋.ｆ）×Ｆrefに等しい）を整数Ｎdivで
分周して、（Ｎ＋.ｆ）×Ｆref/Ｎdivに等しい周波数Ｆ
divを有する分周信号９を発生する。出力周波数Ｆoutが
与えられるとこの整数分周比Ｎdivは一定であり、従っ
て、分周比が基準信号３のサイクル毎に劇的に変化した
とすれば発生したであろうところの位相ジッタが排除さ
れる。分周信号９は位相コンパレータ１６の第１の入力
Ｄに結合され、位相コンパレータ１６の第２の入力Ｅに
印加される基準信号３と位相が比較される。分周信号９
と基準信号３は周波数が互いに異なるので、基準信号３
と分周信号９の位相差θ（ｔ）を表す時間変化信号が、
位相コンパレータ１６の出力に現れる。この位相差θ
（ｔ）には、予測可能位相成分θｐ（ｔ）と誤差成分θ
errorが含まれている。予測可能位相成分θｐ（ｔ）
は、θref(ｔ）×(１−（Ｎ＋.ｆ）／Ｎdiv)に等しい。
ここで、θref(ｔ）＝Ｆref×ｔは印加される基準信号
３の時間変化位相である。位相誤差θerrorは、予測可
能位相θｐ（ｔ）からのＶＣＯ出力信号５の位相偏移を
表している。位相差θ（ｔ）は加算器１８の負の入力Ａ
に印加される。
生じる出力信号５は、整数分周器１４に結合される。分
周器１４は、ＰＬＬがロックされているとき、出力周波
数Ｆout(（Ｎ＋.ｆ）×Ｆrefに等しい）を整数Ｎdivで
分周して、（Ｎ＋.ｆ）×Ｆref/Ｎdivに等しい周波数Ｆ
divを有する分周信号９を発生する。出力周波数Ｆoutが
与えられるとこの整数分周比Ｎdivは一定であり、従っ
て、分周比が基準信号３のサイクル毎に劇的に変化した
とすれば発生したであろうところの位相ジッタが排除さ
れる。分周信号９は位相コンパレータ１６の第１の入力
Ｄに結合され、位相コンパレータ１６の第２の入力Ｅに
印加される基準信号３と位相が比較される。分周信号９
と基準信号３は周波数が互いに異なるので、基準信号３
と分周信号９の位相差θ（ｔ）を表す時間変化信号が、
位相コンパレータ１６の出力に現れる。この位相差θ
（ｔ）には、予測可能位相成分θｐ（ｔ）と誤差成分θ
errorが含まれている。予測可能位相成分θｐ（ｔ）
は、θref(ｔ）×(１−（Ｎ＋.ｆ）／Ｎdiv)に等しい。
ここで、θref(ｔ）＝Ｆref×ｔは印加される基準信号
３の時間変化位相である。位相誤差θerrorは、予測可
能位相θｐ（ｔ）からのＶＣＯ出力信号５の位相偏移を
表している。位相差θ（ｔ）は加算器１８の負の入力Ａ
に印加される。
【０００８】位相予測器２０は、印加された基準信号３
の位相成分θref(ｔ）、分周比Ｎdiv、整数Ｎ部及び小数
部.ｆに基づいて予測信号θｓ（ｔ）を発生する。予測
信号θｓ（ｔ）は、予測可能位相成分θｐ（ｔ）を模擬
しており、またこの信号は加算器１８の正の入力Ｂに印
加される。加算器１８において予測信号θｓ（ｔ）から
位相差θ（ｔ）を減算することによって、加算器の出力
Ｃには位相誤差θerrorが分離された形で現れる。次
に、ループ積分器／フィルタ２２によって、位相誤差θ
errorを処理することによって、ＶＣＯ１２の周波数を
操作するために用いられる制御信号７が発生される。Ｐ
ＬＬの働きによって、印加された基準信号３に位相ロッ
クされ、また（Ｎ＋.ｆ）×Ｆrefに等しい周波数Ｆout
を有する出力信号５を供給するために、位相誤差θerro
rが最小限に抑えられる。出力周波数Ｆoutは、乗数の整
数部Ｎの値、乗数の小数部.ｆの値及び分周比Ｎdivを調
整することによって変更される。コントローラ１５は分
周比Ｎdiv、整数部Ｎ及び小数部.ｆを位相予測器２０に
供給し、また分周比Ｎdivを分周器１４にロードする。
の位相成分θref(ｔ）、分周比Ｎdiv、整数Ｎ部及び小数
部.ｆに基づいて予測信号θｓ（ｔ）を発生する。予測
信号θｓ（ｔ）は、予測可能位相成分θｐ（ｔ）を模擬
しており、またこの信号は加算器１８の正の入力Ｂに印
加される。加算器１８において予測信号θｓ（ｔ）から
位相差θ（ｔ）を減算することによって、加算器の出力
Ｃには位相誤差θerrorが分離された形で現れる。次
に、ループ積分器／フィルタ２２によって、位相誤差θ
errorを処理することによって、ＶＣＯ１２の周波数を
操作するために用いられる制御信号７が発生される。Ｐ
ＬＬの働きによって、印加された基準信号３に位相ロッ
クされ、また（Ｎ＋.ｆ）×Ｆrefに等しい周波数Ｆout
を有する出力信号５を供給するために、位相誤差θerro
rが最小限に抑えられる。出力周波数Ｆoutは、乗数の整
数部Ｎの値、乗数の小数部.ｆの値及び分周比Ｎdivを調
整することによって変更される。コントローラ１５は分
周比Ｎdiv、整数部Ｎ及び小数部.ｆを位相予測器２０に
供給し、また分周比Ｎdivを分周器１４にロードする。
【０００９】周波数シンセサイザ１０の機能素子はさま
ざまな既知の回路素子を利用して実現される。例えば、
周波数シンセサイザ１０をアナログ的に実現したもので
は、ＶＣＯ１２からの出力信号５はプログラマブル周波
数分周器１４に印加される。周波数Ｆoutを調整する場
合を除き、分周器の分周比Ｎdivは不変状態に維持され
る。位相コンパレータ１６は、高次混合積を除去する低
域フィルタを有するミクサ（図示せず）を用いて実現さ
れる。周波数に対する有理乗数（Ｎ＋.ｆ）の整数部Ｎ
と異なる分周比Ｎdivを選択することによって、分周信
号９は、その周波数が少なくとも（Ｆref/Ｎ＋１）Ｈｚ
だけ基準信号周波数Ｆrefと異なる。この最小周波数差
はＦref×(１−Ｎ／Ｎdiv)に等しいので、Ｎdivは位相
コンパレータ１６によって発生する高次の混合積をＰＬ
Ｌの帯域幅外に追い出すように選択することができる。
この結果、積分器／フィルタ２２によって混合積をフィ
ルタリングして、周波数シンセサイザ１０の出力におけ
るスプリアス信号レベルを低下させることができるよう
になる。代替案として、位相コンパレータ１６を排他的
ＯＲゲートまたは他の既知のタイプの位相コンパレータ
１６を用いて実現することもできる。
ざまな既知の回路素子を利用して実現される。例えば、
周波数シンセサイザ１０をアナログ的に実現したもので
は、ＶＣＯ１２からの出力信号５はプログラマブル周波
数分周器１４に印加される。周波数Ｆoutを調整する場
合を除き、分周器の分周比Ｎdivは不変状態に維持され
る。位相コンパレータ１６は、高次混合積を除去する低
域フィルタを有するミクサ（図示せず）を用いて実現さ
れる。周波数に対する有理乗数（Ｎ＋.ｆ）の整数部Ｎ
と異なる分周比Ｎdivを選択することによって、分周信
号９は、その周波数が少なくとも（Ｆref/Ｎ＋１）Ｈｚ
だけ基準信号周波数Ｆrefと異なる。この最小周波数差
はＦref×(１−Ｎ／Ｎdiv)に等しいので、Ｎdivは位相
コンパレータ１６によって発生する高次の混合積をＰＬ
Ｌの帯域幅外に追い出すように選択することができる。
この結果、積分器／フィルタ２２によって混合積をフィ
ルタリングして、周波数シンセサイザ１０の出力におけ
るスプリアス信号レベルを低下させることができるよう
になる。代替案として、位相コンパレータ１６を排他的
ＯＲゲートまたは他の既知のタイプの位相コンパレータ
１６を用いて実現することもできる。
【００１０】電圧源３２からの事前同調信号３１は、位
相予測器２０によって生じる予測信号θｓ（ｔ）の勾配
の極性と一致させるために必要なだけ、分周信号９の周
波数ＦＤＩＶを基準信号３の周波数Ｆrefより確実に高
くするかまたは低くするのに十分な精度で、ＶＣＯ１２
の出力周波数Ｆoutを粗調整する。位相予測器２０は、
基準信号３の時間変化位相θref(ｔ）によって同期をと
られて予測信号θｓ（ｔ）を送り出す関数発生器によっ
て実現される。一般に、加算器１８及びループ積分器／
フィルタ２２は、演算増幅器を用いて実現される。
相予測器２０によって生じる予測信号θｓ（ｔ）の勾配
の極性と一致させるために必要なだけ、分周信号９の周
波数ＦＤＩＶを基準信号３の周波数Ｆrefより確実に高
くするかまたは低くするのに十分な精度で、ＶＣＯ１２
の出力周波数Ｆoutを粗調整する。位相予測器２０は、
基準信号３の時間変化位相θref(ｔ）によって同期をと
られて予測信号θｓ（ｔ）を送り出す関数発生器によっ
て実現される。一般に、加算器１８及びループ積分器／
フィルタ２２は、演算増幅器を用いて実現される。
【００１１】図３には、本発明の第２の望ましい実施態
様に基づいて構成された周波数シンセサイザのディジタ
ル的な実施例が示されている。アナログ事前同調信号３
１及び制御信号７を受信してアナログ出力信号５を発生
するＶＣＯ１２を除けば、周波数シンセサイザ３０はデ
ィジタル方式で実現される。ＤＡＣまたは他の電圧源３
２からの事前同調信号３１によって、ＶＣＯ１２の周波
数Ｆoutが粗調整され、他方では制御信号７によってＶ
ＣＯの周波数が微調整される。ゲート発生器３４及びカ
ウンタ３６を用いて、出力信号５の時間変化位相θout
(ｔ）のディジタル推定値θest(ｍ×Ｔref)を発生させ
る。ゲート発生器３４は、出力信号５のサイクルがカウ
ントされる時間間隔を決定する。ＶＣＯ出力信号５はカ
ウンタ３６の入力に印加され、また分周器１４にも印加
される。分周器１４の端子カウント出力における分周信
号９または端子カウント９が、ゲート発生器３４の第１
の入力３４ａに供給され、他方では基準信号３がゲート
発生器３４の第２の入力３４ｂに印加される。ゲート発
生器３４の入力３４ａ、３４ｂにおける端子カウント９
と基準信号３の対応する振幅遷移（例えば、立ち上がり
エッジまたは立ち下がりエッジ）間の到着時間差から、
イネーブル信号３７が発生される。ゲート発生器３４に
よって生じるイネーブル信号３７がカウンタ３６のイネ
ーブル入力に印加され、ＶＣＯ出力信号５のサイクルが
カウントされるゲート時間間隔ｔdが決まる。基準信号
３と端子カウント９の周波数は互いに相違するので、ゲ
ート間隔ｔdは時間と共に変動する。カウンタ３６は、
その内容がラッチ信号Ｄｃｌｋによってラッチされた
後、自己リセットする。本明細書において参照している
Ｃｈｕ他の米国特許第４，５１９，０９１号には、カウ
ント・プロセスを中断することなく高速カウンタ３６の
瞬時内容をラッチする方法が記載されている。
様に基づいて構成された周波数シンセサイザのディジタ
ル的な実施例が示されている。アナログ事前同調信号３
１及び制御信号７を受信してアナログ出力信号５を発生
するＶＣＯ１２を除けば、周波数シンセサイザ３０はデ
ィジタル方式で実現される。ＤＡＣまたは他の電圧源３
２からの事前同調信号３１によって、ＶＣＯ１２の周波
数Ｆoutが粗調整され、他方では制御信号７によってＶ
ＣＯの周波数が微調整される。ゲート発生器３４及びカ
ウンタ３６を用いて、出力信号５の時間変化位相θout
(ｔ）のディジタル推定値θest(ｍ×Ｔref)を発生させ
る。ゲート発生器３４は、出力信号５のサイクルがカウ
ントされる時間間隔を決定する。ＶＣＯ出力信号５はカ
ウンタ３６の入力に印加され、また分周器１４にも印加
される。分周器１４の端子カウント出力における分周信
号９または端子カウント９が、ゲート発生器３４の第１
の入力３４ａに供給され、他方では基準信号３がゲート
発生器３４の第２の入力３４ｂに印加される。ゲート発
生器３４の入力３４ａ、３４ｂにおける端子カウント９
と基準信号３の対応する振幅遷移（例えば、立ち上がり
エッジまたは立ち下がりエッジ）間の到着時間差から、
イネーブル信号３７が発生される。ゲート発生器３４に
よって生じるイネーブル信号３７がカウンタ３６のイネ
ーブル入力に印加され、ＶＣＯ出力信号５のサイクルが
カウントされるゲート時間間隔ｔdが決まる。基準信号
３と端子カウント９の周波数は互いに相違するので、ゲ
ート間隔ｔdは時間と共に変動する。カウンタ３６は、
その内容がラッチ信号Ｄｃｌｋによってラッチされた
後、自己リセットする。本明細書において参照している
Ｃｈｕ他の米国特許第４，５１９，０９１号には、カウ
ント・プロセスを中断することなく高速カウンタ３６の
瞬時内容をラッチする方法が記載されている。
【００１２】出力信号５がプログラミングされた周波数
Ｆout(これは（Ｎ＋.ｆ）×Ｆrefである)の場合、各ゲ
ート間隔ｔd間にゲートが開いてカウンタに入る出力信
号５のサイクル数は（Ｎ＋.ｆ）×Ｆref×ｔdである。
（Ｎ＋.ｆ）は、基準信号３の周波数Ｆrefの有理乗数で
あり、整数部分の乗数Ｎと小数部分の乗数.ｆを含んで
いる。基準信号３の位相θref(ｔ）はゲート間隔ｔd内
にＦref×ｔdサイクルずつ進むので、間隔ｔd内で基準
信号３が進む位相サイクル数は以下のようになる： △θref(ｍ×Ｔref)＝θref(ｍ×Ｔref＋ｔd)−θref
(ｍ×Ｔref) ここで、Ｔref=１／Ｆrefであり、ｍは基準信号３のサ
イクル数を示す整数である。ゲート間隔ｔd中に発生す
ることが予測される出力信号５のサイクル数は以下の通
りである： △θref(ｍ×Ｔref)×(Ｎ＋.ｆ） △θref(ｍ×Ｔref)及び（Ｎ＋.ｆ）はいずれも既知で
あるので、カウンタ３６の出力でカウントされる出力信
号５のサイクル数は予測可能である。このサイクル数は
予測可能位相項θｐ(ｍ×Ｔref)として表される。この
予測可能位相項は以下の様に表される：θｐ(ｍ×Ｔre
f)＝trunc(△θref(ｍ×Ｔref)(Ｎ＋.ｆ))。ここで、tr
unc()は引数の小数部を切り捨てることによって整数化
する関数である。
Ｆout(これは（Ｎ＋.ｆ）×Ｆrefである)の場合、各ゲ
ート間隔ｔd間にゲートが開いてカウンタに入る出力信
号５のサイクル数は（Ｎ＋.ｆ）×Ｆref×ｔdである。
（Ｎ＋.ｆ）は、基準信号３の周波数Ｆrefの有理乗数で
あり、整数部分の乗数Ｎと小数部分の乗数.ｆを含んで
いる。基準信号３の位相θref(ｔ）はゲート間隔ｔd内
にＦref×ｔdサイクルずつ進むので、間隔ｔd内で基準
信号３が進む位相サイクル数は以下のようになる： △θref(ｍ×Ｔref)＝θref(ｍ×Ｔref＋ｔd)−θref
(ｍ×Ｔref) ここで、Ｔref=１／Ｆrefであり、ｍは基準信号３のサ
イクル数を示す整数である。ゲート間隔ｔd中に発生す
ることが予測される出力信号５のサイクル数は以下の通
りである： △θref(ｍ×Ｔref)×(Ｎ＋.ｆ） △θref(ｍ×Ｔref)及び（Ｎ＋.ｆ）はいずれも既知で
あるので、カウンタ３６の出力でカウントされる出力信
号５のサイクル数は予測可能である。このサイクル数は
予測可能位相項θｐ(ｍ×Ｔref)として表される。この
予測可能位相項は以下の様に表される：θｐ(ｍ×Ｔre
f)＝trunc(△θref(ｍ×Ｔref)(Ｎ＋.ｆ))。ここで、tr
unc()は引数の小数部を切り捨てることによって整数化
する関数である。
【００１３】カウンタ３６によって実現されるところの
切り捨てによって整数化を行う関数により、整数ではな
いかもしれない出力信号５の実際のサイクル数が丸めら
れて、完全なサイクルが何回あったかを表す整数カウン
トが得られる。カウンタ３６によるこの丸めによって、
カウンタ３６の出力に量子化ノイズｑＥが発生する。カ
ウンタ３６の出力には、ノイズ及びＶＣＯ１２の出力信
号５の予測位相からの他の位相偏移による位相誤差θer
ror(ｍ×Ｔref)も生じる。量子化ノイズｑＥ及び位相誤
差θerror(ｍ×Ｔref)を考慮して、カウンタ３６の出力
におけるＶＣＯの出力信号５の位相θout(ｔ）に関する
ディジタル推定値は、次のように表される： θest(ｍ×Ｔref)＝trunc(θref(ｍ×Ｔref)×(Ｎ＋.ｆ))＋θerror(ｍ×Ｔre f) ＝θｐ(ｍ×Ｔref)＋θerror(ｍ×Ｔref)−ｑＥ カウンタ３６によってディジタル推定値θest(ｍ×Ｔre
f)に導入される量子化誤差ｑＥは、発生した予測信号θ
ｓ(ｍ×Ｔref)に相関量子化ノイズを発生してカウンタ
の丸め誤差を相殺することによって、大幅に低減され
る。相関量子化ノイズｑＥは、位相予測器３９におい
て、その出力値すなわち予測信号θｓ(ｍ×Ｔref)を切
り捨てて整数にすることによって発生される。位相予測
器３９におけるこの切り捨ては、カウンタ３６において
行われる丸めを模擬している。この切り捨ての結果、予
測信号θｓ(ｍ×Ｔref)＝θｐ(ｍ×Ｔref)となる。バイ
ポーラ・ディジタル加算器４０である加算器においてθ
ｓ(ｍ×Ｔref)から項θest(ｍ×Ｔref)を減算すること
によって予測可能位相項θｐ(ｍ×Ｔref)と量子化誤差
項ｑＥが相殺され、加算器４０の出力４０Ｃに位相誤差
項θerror(ｍ×Ｔref)が残る。
切り捨てによって整数化を行う関数により、整数ではな
いかもしれない出力信号５の実際のサイクル数が丸めら
れて、完全なサイクルが何回あったかを表す整数カウン
トが得られる。カウンタ３６によるこの丸めによって、
カウンタ３６の出力に量子化ノイズｑＥが発生する。カ
ウンタ３６の出力には、ノイズ及びＶＣＯ１２の出力信
号５の予測位相からの他の位相偏移による位相誤差θer
ror(ｍ×Ｔref)も生じる。量子化ノイズｑＥ及び位相誤
差θerror(ｍ×Ｔref)を考慮して、カウンタ３６の出力
におけるＶＣＯの出力信号５の位相θout(ｔ）に関する
ディジタル推定値は、次のように表される： θest(ｍ×Ｔref)＝trunc(θref(ｍ×Ｔref)×(Ｎ＋.ｆ))＋θerror(ｍ×Ｔre f) ＝θｐ(ｍ×Ｔref)＋θerror(ｍ×Ｔref)−ｑＥ カウンタ３６によってディジタル推定値θest(ｍ×Ｔre
f)に導入される量子化誤差ｑＥは、発生した予測信号θ
ｓ(ｍ×Ｔref)に相関量子化ノイズを発生してカウンタ
の丸め誤差を相殺することによって、大幅に低減され
る。相関量子化ノイズｑＥは、位相予測器３９におい
て、その出力値すなわち予測信号θｓ(ｍ×Ｔref)を切
り捨てて整数にすることによって発生される。位相予測
器３９におけるこの切り捨ては、カウンタ３６において
行われる丸めを模擬している。この切り捨ての結果、予
測信号θｓ(ｍ×Ｔref)＝θｐ(ｍ×Ｔref)となる。バイ
ポーラ・ディジタル加算器４０である加算器においてθ
ｓ(ｍ×Ｔref)から項θest(ｍ×Ｔref)を減算すること
によって予測可能位相項θｐ(ｍ×Ｔref)と量子化誤差
項ｑＥが相殺され、加算器４０の出力４０Ｃに位相誤差
項θerror(ｍ×Ｔref)が残る。
【００１４】量子化ノイズｑＥが、小数部分.ｆがゼロ
である周波数を含む全ての出力信号周波数Ｆoutにおい
て相殺されることを保証するため、整数分周比Ｎdiv
が、整数Ｎと所定の整数値だけ異なるように選択され
る。例えば、分周比ＮdivはＮ−１に等しくなるように
セットされる。すると、小数部分.ｆがゼロである出力
信号周波数Ｆoutにおいてさえ、基準信号３と分周信号
９が、ゲート発生器３４の入力３４ａ、３４ｂにおいて
非同期になることが保証され、これによって量子化ノイ
ズの相殺が維持される。分周比Ｎdivをこのように選択
することによって、ずれを導入しなかったら出力信号５
中に生じていたはずのスプリアス信号も減少する。小数
部分.ｆの値が小さい場合でも、基準信号３と端子カウ
ント９との周波数差は、ＰＬＬの帯域幅範囲の充分外側
に位置するかもしれないＦref/(Ｎ−１)よりも大きい。
この周波数差から発生するスプリアス信号は、ＰＬＬデ
ィジタル・フィルタ４２によって簡単にフィルタリング
できる。例えば、Ｆref=１０ＭＨｚであり出力周波数Ｆ
outが５００ＭＨｚ〜１０００ＭＨｚの場合、最低周波
数のスプリアス信号は１０ＭＨｚ／(５０−１)≒５０．
２５１ＫＨｚで発生する。ＰＬＬループの帯域幅が約５
ＫＨｚあれば、周波数シンセサイザ３０の出力２５にお
けるスプリアス信号をフィルタリングするのに充分であ
る。
である周波数を含む全ての出力信号周波数Ｆoutにおい
て相殺されることを保証するため、整数分周比Ｎdiv
が、整数Ｎと所定の整数値だけ異なるように選択され
る。例えば、分周比ＮdivはＮ−１に等しくなるように
セットされる。すると、小数部分.ｆがゼロである出力
信号周波数Ｆoutにおいてさえ、基準信号３と分周信号
９が、ゲート発生器３４の入力３４ａ、３４ｂにおいて
非同期になることが保証され、これによって量子化ノイ
ズの相殺が維持される。分周比Ｎdivをこのように選択
することによって、ずれを導入しなかったら出力信号５
中に生じていたはずのスプリアス信号も減少する。小数
部分.ｆの値が小さい場合でも、基準信号３と端子カウ
ント９との周波数差は、ＰＬＬの帯域幅範囲の充分外側
に位置するかもしれないＦref/(Ｎ−１)よりも大きい。
この周波数差から発生するスプリアス信号は、ＰＬＬデ
ィジタル・フィルタ４２によって簡単にフィルタリング
できる。例えば、Ｆref=１０ＭＨｚであり出力周波数Ｆ
outが５００ＭＨｚ〜１０００ＭＨｚの場合、最低周波
数のスプリアス信号は１０ＭＨｚ／(５０−１)≒５０．
２５１ＫＨｚで発生する。ＰＬＬループの帯域幅が約５
ＫＨｚあれば、周波数シンセサイザ３０の出力２５にお
けるスプリアス信号をフィルタリングするのに充分であ
る。
【００１５】分周器１４、ゲート発生器３４及びカウン
タ３６によって得られる出力信号５の時間変化位相θou
t(ｔ)のディジタル推定値θest(ｍ×Ｔref)は、アナロ
グ・ディジタル変換の結果であり、アナログ・ディジタ
ル変換プロセスに固有の非線形性に影響される。線形化
は、クロック発生器３８とカウンタ３６のＬＡＴＣＨ入
力との間に配置されたディザ発生器５０を利用して、カ
ウンタ３６のラッチ信号Ｄｃｌｋにランダム時間変動を
加えることによって実現される。ディザ発生器５０によ
ってラッチ信号Ｄｃｌｋにランダム時間変動が誘導され
ると、カウンタ３６のラッチ値θest(ｍ×Ｔref)に、Ｖ
ＣＯ１２のアナログ時間変化位相θout(ｔ)とディジタ
ル推定値θest(ｍ×Ｔref)の関係を線形化するのに十分
であるところの、誘導されたランダム時間変動に対応す
るランダム変動が生じる。
タ３６によって得られる出力信号５の時間変化位相θou
t(ｔ)のディジタル推定値θest(ｍ×Ｔref)は、アナロ
グ・ディジタル変換の結果であり、アナログ・ディジタ
ル変換プロセスに固有の非線形性に影響される。線形化
は、クロック発生器３８とカウンタ３６のＬＡＴＣＨ入
力との間に配置されたディザ発生器５０を利用して、カ
ウンタ３６のラッチ信号Ｄｃｌｋにランダム時間変動を
加えることによって実現される。ディザ発生器５０によ
ってラッチ信号Ｄｃｌｋにランダム時間変動が誘導され
ると、カウンタ３６のラッチ値θest(ｍ×Ｔref)に、Ｖ
ＣＯ１２のアナログ時間変化位相θout(ｔ)とディジタ
ル推定値θest(ｍ×Ｔref)の関係を線形化するのに十分
であるところの、誘導されたランダム時間変動に対応す
るランダム変動が生じる。
【００１６】図４には、ディザ発生器５０の実施例の１
つが示されている。ＰＲＮ（疑似乱数）シーケンス発生
器４９によって発生するＰＲＮシーケンスがエンコーダ
５２に印加される。エンコーダ５２は、ＰＲＮシーケン
ス発生器４９から入力される各整数を、ハイレベルにセ
ットされているビットの個数が入力された各整数の値に
等価であるところの、対応する論理値にマッピングす
る。エンコーダ５２からの論理値は論理遅延ブロック５
４に印加され、エンコーダ５２からの論理値に基づく論
理遅延ブロック伝搬遅延が導入される。論理値がランダ
ムであるという特性によって基準信号３にランダム時間
変動が誘導され、ディザがかけられたラッチ信号Ｄclk
が生じる。ディザがかけられたラッチ信号Ｄclkのラン
ダム時間変動によって、カウンタ３６の出力信号５の複
数サイクルに相当するラッチされた値θest(ｍ×Ｔref)
に変動が導入される。
つが示されている。ＰＲＮ（疑似乱数）シーケンス発生
器４９によって発生するＰＲＮシーケンスがエンコーダ
５２に印加される。エンコーダ５２は、ＰＲＮシーケン
ス発生器４９から入力される各整数を、ハイレベルにセ
ットされているビットの個数が入力された各整数の値に
等価であるところの、対応する論理値にマッピングす
る。エンコーダ５２からの論理値は論理遅延ブロック５
４に印加され、エンコーダ５２からの論理値に基づく論
理遅延ブロック伝搬遅延が導入される。論理値がランダ
ムであるという特性によって基準信号３にランダム時間
変動が誘導され、ディザがかけられたラッチ信号Ｄclk
が生じる。ディザがかけられたラッチ信号Ｄclkのラン
ダム時間変動によって、カウンタ３６の出力信号５の複
数サイクルに相当するラッチされた値θest(ｍ×Ｔref)
に変動が導入される。
【００１７】このようにする代わりに、ディザ発生器５
０をゲート発生器３４の第２の入力に直列に結合して
（図示せず）、基準信号３を受信するようにしてもよ
い。ディザ発生器５０の直列接続によって、基準信号３
にランダム時間変動すなわちジッタが加えられ、この基
準信号は次に第２の入力３４ｂに供給される。このジッ
タによって、ゲート間隔ｔdに対するランダム時間変動
が発生し、カウンタ３６のラッチされた値θest(ｍ×Ｔ
ref)に、ＶＣＯ１２のアナログ時間変化位相θout(ｔ)
とディジタル推定値θest(ｍ×Ｔref)との関係を線形化
するのに充分な、対応するランダム変動が導入される。
一般に、ゲート間隔ｔdのランダム時間変動によって、
カウンタ３６のラッチされた値θest(ｍ×Ｔref)に、出
力信号５の複数サイクルに相当する変動が導入される。
０をゲート発生器３４の第２の入力に直列に結合して
（図示せず）、基準信号３を受信するようにしてもよ
い。ディザ発生器５０の直列接続によって、基準信号３
にランダム時間変動すなわちジッタが加えられ、この基
準信号は次に第２の入力３４ｂに供給される。このジッ
タによって、ゲート間隔ｔdに対するランダム時間変動
が発生し、カウンタ３６のラッチされた値θest(ｍ×Ｔ
ref)に、ＶＣＯ１２のアナログ時間変化位相θout(ｔ)
とディジタル推定値θest(ｍ×Ｔref)との関係を線形化
するのに充分な、対応するランダム変動が導入される。
一般に、ゲート間隔ｔdのランダム時間変動によって、
カウンタ３６のラッチされた値θest(ｍ×Ｔref)に、出
力信号５の複数サイクルに相当する変動が導入される。
【００１８】位相予測器３９にはｂビット累算器が設け
られ、その後には固定利得ブロック２３が続いている。
累算器２７は、基準周波数Ｆrefまたはその整数分の１
でクロックされる。累算器２７の出力は、(Ｎ＋.ｆ)×
Ｆrefの目標出力周波数で動作している場合に、ＶＣＯ
１２の位相がゲート間隔ｔdの間に進むと予測されると
ころの、小数部を含むサイクル数を２↑(−ｂ)（演算記
号↑はべき乗を表す。ここでは２の−ｂ乗を表してい
る）の分解能で（ここで、ｂは累算器２７容量をビット
で表したもの）提示する。累算器２７の出力におけるｂ
ビット・ワードは利得ブロック２３に送られる。利得ブ
ロック２３は、このｂビット・ワードを有理数である周
波数乗数(Ｎ＋.ｆ)によってスケーリングする。利得ブ
ロック２３の出力における(ｐ＋ｂ)ビット・ワードは、
その上位側のｐ個のビットだけを加算器に送ることによ
って切り捨てられ、整数になる。この個数ｐはＬＯＧ2
(Ｎdiv)（ここでＬＯＧ2は２を底とした対数を表す）、
すなわちビットで表される分周器１４の容量、と同じか
あるいはそれよりも大きい。その結果、利得ブロック２
３の出力に生じる予測信号θｓ(ｍ×Ｔref)は、目標周
波数で動作する場合に、ＶＣＯ１２の位相がゲート間隔
ｔdの間に進むと予測される整数サイクル数を表してい
る。Ｆout/Ｎdiv＞Ｆrefの場合、ゲート間隔ｔdは、基
準信号３のＮ／(Ｎ−Ｎdiv＋.ｆ)サイクルでその最大値
Ｔrefからゼロまで線形に低下し、ここまできた時点で
ゲート間隔ｔdはリセットされてその最大時間値Ｔrefに
戻る。さらに、このサイクルが繰り返される。例えば、
ｔ＝０において、ゲート間隔ｔd＝０の場合、ｍ番目の
ゲート間隔ｔdは、 ｔd(ｍ×Ｔref)＝−(((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔr
ef)mod Ｔref 秒として表される。ここで、modはモジュロ関数を表
す。位相誤差θerror(ｍ×Ｔref)が含まれない場合、出
力信号５の位相は、ゲート間隔ｔd(ｍ×Ｔref)中に、ｔ
d(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)サイクル、つまり、 ((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔref)mod Ｔref)×
Ｆref(Ｎ＋.ｆ)＝((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod
１)×(Ｎ＋.ｆ) サイクル進むものと予測される。この予測される位相の
進みｔd(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)は、クロック期
間Ｔref毎にその先行出力から(Ｎ−Ｎdiv＋.ｆ)／Ｎを
減算する、フル・スケール値が１のユニポーラ累算器２
７を用いて生成される。ｂビットは、利得ブロック２３
に送られて(Ｎ＋.ｆ)でスケーリングされ、(ｐ＋ｂ)ビ
ットが生じ、これが切り捨てられてｐビットになり、こ
れによって、整数の完全な出力信号サイクル数だけをカ
ウントすることができるカウンタ３６によって実現され
るところの切り捨てによって整数化を行う関数を模擬す
る。その結果得られるｐビット・ワードによって、 trunc(((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod １)×(Ｎ
＋.ｆ)) に等しい予測信号θｓ(ｍ×Ｔref)が生じ、これが、加
算器４０に与えられて、ゲート間隔ｔd(ｍ×Ｔref)中に
カウンタ３６によってカウントされた出力信号５の整数
のサイクル数θout(ｍ×Ｔref)と比較される。
られ、その後には固定利得ブロック２３が続いている。
累算器２７は、基準周波数Ｆrefまたはその整数分の１
でクロックされる。累算器２７の出力は、(Ｎ＋.ｆ)×
Ｆrefの目標出力周波数で動作している場合に、ＶＣＯ
１２の位相がゲート間隔ｔdの間に進むと予測されると
ころの、小数部を含むサイクル数を２↑(−ｂ)（演算記
号↑はべき乗を表す。ここでは２の−ｂ乗を表してい
る）の分解能で（ここで、ｂは累算器２７容量をビット
で表したもの）提示する。累算器２７の出力におけるｂ
ビット・ワードは利得ブロック２３に送られる。利得ブ
ロック２３は、このｂビット・ワードを有理数である周
波数乗数(Ｎ＋.ｆ)によってスケーリングする。利得ブ
ロック２３の出力における(ｐ＋ｂ)ビット・ワードは、
その上位側のｐ個のビットだけを加算器に送ることによ
って切り捨てられ、整数になる。この個数ｐはＬＯＧ2
(Ｎdiv)（ここでＬＯＧ2は２を底とした対数を表す）、
すなわちビットで表される分周器１４の容量、と同じか
あるいはそれよりも大きい。その結果、利得ブロック２
３の出力に生じる予測信号θｓ(ｍ×Ｔref)は、目標周
波数で動作する場合に、ＶＣＯ１２の位相がゲート間隔
ｔdの間に進むと予測される整数サイクル数を表してい
る。Ｆout/Ｎdiv＞Ｆrefの場合、ゲート間隔ｔdは、基
準信号３のＮ／(Ｎ−Ｎdiv＋.ｆ)サイクルでその最大値
Ｔrefからゼロまで線形に低下し、ここまできた時点で
ゲート間隔ｔdはリセットされてその最大時間値Ｔrefに
戻る。さらに、このサイクルが繰り返される。例えば、
ｔ＝０において、ゲート間隔ｔd＝０の場合、ｍ番目の
ゲート間隔ｔdは、 ｔd(ｍ×Ｔref)＝−(((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔr
ef)mod Ｔref 秒として表される。ここで、modはモジュロ関数を表
す。位相誤差θerror(ｍ×Ｔref)が含まれない場合、出
力信号５の位相は、ゲート間隔ｔd(ｍ×Ｔref)中に、ｔ
d(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)サイクル、つまり、 ((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔref)mod Ｔref)×
Ｆref(Ｎ＋.ｆ)＝((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod
１)×(Ｎ＋.ｆ) サイクル進むものと予測される。この予測される位相の
進みｔd(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)は、クロック期
間Ｔref毎にその先行出力から(Ｎ−Ｎdiv＋.ｆ)／Ｎを
減算する、フル・スケール値が１のユニポーラ累算器２
７を用いて生成される。ｂビットは、利得ブロック２３
に送られて(Ｎ＋.ｆ)でスケーリングされ、(ｐ＋ｂ)ビ
ットが生じ、これが切り捨てられてｐビットになり、こ
れによって、整数の完全な出力信号サイクル数だけをカ
ウントすることができるカウンタ３６によって実現され
るところの切り捨てによって整数化を行う関数を模擬す
る。その結果得られるｐビット・ワードによって、 trunc(((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod １)×(Ｎ
＋.ｆ)) に等しい予測信号θｓ(ｍ×Ｔref)が生じ、これが、加
算器４０に与えられて、ゲート間隔ｔd(ｍ×Ｔref)中に
カウンタ３６によってカウントされた出力信号５の整数
のサイクル数θout(ｍ×Ｔref)と比較される。
【００１９】累算器のアンダーフロー事象及びゲート間
隔リセット事象が同じクロック期間Ｔref内に生じない
場合を除けば、累算器２７に関してアンダーフローが補
償されると、ゲート間隔ｔd(ｍ×Ｔref)の終了時におけ
る予測信号θｓ(ｍ×Ｔref)とカウントされたサイクル
数θest(ｍ×Ｔref)の差は、位相誤差θerror(ｍ×Ｔre
f)に対応する。累算器のアンダーフロー事象及びゲート
間隔リセット事象が同じクロック期間Ｔref内に生じな
い場合、位相誤差θerror(ｍ×Ｔref)は、予測可能位相
成分θｐ(ｍ×Ｔref)からの出力信号５の位相偏移に対
応しない。例えば、出力信号５の位相が累算器２７に保
持された予測値より１サイクルだけ遅れると仮定する
と、あるクロック期間Ｔrefにおいて累算器２７がアン
ダーフローを生じ、そのサンプルに関してフル・スケー
ル値を出力する。位相予測器３９の出力において、予測
信号θｓ(ｍ×Ｔref)はそのサンプルに関する値がＮに
なる。出力信号５の遅相のため、ゲート間隔ｔd(ｍ×Ｔ
ref)は、そのサンプルに関する最大値に近くなり、カウ
ンタ３６は１出力信号サイクルをカウントする。従っ
て、位相誤差θerror(ｍ×Ｔref)は、出力信号５の位相
θout(ｔ）が予測信号θｓ(ｍ×Ｔref)よりＮ−１サイ
クルだけ進んでいることを表している。同様に、出力信
号５の位相が予測位相より１ＶＣＯサイクルだけ進んで
いる場合、ゲート間隔ｔd(ｍ×Ｔref)がその最大値Ｔre
fにリセットされるクロック期間によって、位相誤差θe
rror(ｍ×Ｔref)が生じるが、この位相誤差は、出力信
号５の位相θout(ｔ)が予測信号θｓ(ｍ×Ｔref)よりＮ
−１サイクルだけ遅れていることを表している。
隔リセット事象が同じクロック期間Ｔref内に生じない
場合を除けば、累算器２７に関してアンダーフローが補
償されると、ゲート間隔ｔd(ｍ×Ｔref)の終了時におけ
る予測信号θｓ(ｍ×Ｔref)とカウントされたサイクル
数θest(ｍ×Ｔref)の差は、位相誤差θerror(ｍ×Ｔre
f)に対応する。累算器のアンダーフロー事象及びゲート
間隔リセット事象が同じクロック期間Ｔref内に生じな
い場合、位相誤差θerror(ｍ×Ｔref)は、予測可能位相
成分θｐ(ｍ×Ｔref)からの出力信号５の位相偏移に対
応しない。例えば、出力信号５の位相が累算器２７に保
持された予測値より１サイクルだけ遅れると仮定する
と、あるクロック期間Ｔrefにおいて累算器２７がアン
ダーフローを生じ、そのサンプルに関してフル・スケー
ル値を出力する。位相予測器３９の出力において、予測
信号θｓ(ｍ×Ｔref)はそのサンプルに関する値がＮに
なる。出力信号５の遅相のため、ゲート間隔ｔd(ｍ×Ｔ
ref)は、そのサンプルに関する最大値に近くなり、カウ
ンタ３６は１出力信号サイクルをカウントする。従っ
て、位相誤差θerror(ｍ×Ｔref)は、出力信号５の位相
θout(ｔ）が予測信号θｓ(ｍ×Ｔref)よりＮ−１サイ
クルだけ進んでいることを表している。同様に、出力信
号５の位相が予測位相より１ＶＣＯサイクルだけ進んで
いる場合、ゲート間隔ｔd(ｍ×Ｔref)がその最大値Ｔre
fにリセットされるクロック期間によって、位相誤差θe
rror(ｍ×Ｔref)が生じるが、この位相誤差は、出力信
号５の位相θout(ｔ)が予測信号θｓ(ｍ×Ｔref)よりＮ
−１サイクルだけ遅れていることを表している。
【００２０】アンダーフロー補償器２９は、同時に生じ
ないアンダーフロー事象とゲート間隔リセット事象につ
いて、位相誤差θerror(ｍ×Ｔref)を補償する。図５に
は、下位桁補償器２９の実施例の１つが示されている。
アンダーフロー補償器２９は、加算器４０の出力から誤
差項θerror(ｍ×Ｔref)を受信する。次に、コンパレー
タ４５において、誤差項とリミッタ４３の制限値ＬＩＭ
の比較が行われる。正負検出器（ＳＧＮ，Signum Funct
ion Block）４１の２ビット出力は、θerror(ｍ×Ｔre
f)＞ＬＩＭの場合は１、θerror(ｍ×Ｔref)＜ＬＩＭの
場合は−１、−ＬＩＭ≦θerror(ｍ×Ｔref)≦ＬＩＭの
場合は０になる。乗算器４７において、正負検出器４１
の出力にＮを乗算して、アンダーフロー補正項θcorrを
得る。位相誤差θerror(ｍ×Ｔref)からアンダーフロー
補正項θcorrを減算することによって補償位相誤差θ'e
rrorを得て、それをディジタル・フィルタ４２に送られ
る。ＬＩＭの値がtrunc(Ｎ／２)になるように選択する
ことによって、補償位相誤差θ'errorに関する最大範囲
が得られる。
ないアンダーフロー事象とゲート間隔リセット事象につ
いて、位相誤差θerror(ｍ×Ｔref)を補償する。図５に
は、下位桁補償器２９の実施例の１つが示されている。
アンダーフロー補償器２９は、加算器４０の出力から誤
差項θerror(ｍ×Ｔref)を受信する。次に、コンパレー
タ４５において、誤差項とリミッタ４３の制限値ＬＩＭ
の比較が行われる。正負検出器（ＳＧＮ，Signum Funct
ion Block）４１の２ビット出力は、θerror(ｍ×Ｔre
f)＞ＬＩＭの場合は１、θerror(ｍ×Ｔref)＜ＬＩＭの
場合は−１、−ＬＩＭ≦θerror(ｍ×Ｔref)≦ＬＩＭの
場合は０になる。乗算器４７において、正負検出器４１
の出力にＮを乗算して、アンダーフロー補正項θcorrを
得る。位相誤差θerror(ｍ×Ｔref)からアンダーフロー
補正項θcorrを減算することによって補償位相誤差θ'e
rrorを得て、それをディジタル・フィルタ４２に送られ
る。ＬＩＭの値がtrunc(Ｎ／２)になるように選択する
ことによって、補償位相誤差θ'errorに関する最大範囲
が得られる。
【００２１】結果生じる補償位相誤差θ'errorは、ＶＣ
Ｏ出力信号５と基準信号３の間の位相偏移を表してい
る。この補償位相誤差θ'errorは、周波数シンセサイザ
３０のループ動特性を制御するディジタル・フィルタ４
２に印加される。ディジタル・フィルタ４２の帯域幅は
コントローラ１５によって調整することが可能である。
例えば、周波数シンセサイザ３０の捕捉時間とセトリン
グ時間を短縮するため、帯域幅を一時的に拡大する。Ｐ
ＬＬがロックされると、帯域幅を縮小して、ノイズ性能
及びスプリアス信号フィルタリングを最適化することが
できる。ディジタル・フィルタ４２によって、ディジタ
ル入力信号３３がディジタル・アナログ変換器（ＤＡ
Ｃ）４４に加えられ、ＶＣＯ１２の周波数Ｆoutの操作
に用いられるアナログ制御信号７に変換される。ディジ
タル・フィルタには、ＤＡＣ４４によって生じる制御信
号７の量子化誤差を排除するため、ＤＡＣ４４の下位ビ
ットをランダム化するオプションのディザ源を含んでい
てよい。位相ロック・ループは、出力信号５の周波数Ｆ
outを操作し、Ｆref(Ｎ＋.ｆ）、すなわち基準信号３の
有理数倍周波数に等しくなるようにすることによって、
位相誤差を最小限に抑える。
Ｏ出力信号５と基準信号３の間の位相偏移を表してい
る。この補償位相誤差θ'errorは、周波数シンセサイザ
３０のループ動特性を制御するディジタル・フィルタ４
２に印加される。ディジタル・フィルタ４２の帯域幅は
コントローラ１５によって調整することが可能である。
例えば、周波数シンセサイザ３０の捕捉時間とセトリン
グ時間を短縮するため、帯域幅を一時的に拡大する。Ｐ
ＬＬがロックされると、帯域幅を縮小して、ノイズ性能
及びスプリアス信号フィルタリングを最適化することが
できる。ディジタル・フィルタ４２によって、ディジタ
ル入力信号３３がディジタル・アナログ変換器（ＤＡ
Ｃ）４４に加えられ、ＶＣＯ１２の周波数Ｆoutの操作
に用いられるアナログ制御信号７に変換される。ディジ
タル・フィルタには、ＤＡＣ４４によって生じる制御信
号７の量子化誤差を排除するため、ＤＡＣ４４の下位ビ
ットをランダム化するオプションのディザ源を含んでい
てよい。位相ロック・ループは、出力信号５の周波数Ｆ
outを操作し、Ｆref(Ｎ＋.ｆ）、すなわち基準信号３の
有理数倍周波数に等しくなるようにすることによって、
位相誤差を最小限に抑える。
【００２２】このようにする代わりに、ある周波数合成
方法では、与えられた基準信号３の周波数の有理数(Ｎ
＋.ｆ）倍に等しい周波数の出力信号５を発生する。こ
の周波数合成方法は、図１または図３の周波数合成装置
を利用した実施例に制限されるものではなく、また一連
のステップを含んでいる。まず、出力信号の周波数が整
数除数によって分周される。次に、周波数分周出力信号
と基準信号の対応する振幅遷移間の時間差から決定され
る時間間隔ｔdにおける、出力信号のサイクルをカウン
トすることによって、出力信号と基準信号の既知の周波
数差による誤差項及び予測可能項が得られる。次に、予
測信号を発生し、カウントされたサイクル数と比較し
て、誤差項が分離される。次に、誤差項をフィルタリン
グして、出力信号の周波数調整に用いられ、この結果、
誤差項が最小限に抑えられるので、出力信号の周波数
は、基準信号の有理数倍周波数にほぼ等しくなる。該周
波数合成方法には、カウントされたサイクル数と、分周
出力信号と基準信号３の対応する振幅遷移間の時間間隔
との関係を線形化するステップを含めることも可能であ
る。線形化ステップの実施例の１つには、出力信号のサ
イクルがカウントされる時間間隔にランダム時間変動を
加えるステップが含まれている。
方法では、与えられた基準信号３の周波数の有理数(Ｎ
＋.ｆ）倍に等しい周波数の出力信号５を発生する。こ
の周波数合成方法は、図１または図３の周波数合成装置
を利用した実施例に制限されるものではなく、また一連
のステップを含んでいる。まず、出力信号の周波数が整
数除数によって分周される。次に、周波数分周出力信号
と基準信号の対応する振幅遷移間の時間差から決定され
る時間間隔ｔdにおける、出力信号のサイクルをカウン
トすることによって、出力信号と基準信号の既知の周波
数差による誤差項及び予測可能項が得られる。次に、予
測信号を発生し、カウントされたサイクル数と比較し
て、誤差項が分離される。次に、誤差項をフィルタリン
グして、出力信号の周波数調整に用いられ、この結果、
誤差項が最小限に抑えられるので、出力信号の周波数
は、基準信号の有理数倍周波数にほぼ等しくなる。該周
波数合成方法には、カウントされたサイクル数と、分周
出力信号と基準信号３の対応する振幅遷移間の時間間隔
との関係を線形化するステップを含めることも可能であ
る。線形化ステップの実施例の１つには、出力信号のサ
イクルがカウントされる時間間隔にランダム時間変動を
加えるステップが含まれている。
【００２３】以上から明らかなように、本発明によって
得られる周波数合成装置及び方法では、整数周波数除数
を用いて、印加された基準信号の有理数倍周波数の出力
信号を発生することによって、出力信号に生じるスプリ
アス信号を低減する。
得られる周波数合成装置及び方法では、整数周波数除数
を用いて、印加された基準信号の有理数倍周波数の出力
信号を発生することによって、出力信号に生じるスプリ
アス信号を低減する。
【００２４】以下に本発明の実施態様の例を列挙する。
【００２５】［実施態様１］有理周波数乗数（Ｎ＋.
ｆ）によって、印加された基準信号に対して周波数が関
連づけられる出力信号（Ｆout)を発生する可変周波数シ
ンセサイザ（１０）において、制御信号（７）を受信す
る入力及び前記制御信号（７）に応答する周波数を有す
る出力信号（５）を送り出す出力を有する可変周波数発
振器（１２）と、前記可変周波数発振器（１２）の出力
に結合されて、前記出力信号（５）を受信し、前記出力
信号の周波数を整数除数（Ｎdiv)で分周して分周信号
（９）を発生する周波数分周器（１４）と、是器周波数
分周器（１４）に結合されて、第１の入力（Ｄ）で分周
信号（９）を受信し、第２の入力（Ｅ）で基準信号（Ｆ
ref)を受信して、予測可能成分（θｐ（ｔ））及び誤差
成分（θerror)を有する位相差信号（θ（ｔ））を発生
する位相コンパレータ（１６）と、前記基準信号（Ｆre
f)を受信して、基準信号（Ｆref)、整数除数（Ｎdiv)及
び有理周波数乗数（Ｎ＋.ｆ）に基づき予測可能成分
（θｐ（ｔ））と同一の相殺信号を発生する信号発生器
（２０）と、前記位相コンパレータに結合されて、前記
位相差信号を受信する第１の入力（Ａ）及び信号発生器
に結合されて、相殺信号を受信する第２の入力（Ｂ）を
備え、前記相殺信号と前記予測可能成分の差を取って、
出力から誤差成分（θerror)を送り出す加算器（１８）
と、前記加算器（１８）の出力（Ｃ）と前記可変周波数
発振器（１２）の入力の間に結合されて、前記誤差成分
（θerror)を受信し、前記誤差成分（θerror)を処理し
て前記制御信号（７）を発生し、前記制御信号（７）に
よって前記誤差成分（θerror)が減少するように、前記
出力信号（５）の周波数が調整されるようにする、フィ
ルタ（２２）とを設けたことを特徴とする可変周波数シ
ンセサイザ。
ｆ）によって、印加された基準信号に対して周波数が関
連づけられる出力信号（Ｆout)を発生する可変周波数シ
ンセサイザ（１０）において、制御信号（７）を受信す
る入力及び前記制御信号（７）に応答する周波数を有す
る出力信号（５）を送り出す出力を有する可変周波数発
振器（１２）と、前記可変周波数発振器（１２）の出力
に結合されて、前記出力信号（５）を受信し、前記出力
信号の周波数を整数除数（Ｎdiv)で分周して分周信号
（９）を発生する周波数分周器（１４）と、是器周波数
分周器（１４）に結合されて、第１の入力（Ｄ）で分周
信号（９）を受信し、第２の入力（Ｅ）で基準信号（Ｆ
ref)を受信して、予測可能成分（θｐ（ｔ））及び誤差
成分（θerror)を有する位相差信号（θ（ｔ））を発生
する位相コンパレータ（１６）と、前記基準信号（Ｆre
f)を受信して、基準信号（Ｆref)、整数除数（Ｎdiv)及
び有理周波数乗数（Ｎ＋.ｆ）に基づき予測可能成分
（θｐ（ｔ））と同一の相殺信号を発生する信号発生器
（２０）と、前記位相コンパレータに結合されて、前記
位相差信号を受信する第１の入力（Ａ）及び信号発生器
に結合されて、相殺信号を受信する第２の入力（Ｂ）を
備え、前記相殺信号と前記予測可能成分の差を取って、
出力から誤差成分（θerror)を送り出す加算器（１８）
と、前記加算器（１８）の出力（Ｃ）と前記可変周波数
発振器（１２）の入力の間に結合されて、前記誤差成分
（θerror)を受信し、前記誤差成分（θerror)を処理し
て前記制御信号（７）を発生し、前記制御信号（７）に
よって前記誤差成分（θerror)が減少するように、前記
出力信号（５）の周波数が調整されるようにする、フィ
ルタ（２２）とを設けたことを特徴とする可変周波数シ
ンセサイザ。
【００２６】［実施態様２］前記周波数分周器（１４）
に結合され、前記整数除数（Ｎdiv)を選択し、前記信号
発生器（２０）に結合され、前記有理周波数乗数（Ｎ
＋.ｆ）及び前記整数除数（Ｎdiv)を前記信号発生器
（２０）に供給するコントローラ（１５）を設けたこと
を特徴とする、実施態様１に記載の可変周波数シンセサ
イザ（１０）。
に結合され、前記整数除数（Ｎdiv)を選択し、前記信号
発生器（２０）に結合され、前記有理周波数乗数（Ｎ
＋.ｆ）及び前記整数除数（Ｎdiv)を前記信号発生器
（２０）に供給するコントローラ（１５）を設けたこと
を特徴とする、実施態様１に記載の可変周波数シンセサ
イザ（１０）。
【００２７】［実施態様３］前記出力信号（５）の周波
数（Ｆout)が前記有理周波数乗数（Ｎ＋.ｆ）及び前記
整数除数（Ｎdiv)を調整することによって選択されるこ
とを特徴とする、実施態様２に記載の可変周波数シンセ
サイザ（１０）。
数（Ｆout)が前記有理周波数乗数（Ｎ＋.ｆ）及び前記
整数除数（Ｎdiv)を調整することによって選択されるこ
とを特徴とする、実施態様２に記載の可変周波数シンセ
サイザ（１０）。
【００２８】［実施態様４］基準信号（Ｆref)の位相が
時間変化し、前記予測可能成分が、前記時間変化する位
相×（１−前記有理周波数乗数）÷前記整数除数（Ｎdi
v)に等しいことを特徴とする、実施態様３に記載の可変
周波数シンセサイザ（１０）。
時間変化し、前記予測可能成分が、前記時間変化する位
相×（１−前記有理周波数乗数）÷前記整数除数（Ｎdi
v)に等しいことを特徴とする、実施態様３に記載の可変
周波数シンセサイザ（１０）。
【００２９】［実施態様５］印加された基準信号（３）
に対して有理周波数乗数（Ｎ＋.ｆ）によって周波数が
関連づけられる出力信号（５）を発生する可変周波数シ
ンセサイザ（３０）において、制御信号（７）を受信す
る入力及び前記制御信号（７）に応答する周波数を有す
る出力信号を提供する出力を有する可変周波数発振器
（１２）と、前記可変周波数発振器（１２）の出力に結
合されて、前記出力信号（５）を受信し、前記出力信号
の周波数を整数除数（Ｎdiv)で割って、分周信号（９）
を発生する周波数分周器（１４）と、前記周波数分周器
（１４）に結合されて、第１の入力（３４ａ)で前記分
周信号（９）を受信し、第２の入力（３４ｂ)で基準信
号（３）を受信して、前記第１の入力と前記第２の入力
における前記分周信号（９）と前記基準信号（３）の互
いに対応する振幅遷移間の時間差に応答し、前記時間差
に基づいてその出力からパルスを発生するゲート発生器
（３４）と、前記可変周波数発振器（１２）の出力に結
合されて、前記出力信号（５）を受信し、前記ゲート発
生器（３４）に結合されて、前記パルスを受信して、前
記パルスの持続時間内における前記出力信号（５）のサ
イクル数をカウントし、その出力から前記出力信号
（５）の予測サイクル数及び誤差項を含むカウント値を
提供するカウンタ（３６）と、前記基準信号（３）、前
記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdi
v)を受信し、その出力から前記出力信号（５）の前記予
測サイクル数に等しい出力値を発生する位相予測器（３
９）と、前記カウンタ（３６）及び前記位相予測器（３
９）の出力に結合されて、前記カウント値と前記出力値
を減算して、その出力から前記誤差項を提供する加算器
（４０）と、前記加算器（４０）の出力に結合されて、
前記誤差項をフィルタリングする処理手段（２９、４
２）と、前記処理手段（２９、４２）に結合されて、デ
ジタル処理された前記誤差項を受信し、前記制御信号
（７）を発生し、前記制御信号は前記出力信号（５）の
周波数（Ｆout)を調整して、誤差項を最小限に抑えるデ
ィジタル・アナログ変換器（４４）とを設けたことを特
徴とする可変周波数シンセサイザ。
に対して有理周波数乗数（Ｎ＋.ｆ）によって周波数が
関連づけられる出力信号（５）を発生する可変周波数シ
ンセサイザ（３０）において、制御信号（７）を受信す
る入力及び前記制御信号（７）に応答する周波数を有す
る出力信号を提供する出力を有する可変周波数発振器
（１２）と、前記可変周波数発振器（１２）の出力に結
合されて、前記出力信号（５）を受信し、前記出力信号
の周波数を整数除数（Ｎdiv)で割って、分周信号（９）
を発生する周波数分周器（１４）と、前記周波数分周器
（１４）に結合されて、第１の入力（３４ａ)で前記分
周信号（９）を受信し、第２の入力（３４ｂ)で基準信
号（３）を受信して、前記第１の入力と前記第２の入力
における前記分周信号（９）と前記基準信号（３）の互
いに対応する振幅遷移間の時間差に応答し、前記時間差
に基づいてその出力からパルスを発生するゲート発生器
（３４）と、前記可変周波数発振器（１２）の出力に結
合されて、前記出力信号（５）を受信し、前記ゲート発
生器（３４）に結合されて、前記パルスを受信して、前
記パルスの持続時間内における前記出力信号（５）のサ
イクル数をカウントし、その出力から前記出力信号
（５）の予測サイクル数及び誤差項を含むカウント値を
提供するカウンタ（３６）と、前記基準信号（３）、前
記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdi
v)を受信し、その出力から前記出力信号（５）の前記予
測サイクル数に等しい出力値を発生する位相予測器（３
９）と、前記カウンタ（３６）及び前記位相予測器（３
９）の出力に結合されて、前記カウント値と前記出力値
を減算して、その出力から前記誤差項を提供する加算器
（４０）と、前記加算器（４０）の出力に結合されて、
前記誤差項をフィルタリングする処理手段（２９、４
２）と、前記処理手段（２９、４２）に結合されて、デ
ジタル処理された前記誤差項を受信し、前記制御信号
（７）を発生し、前記制御信号は前記出力信号（５）の
周波数（Ｆout)を調整して、誤差項を最小限に抑えるデ
ィジタル・アナログ変換器（４４）とを設けたことを特
徴とする可変周波数シンセサイザ。
【００３０】［実施態様６］前記有理乗数（Ｎ＋.ｆ）
が整数（Ｎ）値と小数値（.Ｆ）の和で構成され、前記
位相予測器（３９）は累算器（２７）と利得ブロック
（２３）を含み、前記累算器（２７）は、前記有理乗数
（Ｎ＋.ｆ）と前記整数除数（Ｎdiv)の差を前記整数値
で除算し、前記基準信号（３）に基づいてクロック処理
し、前記利得ブロック（２３）は前記累算器（２７）及
び前記処理手段（２９、４２）に結合されて、累算値に
前記有理乗数でスケーリングし、前記処理手段は、前記
累算器及びフィルタ（４２）のためのアンダーフロー補
償器（２９）を含み、前記アンダーフロー補償器（２
９）は前記加算器（４０）及び前記フィルタ（４２）の
出力に結合されていることを特徴とする実施態様５に記
載の可変周波数シンセサイザ（３０）。
が整数（Ｎ）値と小数値（.Ｆ）の和で構成され、前記
位相予測器（３９）は累算器（２７）と利得ブロック
（２３）を含み、前記累算器（２７）は、前記有理乗数
（Ｎ＋.ｆ）と前記整数除数（Ｎdiv)の差を前記整数値
で除算し、前記基準信号（３）に基づいてクロック処理
し、前記利得ブロック（２３）は前記累算器（２７）及
び前記処理手段（２９、４２）に結合されて、累算値に
前記有理乗数でスケーリングし、前記処理手段は、前記
累算器及びフィルタ（４２）のためのアンダーフロー補
償器（２９）を含み、前記アンダーフロー補償器（２
９）は前記加算器（４０）及び前記フィルタ（４２）の
出力に結合されていることを特徴とする実施態様５に記
載の可変周波数シンセサイザ（３０）。
【００３１】［実施態様７］前記累算器（２７）の分解
能は前記カウンタ（３６）よりも高い分解能を有し、前
記利得ブロック（２３）は前記累算値を切り捨てて、前
記カウンタ（３６）の分解能に等しくなるようにするこ
とを特徴とする実施態様６に記載の可変周波数シンセサ
イザ（３０）。
能は前記カウンタ（３６）よりも高い分解能を有し、前
記利得ブロック（２３）は前記累算値を切り捨てて、前
記カウンタ（３６）の分解能に等しくなるようにするこ
とを特徴とする実施態様６に記載の可変周波数シンセサ
イザ（３０）。
【００３２】［実施態様８］クロック発生器（３８）と
ディザ発生器（５０）を設け、前記クロック発生器（３
８）は前記基準信号（３）を受信して、前記基準信号
（３）からクロック（ＣＬＯＣＫ）信号を発生し、前記
ディザ発生器（５０）は前記クロック発生器（３８）に
結合されて、前記クロック信号（ＣＬＯＫ）を受信し、
前記クロック信号にランダム・タイミング不確実性を加
えて、前記カウンタ（３６）に対するラッチ信号（ＤＣ
ＬＫ)を発生することを特徴とする実施態様５に記載の
可変周波数シンセサイザ（３０）。
ディザ発生器（５０）を設け、前記クロック発生器（３
８）は前記基準信号（３）を受信して、前記基準信号
（３）からクロック（ＣＬＯＣＫ）信号を発生し、前記
ディザ発生器（５０）は前記クロック発生器（３８）に
結合されて、前記クロック信号（ＣＬＯＫ）を受信し、
前記クロック信号にランダム・タイミング不確実性を加
えて、前記カウンタ（３６）に対するラッチ信号（ＤＣ
ＬＫ)を発生することを特徴とする実施態様５に記載の
可変周波数シンセサイザ（３０）。
【００３３】［実施態様９］前記ゲート発生器（３４）
の第２の入力（３４ｂ）に結合されて、前記基準信号
（３）を受信し、前記基準信号（３）にランダム時間不
確実性を加えて、対応するランダム時間不確実性が前記
ゲート発生器（３４）の出力に生じるパルス持続時間に
生じるようにするディザ発生器（５０）を含むことを特
徴とする実施態様５に記載の可変周波数シンセサイザ
（３０）。
の第２の入力（３４ｂ）に結合されて、前記基準信号
（３）を受信し、前記基準信号（３）にランダム時間不
確実性を加えて、対応するランダム時間不確実性が前記
ゲート発生器（３４）の出力に生じるパルス持続時間に
生じるようにするディザ発生器（５０）を含むことを特
徴とする実施態様５に記載の可変周波数シンセサイザ
（３０）。
【図１】従来技術によるフラクショナルＮシンセサイザ
を示す図である。
を示す図である。
【図２】本発明の第１の実施態様に基づいて構成された
周波数シンセサイザのアナログ実施例を示す図である。
周波数シンセサイザのアナログ実施例を示す図である。
【図３】本発明の第２の実施態様に基づいて構成された
周波数シンセサイザのディジタル実施例を示す図であ
る。
周波数シンセサイザのディジタル実施例を示す図であ
る。
【図４】図３の周波数シンセサイザに組み込まれたディ
ザ発生器を示す図である。
ザ発生器を示す図である。
【図５】図４の周波数シンセサイザに組み込まれたアン
ダーフロー補償器を示す図である。
ダーフロー補償器を示す図である。
１０：可変周波数シンセサイザ １２：可変周波数発振器 １４：整数分周器 １５：コントローラ １６：位相コンパレータ １８：加算器 ２０：位相予測器 ２２：ループ積分器／フィルタ ２３：利得ブロック ２５：出力端子 ２７：累算器 ２９：アンダーフロー補償器 ３０：周波数シンセサイザ ３２：電源 ３４：ゲート発生器 ３６：カウンタ ３８：クロック発生器 ３９：位相予測器 ４０：バイポーラ・ディジタル加算器 ４２：ディジタル・フィルタ ４４：ディジタル・アナログ変換器 ４５：コンパレータ ４９：ＰＲＮシーケンス発生器 ５０：ディザ発生器 ５２：エンコーダ ５４：論理遅延ブロック
Claims (1)
- 【請求項１】有理周波数乗数（Ｎ＋.ｆ）によって、印
加された基準信号に対して周波数が関連づけられる出力
信号（Ｆout)を発生する可変周波数シンセサイザ（１
０）において、 制御信号（７）を受信する入力及び前記制御信号（７）
に応答する周波数を有する出力信号（５）を送り出す出
力を有する可変周波数発振器（１２）と、 前記可変周波数発振器（１２）の出力に結合されて、前
記出力信号（５）を受信し、前記出力信号の周波数を整
数除数（Ｎdiv)で分周して分周信号（９）を発生する周
波数分周器（１４）と、 是器周波数分周器（１４）に結合されて、第１の入力
（Ｄ）で分周信号（９）を受信し、第２の入力（Ｅ）で
基準信号（Ｆref)を受信して、予測可能成分（θｐ
（ｔ））及び誤差成分（θerror)を有する位相差信号
（θ（ｔ））を発生する位相コンパレータ（１６）と、 前記基準信号（Ｆref)を受信して、基準信号（Ｆref)、
整数除数（Ｎdiv)及び有理周波数乗数（Ｎ＋.ｆ）に基
づき予測可能成分（θｐ（ｔ））と同一の相殺信号を発
生する信号発生器（２０）と、 前記位相コンパレータに結合されて、前記位相差信号を
受信する第１の入力（Ａ）及び信号発生器に結合され
て、相殺信号を受信する第２の入力（Ｂ）を備え、前記
相殺信号と前記予測可能成分の差を取って、出力から誤
差成分（θerror)を送り出す加算器（１８）と、 前記加算器（１８）の出力（Ｃ）と前記可変周波数発振
器（１２）の入力の間に結合されて、前記誤差成分（θ
error)を受信し、前記誤差成分（θerror)を処理して前
記制御信号（７）を発生し、前記制御信号（７）によっ
て前記誤差成分（θerror)が減少するように、前記出力
信号（５）の周波数が調整されるようにする、フィルタ
（２２）とを設けたことを特徴とする可変周波数シンセ
サイザ。
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| US873,784 | 1997-06-12 |
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|---|---|
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| JP4018246B2 JP4018246B2 (ja) | 2007-12-05 |
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| JP18157698A Expired - Fee Related JP4018246B2 (ja) | 1997-06-12 | 1998-06-12 | 周波数シンセサイザ及びその方法 |
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|---|---|
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1998
- 1998-02-19 DE DE19807026A patent/DE19807026C2/de not_active Expired - Fee Related
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