JP2005303996A - 周波数変調装置 - Google Patents
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Abstract
【解決手段】 周波数変調装置100は、シンセサイザ101と、位相変調データを微分して微分位相変調データを発生する微分器102と、前記微分位相変調データとキャリア周波数データの小数部Kとを加算して加算小数部K1を発生する加算器103と、前記加算小数部K1と前記キャリア周波数データの整数部Mとを受けて整数部入力データM1及び小数部入力データK2を発生して小数部入力データK2をシンセサイザ101に与える入力データ演算部104と、整数部入力データM1を遅延してシンセサイザ101に与える整数部データ遅延部105と、を具備する。入力データ演算部104が、K1<0である場合にM1=M−1、K2=K1+1とし、0≦K1<1である場合にM1=M、K2=K1とし、かつ、1≦K1である場合にM1=M+1、K2=K1−1とする。
【選択図】 図1
Description
図1は、本発明の実施の形態1に係る周波数変調装置の構成を示すブロック図である。
次に、本発明の実施の形態2について、図面を参照して詳細に説明する。
次に、本発明の実施の形態3について、図面を参照して詳細に説明する。
次に、本発明の実施の形態4について、図面を参照して詳細に説明する。
次に、本発明の実施の形態5について、図面を参照して詳細に説明する。
次に、本発明の実施の形態6について、図面を参照して詳細に説明する。
101 シンセサイザ
102 微分器
103 加算器
104、201、501 入力データ演算部
105 整数部データ遅延部
202、502、601 位相変調入力データ加算器
106 電圧制御発振器(VCO)
107 分周器
108 位相比較器
109 基準発振器
110 ループフィルタ
111 多段アキュムレータデジタル網
112、113、114、115 アキュムレータ
116、117、118、119 デジタル遅延網
1051〜1053、1161〜1163、1171〜1173、1181〜1183、1191〜1193 遅延素子
1121、1131 加算器
1122、1132 比較器
1123、1133 フィードバックロジック部
700 送信装置
701 振幅位相分離部
702 振幅変調データ増幅器
703 高周波電力増幅器
704 キャリア信号生成部
705 データ整数部生成部
706 データ小数部生成部
800 無線通信機器
801 アンテナ
802 送受切替部
803 受信装置
Claims (8)
- シンセサイザと、微分位相変調データとキャリア周波数データの小数部Kとを加算して加算小数部K1を発生する加算器と、前記加算小数部K1と前記キャリア周波数データの整数部Mとを受けて整数部入力データM1及び小数部入力データK2を発生して前記小数部入力データK2をシンセサイザに直接に与える入力データ演算手段と、前記整数部入力データM1をクロック信号の第1の発生時から第2の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記入力データ演算手段からの前記小数部入力データK2を積分して遅延した信号の値と前記整数部データ遅延手段からの前記整数部入力データM1の値とを加算することにより前記小数部入力データK2をデルタシグマ変調し前記制御入力信号を生成して前記ループ分周器に与えるデルタシグマ変調手段を具備することを特徴とする周波数変調装置。 - シンセサイザと、位相変調データを微分して微分位相変調データを発生する微分器と、前記微分位相変調データとキャリア周波数データの小数部Kとを加算して加算小数部K1を発生する加算器と、前記加算小数部K1と前記キャリア周波数データの整数部Mとを受けて整数部入力データM1及び小数部入力データK2を発生して前記小数部入力データK2を前記シンセサイザに直接に与える入力データ演算手段と、前記整数部入力データM1をクロック信号の第1の発生時から第2の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、
前記小数部入力データK2と第1の加算フィードバック値とを加算する第1の加算器と前記第1の加算器の出力値と所定の数値とを比較して第1のキャリー出力信号を発生する第1の比較器と前記第1の加算器の出力信号をラッチして前記加算フィードバック値とする第1のフィードバックロジック部とを有し前記クロック信号の第1の発生時に前記ラッチされた出力信号及び第1のキャリー出力信号を発生する手段と、
前記ラッチされた出力信号を積分して前記クロック信号の第2の発生時に第2のキャリー出力信号を発生する手段と、
前記第1のキャリー出力信号を前記クロック信号の第2の発生時まで遅延する手段と、
前記第2のキャリー出力信号を微分する手段と、
前記遅延された整数部入力データM1と前記遅延された第1のキャリー出力信号と前記微分された第2のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記入力データ演算手段は、
K1<0である場合にM1=M−1、K2=K1+1とし、0≦K1<1である場合にM1=M、K2=K1とし、かつ、1≦K1である場合にM1=M+1、K2=K1−1とすることを特徴とする周波数変調装置。 - シンセサイザと、位相変調データK3とキャリア周波数データの整数部Mとを受けて整数部入力データM1及び位相変調データK4を発生する入力データ演算手段と、前記整数部入力データM1をクロック信号の第1の発生時から第2の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、前記位相変調データK4を受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記キャリア周波数データの小数部Kを積分して遅延した信号の値と前記整数部データ遅延手段からの前記整数部入力データM1の値とを加算することにより前記小数部Kをデルタシグマ変調し前記制御入力信号を生成して前記ループ分周器に与えるデルタシグマ変調手段を具備することを特徴とする周波数変調装置。 - シンセサイザと、位相変調データK3とキャリア周波数データの整数部Mとを受けて整数部入力データM1及び位相変調データK4を発生する入力データ演算手段と、前記整数部入力データM1をクロック信号の第1の発生時から第2の発生時まで遅延して前記シンセサイザに与える整数部データ遅延手段と、前記位相変調データK4を受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、
前記キャリア周波数データの小数部Kと第1の加算フィードバック値とを加算する第1の加算器と前記第1の加算器の出力値と所定の数値とを比較して第1のキャリー出力信号を発生する第1の比較器と前記第1の加算器の出力信号をラッチして前記加算フィードバック値とする第1のフィードバックロジック部とを有し前記クロック信号の第1の発生時に前記ラッチされた出力信号及び第1のキャリー出力信号を発生する手段と、
前記位相変調入力データ加算器からの入力データ加算出力信号の値と第2の加算フィードバック値とを加算する第2の加算器と前記第2の加算器の出力値と所定の数値とを比較して第2のキャリー出力信号を発生する第2の比較器と前記第2の加算器の出力信号をラッチして前記第2の加算フィードバック値とする第2のフィードバックロジック部とを有し前記クロック信号の第2の発生時に前記第2のキャリー出力信号を発生する手段と、
前記第1のキャリー出力信号を前記クロック信号の第2の発生時まで遅延する手段と、
前記第2のキャリー出力信号を微分する手段と、
前記遅延された整数部入力データM1と前記遅延された第1のキャリー出力信号と前記微分された第2のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記入力データ演算手段は、
K3<0である場合にM1=M−1、K4=K3+1とし、0≦K3<1である場合にM1=M、K4=K3とし、かつ、1≦K3である場合にM1=M+1、K4=K3−1とし、
前記位相変調入力データ加算器は、
前記位相変調データK4と前記第1のフィードバックロジック部により前記ラッチされた出力信号の積分値とを加算して前記入力データ加算出力信号を発生して前記第2の加算器に与えることを特徴とする周波数変調装置。 - シンセサイザと、位相変調データの値に所定の固定値を加算して変調入力データK5を発生する入力データ演算手段と、前記位相変調データK5を受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、
キャリア周波数データの小数部Kと第1の加算フィードバック値とを加算する第1の加算器と前記第1の加算器の出力値と基準値とを比較して第1のキャリー出力信号を発生する第1の比較器と前記加算器の出力信号をラッチして前記加算フィードバック値とする第1のフィードバックロジック部とを有し前記クロック信号の第1の発生時に前記ラッチされた出力信号及び第1のキャリー出力信号を発生する手段と、
前記位相変調入力データ加算器からの入力データ加算出力信号の値と第2の加算フィードバック値とを加算する第2の加算器と前記第2の加算器の出力値と所定の数値とを比較して第2のキャリー出力信号を発生する第2の比較器と前記第2の加算器の出力信号をラッチして前記第2の加算フィードバック値とする第2のフィードバックロジック部とを有し前記クロック信号の第2の発生時に前記第2のキャリー出力信号を発生する手段と、
前記第1のキャリー出力信号を前記クロック信号の第2の発生時まで遅延する手段と、
前記第2のキャリー出力信号を微分する手段と、
前記キャリア周波数データの整数部入力データMと前記遅延された第1のキャリー出力信号と前記微分された第2のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記位相変調入力データ加算器は、
前記位相変調データK5と前記第1のフィードバックロジック部により前記ラッチされた出力信号の値とを加算して前記入力データ加算出力信号を発生して前記第2の加算器に与えることを特徴とする周波数変調装置。 - シンセサイザと、位相変調データを受ける位相変調入力データ加算器と、を具備し、
前記シンセサイザは、
複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選択し、前記出力信号周波数をループ分周器によって分周し、前記ループ分周器が制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバック信号を発生するシンセサイザであって、
前記クロック信号を発生する手段と、キャリア周波数データの小数部Kと第1の加算フィードバック値とを加算する第1の加算器と前記第1の加算器の出力値と所定の数値とを比較して第1のキャリー出力信号を発生する第1の比較器と前記第1の加算器の出力信号をラッチして前記加算フィードバック値とする第1のフィードバックロジック部とを有し前記クロック信号の第1の発生時に前記ラッチされた出力信号及び第1のキャリー出力信号を発生する手段と、
前記位相変調入力データ加算器からの入力データ加算出力信号の値と第2の加算フィードバック値とを加算する第2の加算器と前記第2の加算器の出力値と所定の数値とを比較して第2のキャリー出力信号を発生する第2の比較器と前記第2の加算器の出力信号をラッチして前記第2の加算フィードバック値とする第2のフィードバックロジック部とを有し前記クロック信号の第2の発生時に前記第2のキャリー出力信号を発生する手段と、
前記第1のキャリー出力信号を前記クロック信号の第2の発生時まで遅延する手段と、
前記第2のキャリー出力信号を微分する手段と、
前記キャリア周波数データの整数部入力データMと前記遅延された第1のキャリー出力信号と前記微分された第2のキャリー出力信号とを結合して前記制御入力信号を発生する手段と、
を具備し、
前記位相変調入力データ加算器は、
前記位相変調データと前記第1のフィードバックロジック部により前記ラッチされた出力信号の値とを加算して前記入力データ加算出力信号を発生して前記第2の加算器に与えることを特徴とする周波数変調装置。 - 請求項1に記載の周波数変調装置を具備することを特徴とする送信装置。
- 請求項7に記載の送信装置を具備することを特徴とする無線通信機器。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014222821A (ja) * | 2013-05-13 | 2014-11-27 | 旭化成エレクトロニクス株式会社 | フラクショナルnシンセサイザ |
-
2005
- 2005-03-07 JP JP2005062945A patent/JP4445415B2/ja not_active Expired - Fee Related
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