JPWO2004062107A1 - Ｐｌｌ回路のσδ変調器 - Google Patents

Abstract

ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器。複数の直列接続された積分器（９ａ〜９ｃ）は、入力信号Ｆを積算するとともに、積算値が所定値を超えたときオーバーフロー信号ＯＦ１〜ＯＦ３を出力する。微分器（１０ａ〜１０ｆ）は各積分器（９ａ〜９ｃ）のオーバーフロー信号ＯＦ１〜ＯＦ３を転送する。加算器（５１）は微分器から出力される出力信号（ａ〜ｆ）に所定の係数を乗算し、その乗算値を加算する。加算器（５１）の所定の係数の絶対値は、所定値未満に設定されている。この設定により、変調信号の変調幅が減少される。

Description

本発明は、ΣΔ変調器を使用したＰＬＬ回路に関するものである。
近年、携帯電話等の移動体通信機器に使用されるＰＬＬ回路は、高集積化、低消費電力化とともに、チャネル切替え速度の向上及びＣ／Ｎ特性の向上が必要となっている。このような要請を満足させるために、ΣΔ変調器を使用したＰＬＬ回路が実用化されている。そして、ΣΔ変調器を使用したＰＬＬ回路において、チャネル切替え速度の向上及びＣ／Ｎ特性をさらに向上させることが必要となっている。

ＰＬＬ回路のループ特性の重要な特性として、チャネル切替え時間とＣ／Ｎ特性がある。すなわち、任意のロックアップ周波数から別のロックアップ周波数に切替えるために要する時間を短縮し、かつ出力信号周波数に含まれる位相ノイズを低減する必要がある。
このような要求を満足するために、近年ＰＬＬループを構成する比較分周器の分周比を分数としたＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ（ＰＬＬ回路）が実用化されている。このような分数分周型のＰＬＬ回路では、基準信号の周波数を高くすることができるので、チャネル切替え時間とＣ／Ｎ特性の改善に有利であることが知られている。
ところが、分数分周比は整数分周値を時間的に変化させることで、等価的及び平均的に分数値を得ている。すなわち、固定分周値Ｎに対し周期的にＮ＋１分周を行うことにより、等価的に分数分周比を得ている。例えば、１／８分周であれば、８回の分周動作について、７回のＮ分周と１回のＮ＋１分周とを繰り返し、３／８分周であれば、８回の分周動作について、５回のＮ分周と３回のＮ＋１分周とを繰り返す。
しかし、このような分数分周動作により分周された比較信号と基準信号とを位相比較器で比較すると、Ｎ分周とＮ＋１分周とを周期的に繰り返すため、周期的な位相誤差が発生し、この結果、電圧制御発振器の出力信号にスプリアスノイズが発生する。
そこで、分数分周にともなうスプリアスノイズの発生を防止するための一手段として、図１０に示すＭｕｌｔｉ Ｓｔａｇｅ Ｎｏｉｓｅ Ｓｈａｐｉｎｇ（ＭＡＳＨ）型のΣΔ変調器を備えたΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ１００が提案されている。ΣΔ変調器は、分数分周を行うための分周値を乱数的に変化させて、スプリアスノイズの発生を防止するための一手段である。
図１０において、発振器１は水晶振動子の発振に基づく固有周波数の基準クロック信号を基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、あらかじめ設定された分周比に基づいて、基準クロック信号を分周することにより生成された基準信号ｆｒを位相比較器３に出力する。
位相比較器３には、比較分周器４から比較信号ｆｐが入力される。そして、位相比較器３は基準信号ｆｒと比較信号ｆｐとの位相差に応じたパルス信号をチャージポンプ５に出力する。
チャージポンプ５は、位相比較器３から出力されるパルス信号に基づいて、出力信号をローパスフィルタ（ＬＰＦ）６に出力する。
この出力信号は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
ＬＰＦ６は、チャージポンプ５の出力信号を平滑して高周波成分が除去された出力信号を電圧制御発振器（ＶＣＯ）７に制御電圧として出力する。
ＶＣＯ７は、制御電圧に応じた周波数を有する出力信号ｆｖｃｏを外部回路に出力するとともに、比較分周器４に出力する。
比較分周器４の分周比は、ΣΔ変調器８により任意に変化するように設定される。
ΣΔ変調器８は、ｎビットの積分器（Σ）９ａ〜９ｃと、フリップフロップ回路で構成される微分器（Δ）１０ａ〜１０ｆと、加算器１１とからなる３次の変調器として構成される。積分器９ａ〜９ｃ、微分器１０ａ〜１０ｆは、比較分周器４から入力される比較信号ｆｐをクロック信号として用いて動作する。
積分器９ａにはΣΔ変調器８の分子値Ｆが外部装置（図示せず）から入力される。積分器９ａはクロック信号に基づいて入力値Ｆを累算し、その累算値が分母値（モジュロ値）Ｑより大きくなると、オーバーフロー信号ＯＦ１を出力する。そして、オーバーフロー後、積分器９ａは累算値から分母値Ｑを除算し、さらに入力値Ｆの累算を継続する。
分母値（モジュロ値）Ｑは、２^ｎで設定されており、分子値Ｆは、分母値Ｑの累乗数ｎに対し、ｎ−１ビットのデジタル信号で入力される。積分器９ａ〜９ｃの分母値Ｑは同一値で例えば１０２４であり、分子値Ｆは３０である。
積分器９ａのオーバーフロー信号ＯＦ１は、微分器１０ａ，１０ｂを介して加算器１１に入力信号ａとして供給される。また、積分器９ａの累算値Ｘ１は積分器９ｂに供給される。
積分器９ｂは、累算値Ｘ１の入力信号の累算動作を行い、その累算値Ｘ２を積分器９ｃに出力する。また、積分器９ｂから出力されるオーバーフロー信号ＯＦ２は、微分器１０ｃを介して加算器１１に入力信号ｂとして供給され、微分器１０ｃ，１０ｄを介して加算器１１に入力信号ｃとして供給される。
積分器９ｃは、累算値Ｘ２の入力信号の累算動作を行い、オーバーフロー信号ＯＦ３を出力する。そのオーバーフロー信号ＯＦ３は、加算器１１に入力信号ｄとして供給され、微分器１０ｅを介して加算器１１に入力信号ｅとして供給され、微分器１０ｅ，１０ｆを介して加算器１１に入力信号ｆとして供給される。
微分器１０ａ，１０ｂ，１０ｃは、クロック信号に従う微分器１０ｄ，１０ｅ，１０ｆの動作による各入力信号ａ〜ｆのタイミングのずれを補正するために挿入されている。
加算器１１は、入力信号ａ〜ｆに基づいて、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−２）ｅ＋（＋１）ｆ
という演算を行う。各入力信号ａ〜ｆに乗算される係数は、パスカルの三角形に基づいて設定される。
図１２は、上記のような加算器１１の演算動作による演算結果（＋Ｎを除く）を示す。同図に示すように、加算器１１は＋４〜−３の間で任意に変化する乱数を生成する。
加算器１１には、あらかじめ設定されている固定分周比Ｎが入力される。そして、加算器１１は、固定分周比Ｎに対し上記演算結果を加算して比較分周器４に出力する。
このような加算器１１の動作により、比較分周器４に入力される分周比は、固定分周比Ｎに対し、例えばＮ，Ｎ＋１，Ｎ，Ｎ−２，Ｎ＋３，Ｎ−１，Ｎ−１というように乱数的に変化する。
すると、比較分周器４では、加算器１１から出力される分周比に基づいて平均的に分数分周動作が行われることになる。
図１１は、図１０に示すΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザと等価の回路を示す。
この等価回路では、ΣΔ変調器１２の構成がΣΔ変調器８と若干異なり、その等価回路の他の構成は、図１０に示す構成と同一である。ΣΔ変調器１２において、積分器（Σ）１３ａ〜１３ｃは積分器９ａ〜９ｃと同様な構成であり、分子値Ｆの入力に基づいて同様な累算動作を行う。
微分器１４ａ〜１４ｅの各々は、フリップフロップ回路で構成され、比較分周器４から出力される比較信号ｆｐをクロック信号として用いて動作する。
積分器１３ａのオーバーフロー信号ＯＦ１は、微分器１４ａ，１４ｂを介して入力信号ａとして加算器１５ａに出力される。積分器１３ｂのオーバーフロー信号ＯＦ２は、微分器１４ｃを介して加算器１５ｂに入力信号ｄとして供給される。
積分器１３ｃのオーバーフロー信号ＯＦ３は、入力信号ｅとして加算器１５ｂに供給されるとともに、微分器１４ｄを介して入力信号ｆとして加算器１５ｂに供給される。
加算器１５ｂは、入力信号ｅ，ｄを加算し、かつ入力信号ｆを減算して出力信号ｂを出力する演算、ｂ＝ｄ＋ｅ−ｆを行い、その出力信号ｂを加算器１５ａに出力する。
また、加算器１５ｂの出力信号ｂは、微分器１４ｅを介して入力信号ｃとして加算器１５ａに供給される。
加算器１５ａは、入力信号ａ，ｂを加算し、かつ入力信号ｃを減算する演算、ａ＋ｂ−ｃを行い、その演算結果を加算器１５ｃに供給する。
加算器１５ｃは、外部装置から入力される固定分周比Ｎに対し、加算器１５ａの出力信号を加算して、演算値を比較分周器４に供給する。
従って、このΣΔ変調器１２の加算器１５ａ，１５ｂは、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−２）ｅ＋（＋１）ｆ
という加算動作を行う。
このような動作により、加算器１５ａから＋４〜−３の間で任意に変化する乱数が出力される。
加算器１５ｃには、あらかじめ設定されている固定分周比Ｎが入力される。そして、加算器１５ｃは、固定分周比Ｎに対し上記演算結果を加算して比較分周器４に出力する。
このような動作により、比較分周器４に入力される分周比は、固定分周比Ｎに対し、例えばＮ，Ｎ＋１，Ｎ，Ｎ−２，Ｎ＋３，Ｎ−１，Ｎ−１というように乱数的に変化する。
すると、比較分周器４では、加算器１５ｃから出力される分周比に基づいて平均的に分数分周動作が行われることになる。
図１２は、図１０及び図１１に示す３次のΣΔ変調器８あるいはΣΔ変調器１２からの変調出力の変調幅である乱数の例を示す。また、図１３は４次のΣΔ変調器において生成される乱数例を示す。両図に示すように、ΣΔ変調器の次数が増大するにつれて、ΣΔ変調器の出力信号の振れ幅が増大され、比較分周器４での分周比の変調幅が増大される。
図１４Ａ〜図１４Ｃは、それぞれ２次〜４次のΣΔ変調器で生成される乱数例を示す。
図１５Ｂは、上記のような３次のΣΔ変調器を使用したＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ１００の出力信号の周波数スペクトラムを示し、図１５Ａは４次のΣΔ変調器を使用したＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す。
ΣΔ変調器の次数を増大させると、図１５Ａ，図１５Ｂの比較によりわかるように、ＰＬＬループのロック時におけるノイズレベルが増大して、Ｃ／Ｎ特性が悪化するという問題点がある。
一方、次数を減少させると、Ｃ／Ｎ特性が向上する。しかし、ΣΔ変調が不安定で、出力信号に悪影響を及ぼすという問題点がある。

本発明の目的は、次数を減少させることなく、比較分周器での変調幅を減少させ得るΣΔ変調器を提供することにある。
本発明の第一の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、比較分周器の分周比を変調させるための乱数を変調信号として生成する加算器を含む。加算器は分周比の変調幅が狭くなるように乱数を生成する。
本発明の第二の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、所定の演算論理に従う入力信号の加算処理により、比較分周器の分周比を変調させるための乱数を変調信号として生成する加算器を含む。所定の演算論理は分周比の変調幅が狭くなるように設定されている。
本発明の第三の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器を含む。複数の微分器は、複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する。加算器は、複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する。所定の係数は前記分周比の変調幅が狭くなるように設定されている。
本発明の第四の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器を含む。複数の微分器は、前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する。複数の加算器の各々は、対応する微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算する。所定の係数は前記分周比の変調幅が狭くなるように設定されている。
本発明の第五の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力するＮ個（Ｎ≧４）の積分器と、直列に接続され、演算信号を生成するＮ個の加算器と、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを含む。初段の加算器は、Ｎ段目の積分器のオーバーフロー信号と、Ｎ段目の積分器と対応する微分器から転送されるオーバーフロー信号と、Ｎ−１段目の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する。２段目からＮ−２段目の加算器の各々は、前段の加算器の演算信号と、前段の加算器から微分器を介して転送される演算信号と、Ｎ−２段目から２段目の積分器の各々に対応する微分器から転送されるオーバーフロー信号とを加算する。Ｎ−１段目の加算器は、前段の加算器の演算信号と、初段の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、前段の加算器から微分器を介して転送される演算信号を減算する。Ｎ段目の加算器は、Ｎ−１段目の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する。
本発明の第六の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する３つの積分器と、直列に接続され、演算信号を生成する３つの加算器と、３つの積分器及び２つの加算器に接続され、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを含む。第一の加算器は、第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する。第二の加算器は、第一の加算器の演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第一の加算器から微分器を介して転送される演算信号を減算する。第三の加算器は、第二の加算器の演算信号と固定分周比とを加算して変調信号を生成する。
本発明の第七の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する４つの積分器と、直列に接続され、演算信号を生成する４つの加算器と、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを含む。第一の加算器は、第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する。第二の加算器は、第一の加算器の演算信号と、第一の加算器から微分器を介して転送される演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算する。第三の加算器は、第二の加算器の演算信号と、第四の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第二の加算器から微分器を介して転送される演算信号を減算する。第四の加算器は、第三の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する。

図１は、本発明の第一の実施の形態の３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図２は、図１の３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図３は、本発明の第二の実施の形態の４次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図４は、図３の４次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図５Ａは、一般的なパスカルの三角形の数列を示す図である。
図５Ｂは、従来のΣΔ変調器で使用される係数を求めるためのパスカルの三角形の数列を示す図である。
図５Ｃは、本発明のΣΔ変調器で使用される係数を求めるためのパスカルの三角形の数列を示す図である。
図６は、本発明のΣΔ変調器で使用される係数を求めるためのパスカルの三角形を示す図である。
図７は、図１のΣΔ変調器の等価回路を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図８は、図３のΣΔ変調器の等価回路を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図９は、図１、図３、図７又は図８のＰＬＬ周波数シンセサイザを含む移動体通信装置の概略的なブロック図である。
図１０は、従来のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図１１は、図１０のΣΔ変調器の等価回路を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図１２は、従来例の３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図１３は、従来例の４次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図１４Ａは、２次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図１４Ｂは、３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図１４Ｃは、４次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図１５Ａは、３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す説明図である。
図１５Ｂは、４次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す説明図である。

図１には、本発明の第一の実施の形態のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００が示されている。第一の実施の形態は、図１０に示す従来例のΣΔ変調器８の構成を一部変更したものであり、同一構成部分は同一符号を付して説明する。
周波数シンセサイザ２００は、発振器１、基準分周器２、位相比較器３、比較分周器４、チャージポンプ５、ＬＰＦ（ローパスフィルタ）６、電圧制御発振器（ＶＣＯ）７、及び３次のΣΔ変調器５０を含む。
３次のΣΔ変調器５０は、３個の積分器９ａ〜９ｃ、６個の微分器１０ａ〜１０ｆ及び加算器５１を含む。そして、積分器９ａ〜９ｃ及び微分器１０ａ〜１０ｆは、図１０に示す従来例と同様に動作し、加算器５１には入力信号ａ〜ｆが入力される。
加算器５１は、入力信号ａ〜ｆに基づいて、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−１）ｆ
という演算を行う。各入力信号ａ〜ｆに乗算される係数は、図５Ｃに示されるような変形型パスカルの三角形に基づいて設定される。
加算器５１は、上記のような演算式の入力に基づいて自動的に論理合成を行う公知の自動論理合成装置により設計される。
加算器５１は、上記演算結果に外部装置（図示しない）から入力される固定分周比Ｎを加算し、その演算値を比較分周器４に出力する。即ち、加算器５１からＮ＋２〜Ｎ−２の間で任意に変化する乱数が出力される。
すなわち、従来例の加算動作による変調幅を減少させるためには、各入力信号ａ〜ｆに乗算される係数を小さくすればよく、このことから第一実施形態では、入力信号ｅの係数（−２）を使用しないようにした。即ち、本発明では、比較的小さい係数（＋１、−１）が使用される。換言すれば、本発明では、係数の絶対値が「２」未満に設定されている。
このようなΣΔ変調器５０の加算器５１から出力される乱数例を図２に示す。図２に示すように、加算器５１から出力される乱数は、Ｎ−２〜Ｎ＋２の範囲で変化し、図１０に示す従来の３次のΣΔ変調器８に対し、振れ幅が縮小される。
このような加算器５１の動作により、比較分周器４に入力される分周比は、固定分周比Ｎに対し乱数的に変化するが、その振れ幅は図１２に示す従来例に比して縮小される。
そして、比較分周器４では、加算器５１から出力され、かつ乱数的に変化する分周比に基づいて平均的に分数分周動作が行われることになる。
図３には、本発明の第二の実施の形態のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ３００が示されている。周波数シンセサイザ３００は、ΣΔ変調器６０を含む。ΣΔ変調器６０は、４次のΣΔ変調器であり、図１の３次のΣΔ変調器５０に対し、１個の積分器９ｄと６個の微分器１０ｇ〜１０ｌが付加され、加算器６１の演算論理が変更されている。
すなわち、積分器９ａから出力されるオーバーフロー信号ＯＦ１は、微分器１０ｇを介して微分器１０ａに入力され、積分器９ｂから出力されるオーバーフロー信号ＯＦ２は、微分器１０ｈを介して微分器１０ｃに入力される。積分器９ｃから出力されるオーバーフロー信号ＯＦ３は、微分器１０ｉを介して微分器１０ｅに入力される。
積分器９ｃの累算値Ｘ３は、積分器９ｄに供給される。積分器９ｄのオーバーフロー信号ＯＦ４は加算器６１に入力信号ｇとして入力されるとともに、微分器１０ｊに入力される。微分器１０ｊの出力信号は、加算器６１に入力信号ｈとして入力されるとともに、微分器１０ｋに入力される。微分器１０ｋの出力信号は、加算器６１に入力信号ｉとして入力されるとともに、微分器１０ｌに入力される。微分器１０ｌの出力信号は、加算器６１に入力信号ｊとして入力される。
加算器６１は、入力信号ａ〜ｊに基づいて、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−１）ｆ＋（＋１）ｇ＋（＋１）ｈ＋（−１）ｉ＋（−１）ｊ
という演算を行う。各入力信号ａ〜ｊに乗算される係数は、変形型パスカルの三角形に基づいて設定される。このような動作により、加算器６１からＮ＋４〜Ｎ−３の間で任意に変化する乱数が出力される。
因みに、この４次のΣΔ変調器に対応する従来例の加算器は、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−２）ｅ＋（＋１）ｆ＋（＋１）ｇ＋（−３）ｈ＋（＋３）ｉ＋（−１）ｊ
という演算を行う。
すなわち、従来例の加算動作による変調幅を減少させるためには、各入力信号ａ〜ｊに乗算される係数を小さくすればよく、このことから第二の実施形態では、入力信号ｅの係数（−２）、入力信号ｈの係数（−３）及び入力信号ｉの係数（＋３）を使用せず、入力信号ｆの係数を（−１）とし、入力信号ｈの係数を（＋１）とし、入力信号ｉの係数を（−１）とした。即ち、本発明では、各係数の絶対値が「２」未満に設定されている。
そして、図４は図３のΣΔ変調器６０から出力される演算値である乱数を示す。図４の乱数は図１３の従来例の４次のΣΔ変調器から出力される乱数に比して振れ幅が小さくなっている。
ここで、加算器５１及び６１に設定される係数を求めるパスカルの三角形について説明する。
一般的なパスカルの三角形は、図５Ａに示す数列として求められる。これは、１行目のスタート条件を設定し、２行目以下の値ｇ（ｘ）は１つ前の行の値ｆ（ｘ）から次式に基づいて規則的に演算される。
ｇ（ｘ）＝Ａ・ｆ（ｘ−１）＋Ｂ・ｆ（ｘ）＋Ｃ・ｆ（ｘ＋１）
図５Ａに示す数列は、スタート条件としてＡ＝Ｃ＝１、Ｂ＝０、また図６において、ｎ＝１、（ｎ−６）〜（ｎ＋６）＝０とすることにより求められる。なお、図６は本発明のパスカルの三角形を示す。
図５Ｂに示す数列は、図１０に示す従来の加算器１１での係数を求めるためのパスカルの三角形を示す。この数列は、スタート条件としてＡ＝−１、Ｂ＝０、Ｃ＝１とし、ｎ＝１、（ｎ−６）〜（ｎ＋６）＝０とすることにより求められる。
そして、３次の加算器においては、この数列（１，１，−１，１，−２，１）が各入力信号ａ〜ｆの係数として使用される。また、４次の加算器においては、数列（１，１，−１，１，−２，１，１，−３，３，−１）が各入力信号ａ〜ｊの係数として使用される。
図５Ｃに示す数列は、図１の第一の実施の形態の加算器５１及び図３の第二の実施の形態の加算器６１での係数を求めるためのパスカルの三角形を示す。この数列は、スタート条件としてＡ＝Ｃ＝１、Ｂ＝０、ｎ＝１、ｎ＋２＝−２、ｎ＋４＝２、ｎ＋６＝−２、その他を０とすることにより求められる。
そして、３次の加算器５１においては、この数列（１，１，−１，１，０，−１）が各入力信号ａ〜ｆの係数として使用される。また、４次の加算器６１においては、数列（１，１，−１，１，０，−１，１，１，−１，−１）が各入力信号ａ〜ｊの係数として使用される。
図７には、図１のΣΔ変調器５０と等価であるΣΔ変調器２１ａを有する本発明の第一実施の形態のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００が示されている。ΣΔ変調器２１ａは、図１１に示す従来例のΣΔ変調器１２の一部の構成を変更したものである。図１１に示す構成と同一構成は同一符号を付して説明する。周波数シンセサイザ２００は、発振器１、基準分周器２、位相比較器３、比較分周器４、チャージポンプ５、ＬＰＦ（ローパスフィルタ）６、電圧制御発振器（ＶＣＯ）７、及び３次のΣΔ変調器２１ａを含む。
ΣΔ変調器２１ａは、３個の積分器１３ａ〜１３ｃ、５個の微分器１４ａ〜１４ｅ及び３個の加算器１５ａ、１５ｃ、１５ｄを含む。
加算器１５ｄは、入力信号ｅ，ｄ，ｆを加算する演算（ｂ＝ｄ＋ｅ＋ｆ）を行い、演算結果を示す入力信号ｂを加算器１５ａに出力する。加算器１５ａは、入力信号ａ，ｂを加算し、入力信号ｃを減算する演算（ａ＋ｂ−ｃ）を行い、演算結果を示す出力信号を加算器１５ｃに出力する。加算器１５ｃは、外部装置（図示しない）から入力される所定の固定分周比Ｎに加算器１５ａの出力信号を加算して演算値を比較分周器４に出力する。
従って、加算器１５ａ、１５ｃ、１５ｄは、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−１）ｆ
という加算動作を行う。
図８には、図３のΣΔ変調器６０と等価である４次のΣΔ変調器２１ｂを有する本発明の第二実施形態のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ３００が示されている。４次のΣΔ変調器２１ｂは、４個の積分器１３ａ〜１３ｄ、９個の微分器１４ａ〜１４ｉと、４個の加算器１５ａ〜１５ｃ、１５ｄを含む。
積分器１３ａから出力されるオーバーフロー信号ＯＦ１は、微分器１４ａ，１４ｂ，１４ｆを介して加算器１５ａに入力信号ａとして供給される。積分器１３ｂから出力されるオーバーフロー信号ＯＦ２は、微分器１４ｃ、１４ｇを介して加算器１５ｂに入力信号ｄとして供給される。
積分器１３ｃから出力されるオーバーフロー信号ＯＦ３は微分器１４ｈを介して加算器１５ｄに入力信号ｈとして供給される。積分器１３ｄから出力されるオーバーフロー信号ＯＦ４は、加算器１５ｄに入力信号ｉとして供給される。
また、オーバーフロー信号ＯＦ４は微分器１４ｉを介して加算器１５ｄに入力信号ｊとして供給される。
加算器１５ｄは入力信号ｈ，ｉ，ｊを加算する演算（ｆ＝ｈ＋ｉ＋ｊ）を行い、その演算結果を示す入力信号ｆを微分器１４ｄ及び加算器１５ｂに供給する。微分器１４ｄの出力信号は加算器１５ｂに入力信号ｇとして供給される。加算器１５ｂは、入力信号ｄ，ｆ，ｇを加算する演算（ｂ＝ｄ＋ｆ＋ｇ）を行い、その演算結果を示す入力信号ｂを加算器１５ａ及び微分器１４ｅに供給する。加算器１５ａは、入力信号ａ，ｂを加算し、かつ入力信号ｃを減算する演算（ａ＋ｂ−ｃ）を行い、その演算結果を示す信号を加算器１５ｃに供給する。
従って、加算器１５ａ，１５ｂ，１５ｄは、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−１）ｆ＋（＋１）ｇ＋（＋１）ｈ＋（−１）ｉ＋（−１）ｊ
という加算動作を行う。比較分周器４では、所定の固定分周比Ｎに対し、加算器１５ｃから出力される演算値に基づいて分周比が変調され、この結果分数分周動作が行われる。
因みに、従来例の４次のΣΔ変調器では加算器１５ｂにおいて微分器１４ｄの出力信号を減算し，加算器１５ｄにおいて微分器１４ｉの出力信号を減算する動作を行っている。
ΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００又は３００は、図９に示されるような移動体通信システム４００に用いることができる。
移動体通信システム４００は、基地局２２と自動車電話あるいは携帯電話等の移動局２３とを含む。基地局２２と移動局２３との間では、アンテナ２４ａ，２４ｂを経由する無線回線を介して送受信が行われる。
基地局２２は、通話回路２５が通信回線２６を介して一般電話網に接続される。通信回線２６を介して基地局２２に送信される音声信号Ｖは、通話回路２５及び音声制御回路２７を介して送信回路２８に伝達される。
送信回路２８には、ＰＬＬ回路２９ａから所定周波数を有する無線搬送波Ｒ１が供給される。そして、送信回路２８は無線搬送波Ｒ１を用いて音声信号Ｖを所定の方式で変調して、変調信号を分配器３０及びアンテナ２４ａを介して無線回線に送出する。
ＰＬＬ回路２９ａは、図１又は図７のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００、又は図３又は図８のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ３００から構成される。
制御回路４０は、通話回路２５、送信回路２８、ＰＬＬ回路２９ａ、及び受信回路３８を制御する。
移動局２３では、無線回線から到着する変調信号をアンテナ２４ｂ及び分配器３１を介して受信回路３２が受信する。
受信回路３２は、ＰＬＬ回路２９ｂから供給される無線搬送波Ｒ１を使用して変調信号の復調処理を行い音声信号Ｖを生成する。音声制御回路３３は音声信号Ｖを受信回路３２から受け取り、受話器３４に出力する。
ＰＬＬ回路２９ｂは、ΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００又は３００から構成される。
制御回路４１は、送信回路３７、ＰＬＬ回路２９ｂ、受信回路３２を制御する。また、制御回路４１は数字ボタン４２、機能キー（ＫＥＹ）４３からの入力信号に基づいて各回路を制御し、表示装置（ＬＥＤ）４４を駆動する。
移動局２３の送話器３５から入力される音声信号Ｖは、音声制御回路３６を介して送信回路３７に伝達される。送信回路３７は、ＰＬＬ回路２９ｂから供給される無線搬送波Ｒ２を用いて音声信号Ｖを所定の変調方式で変調して、変調信号を分配器３１及びアンテナ２４ｂを介して無線回線に送出する。
基地局２２では、無線回線から到着する変調信号をアンテナ２４ａ及び分配器３０を介して受信回路３８で受信する。受信回路３８は、ＰＬＬ回路２９ａから供給される無線搬送波Ｒ２を使用して変調信号の復調処理を行い、音声信号Ｖを生成する。音声制御回路３９は受信回路３８から音声信号Ｖを受け取り、通話回路２５を介して通信回線２６に出力する。
このようにして移動局２３と基地局２２との間で送受信が行われ、移動局２３と、一般電話網を介した他の移動局との間での通話が可能となる。
第一及び第二実施形態のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００及び３００、ΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００及び３００を使用したＰＬＬ回路２９ａ、２９ｂ及び移動体通信システム４００では、次に示す作用効果を得ることができる。
（１）ΣΔ変調器５０、６０、２１ａ、２１ｂの出力信号に基づいて、比較分周器４で分数分周動作を行うことができる。従って、基準信号ｆｒを高周波数化することができるので、チャネル切替え速度すなわちＰＬＬ回路の出力信号ｆｖｃｏのロックアップ速度の高速化及びＣ／Ｎ特性の向上を図ることができる。
（２）ΣΔ変調器５０、６０、２１ａ、２１ｂの次数を増大させながら、ΣΔ変調器の演算値である乱数の振れ幅を縮小することができる。この結果、比較分周器４での変調幅を縮小して、ＰＬＬ回路の出力信号ｆｖｃｏノイズレベルを減少させ、Ｃ／Ｎ特性を向上させることができる。
（３）ΣΔ変調器５０、６０、２１ａ、２１ｂの次数を増大させて、ＰＬＬ回路の出力信号におけるノイズレベルを安定化させることができる。
なお、本発明は、３次及び４次のΣΔ変調器のみならず、５次以上のΣΔ変調器に適用されてもよい。
また、本発明のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００又は３００は、基地局２２のＰＬＬ回路２９ａ又は移動局２３のＰＬＬ回路２９ｃのいずれに使用されてもよい。

【書類名】 明細書
【特許請求の範囲】
【請求項１】 ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
前記比較分周器の分周比を変調させるための乱数を前記変調信号として生成する加算器を備え、前記加算器は分周比の変調幅が狭くなるように前記乱数を生成することを特徴とするΣΔ変調器。
【請求項２】 ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
所定の演算論理に従う入力信号の加算処理により、前記比較分周器の分周比を変調させるための乱数を前記変調信号として生成する加算器を備え、前記所定の演算論理は分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
【請求項３】 ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、
前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、
複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する加算器とを備え、
前記所定の係数は前記分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
【請求項４】 ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、
前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、
各々が対応する微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する複数の加算器とを備え、
前記所定の係数は前記分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
【請求項５】 ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力するＮ個（Ｎ≧４）の積分器と、
直列に接続され、演算信号を生成するＮ個の加算器と、
各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
前記Ｎ個の加算器は、
Ｎ段目の積分器のオーバーフロー信号と、Ｎ段目の積分器と対応する微分器から転送されるオーバーフロー信号と、Ｎ−１段目の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する初段の加算器と、
前段の加算器の演算信号と、前段の加算器から微分器を介して転送される演算信号と、Ｎ−２段目から２段目の積分器の各々に対応する微分器から転送されるオーバーフロー信号とを加算する２段目からＮ−２段目の加算器と、
前段の加算器の演算信号と、初段の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、前段の加算器から微分器を介して転送される演算信号を減算するＮ−１段目の加算器と、
Ｎ−１段目の加算器の演算信号と固定分周比とを加算して前記変調信号を生成するＮ段目の加算器とからなることを特徴とするΣΔ変調器。
【請求項６】 ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する３つの積分器と、
直列に接続され、演算信号を生成する３つの加算器と、
３つの積分器及び２つの加算器に接続され、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
前記３つの加算器は、
第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する第一の加算器と、
第一の加算器の演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第一の加算器から微分器を介して転送される演算信号を減算する第二の加算器と、
第二の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する第三の加算器とからなることを特徴とするΣΔ変調器。
【請求項７】 ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する４つの積分器と、
直列に接続され、演算信号を生成する４つの加算器と、
各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
前記４つの加算器は、
第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する第一の加算器と、
第一の加算器の演算信号と、第一の加算器から微分器を介して転送される演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算する第二の加算器と、
第二の加算器の演算信号と、第四の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第二の加算器から微分器を介して転送される演算信号を減算する第三の加算器と、
第三の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する第四の加算器とからなることを特徴とするΣΔ変調器。
【請求項８】 Fractional-NＰＬＬ周波数シンセサイザであって、
請求項１乃至７のいずれか１項に記載のΣΔ変調器と、
ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを備えたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
【請求項９】 移動局との間で無線通信を行う移動通信システムの基地局であって、
無線搬送波信号を使用して移動局への送信信号を変調して変調送信信号を生成する送信回路と、
前記無線搬送波信号を使用して移動局からの変調受信信号を復調して受信信号を生成する受信回路と、
送信回路及び受信回路に接続され、前記無線搬送波信号を生成するＰＬＬ回路とを備え、ＰＬＬ回路はFractional-NＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
請求項１乃至７のいずれか１項に記載のΣΔ変調器と、
ΣΔ変調器に接続され、無線搬送波信号を受け取り、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする基地局。
【請求項１０】 基地局との間で無線通信を行う移動通信システムの移動局であって、
無線搬送波信号を使用して基地局への送信信号を変調して変調送信信号を生成する送信回路と、
前記無線搬送波信号を使用して基地局からの変調受信信号を復調して受信信号を生成する受信回路と、
送信回路及び受信回路に接続され、前記無線搬送波信号を生成するＰＬＬ回路とを備え、ＰＬＬ回路はFractional-NＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
請求項１乃至７のいずれか１項に記載のΣΔ変調器と、
ΣΔ変調器に接続され、無線搬送波信号を受け取り、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする移動局。
【発明の詳細な説明】
技術分野
本発明は、ΣΔ変調器を使用したＰＬＬ回路に関するものである。
【０００１】
近年、携帯電話等の移動体通信機器に使用されるＰＬＬ回路は、高集積化、低消費電力化とともに、チャネル切替え速度の向上及びＣ／Ｎ特性の向上が必要となっている。このような要請を満足させるために、ΣΔ変調器を使用したＰＬＬ回路が実用化されている。そして、ΣΔ変調器を使用したＰＬＬ回路において、チャネル切替え速度の向上及びＣ／Ｎ特性をさらに向上させることが必要となっている。
【０００２】
背景技術
ＰＬＬ回路のループ特性の重要な特性として、チャネル切替え時間とＣ／Ｎ特性がある。すなわち、任意のロックアップ周波数から別のロックアップ周波数に切替えるために要する時間を短縮し、かつ出力信号周波数に含まれる位相ノイズを低減する必要がある。
【０００３】
このような要求を満足するために、近年ＰＬＬループを構成する比較分周器の分周比を分数としたFractional-NＰＬＬ周波数シンセサイザ（ＰＬＬ回路）が実用化されている。このような分数分周型のＰＬＬ回路では、基準信号の周波数を高くすることができるので、チャネル切替え時間とＣ／Ｎ特性の改善に有利であることが知られている。
【０００４】
ところが、分数分周比は整数分周値を時間的に変化させることで、等価的及び平均的に分数値を得ている。すなわち、固定分周値Ｎに対し周期的にＮ＋１分周を行うことにより、等価的に分数分周比を得ている。例えば、１／８分周であれば、８回の分周動作について、７回のＮ分周と１回のＮ＋１分周とを繰り返し、３／８分周であれば、８回の分周動作について、５回のＮ分周と３回のＮ＋１分周とを繰り返す。
【０００５】
しかし、このような分数分周動作により分周された比較信号と基準信号とを位相比較器で比較すると、Ｎ分周とＮ＋１分周とを周期的に繰り返すため、周期的な位相誤差が発生し、この結果、電圧制御発振器の出力信号にスプリアスノイズが発生する。
【０００６】
そこで、分数分周にともなうスプリアスノイズの発生を防止するための一手段として、図１０に示すMulti Stage Noise Shaping（MASH）型のΣΔ変調器を備えたΣΔFractional-NＰＬＬ周波数シンセサイザ１００が提案されている。ΣΔ変調器は、分数分周を行うための分周値を乱数的に変化させて、スプリアスノイズの発生を防止するための一手段である。
【０００７】
図１０において、発振器１は水晶振動子の発振に基づく固有周波数の基準クロック信号を基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、あらかじめ設定された分周比に基づいて、基準クロック信号を分周することにより生成された基準信号ｆｒを位相比較器３に出力する。
【０００８】
位相比較器３には、比較分周器４から比較信号ｆｐが入力される。そして、位相比較器３は基準信号ｆｒと比較信号ｆｐとの位相差に応じたパルス信号をチャージポンプ５に出力する。
【０００９】
チャージポンプ５は、位相比較器３から出力されるパルス信号に基づいて、出力信号をローパスフィルタ（ＬＰＦ）６に出力する。
この出力信号は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【００１０】
ＬＰＦ６は、チャージポンプ５の出力信号を平滑して高周波成分が除去された出力信号を電圧制御発振器（ＶＣＯ)７に制御電圧として出力する。
ＶＣＯ７は、制御電圧に応じた周波数を有する出力信号ｆvcoを外部回路に出力するとともに、比較分周器４に出力する。
【００１１】
比較分周器４の分周比は、ΣΔ変調器８により任意に変化するように設定される。
ΣΔ変調器８は、ｎビットの積分器(Σ)９ａ〜９ｃと、フリップフロップ回路で構成される微分器(Δ)１０ａ〜１０ｆと、加算器１１とからなる３次の変調器として構成される。積分器９ａ〜９ｃ、微分器１０ａ〜１０ｆは、比較分周器４から入力される比較信号ｆｐをクロック信号として用いて動作する。
【００１２】
積分器９ａにはΣΔ変調器８の分子値Ｆが外部装置（図示せず）から入力される。積分器９ａはクロック信号に基づいて入力値Ｆを累算し、その累算値が分母値(モジュロ値)Ｑより大きくなると、オーバーフロー信号OF1を出力する。そして、オーバーフロー後、積分器９ａは累算値から分母値Ｑを除算し、さらに入力値Ｆの累算を継続する。
【００１３】
分母値(モジュロ値)Ｑは、２ⁿで設定されており、分子値Ｆは、分母値Ｑの累乗数ｎに対し、ｎ−１ビットのデジタル信号で入力される。積分器９ａ〜９ｃの分母値Ｑは同一値で例えば１０２４であり、分子値Ｆは３０である。
【００１４】
積分器９ａのオーバーフロー信号OF1は、微分器１０ａ，１０ｂを介して加算器１１に入力信号ａとして供給される。また、積分器９ａの累算値Ｘ１は積分器９ｂに供給される。
【００１５】
積分器９ｂは、累算値Ｘ１の入力信号の累算動作を行い、その累算値Ｘ２を積分器９ｃに出力する。また、積分器９ｂから出力されるオーバーフロー信号OF2は、微分器１０ｃを介して加算器１１に入力信号ｂとして供給され、微分器１０ｃ，１０ｄを介して加算器１１に入力信号ｃとして供給される。
【００１６】
積分器９ｃは、累算値Ｘ２の入力信号の累算動作を行い、オーバーフロー信号OF3を出力する。そのオーバーフロー信号OF3は、加算器１１に入力信号ｄとして供給され、微分器１０ｅを介して加算器１１に入力信号ｅとして供給され、微分器１０ｅ，１０ｆを介して加算器１１に入力信号ｆとして供給される。
【００１７】
微分器１０ａ，１０ｂ，１０ｃは、クロック信号に従う微分器１０ｄ，１０ｅ，１０ｆの動作による各入力信号ａ〜ｆのタイミングのずれを補正するために挿入されている。
【００１８】
加算器１１は、入力信号ａ〜ｆに基づいて、
(＋１)ａ＋(＋１)ｂ＋(−１)ｃ＋(＋１)ｄ＋(−２)ｅ＋(＋１)ｆ
という演算を行う。各入力信号ａ〜ｆに乗算される係数は、パスカルの三角形に基づいて設定される。
【００１９】
図１２は、上記のような加算器１１の演算動作による演算結果（＋Ｎを除く）を示す。同図に示すように、加算器１１は＋４〜−３の間で任意に変化する乱数を生成する。
【００２０】
加算器１１には、あらかじめ設定されている固定分周比Ｎが入力される。そして、加算器１１は、固定分周比Ｎに対し上記演算結果を加算して比較分周器４に出力する。
【００２１】
このような加算器１１の動作により、比較分周器４に入力される分周比は、固定分周比Ｎに対し、例えばＮ，Ｎ＋１，Ｎ，Ｎ−２，Ｎ＋３，Ｎ−１，Ｎ−１というように乱数的に変化する。
【００２２】
すると、比較分周器４では、加算器１１から出力される分周比に基づいて平均的に分数分周動作が行われることになる。
図１１は、図１０に示すΣΔFractional-NＰＬＬ周波数シンセサイザと等価の回路を示す。
【００２３】
この等価回路では、ΣΔ変調器１２の構成がΣΔ変調器８と若干異なり、その等価回路の他の構成は、図１０に示す構成と同一である。ΣΔ変調器１２において、積分器(Σ)１３ａ〜１３ｃは積分器９ａ〜９ｃと同様な構成であり、分子値Ｆの入力に基づいて同様な累算動作を行う。
【００２４】
微分器１４ａ〜１４ｅの各々は、フリップフロップ回路で構成され、比較分周器４から出力される比較信号ｆｐをクロック信号として用いて動作する。
積分器１３ａのオーバーフロー信号OF1は、微分器１４ａ，１４ｂを介して入力信号ａとして加算器１５ａに出力される。積分器１３ｂのオーバーフロー信号OF2は、微分器１４ｃを介して加算器１５ｂに入力信号ｄとして供給される。
【００２５】
積分器１３ｃのオーバーフロー信号OF3は、入力信号ｅとして加算器１５ｂに供給されるとともに、微分器１４ｄを介して入力信号ｆとして加算器１５ｂに供給される。
【００２６】
加算器１５ｂは、入力信号ｅ，ｄを加算し、かつ入力信号ｆを減算して出力信号ｂを出力する演算、ｂ＝ｄ＋ｅ−ｆを行い、その出力信号ｂを加算器１５ａに出力する。
【００２７】
また、加算器１５ｂの出力信号ｂは、微分器１４ｅを介して入力信号ｃとして加算器１５ａに供給される。
加算器１５ａは、入力信号ａ，ｂを加算し、かつ入力信号ｃを減算する演算、ａ＋ｂ−ｃを行い、その演算結果を加算器１５ｃに供給する。
【００２８】
加算器１５ｃは、外部装置から入力される固定分周比Ｎに対し、加算器１５ａの出力信号を加算して、演算値を比較分周器４に供給する。
従って、このΣΔ変調器１２の加算器１５ａ，１５ｂは、
(＋１)ａ＋(＋１)ｂ＋(−１)ｃ＋(＋１)ｄ＋(−２)ｅ＋(＋１)ｆ
という加算動作を行う。
【００２９】
このような動作により、加算器１５ａから＋４〜−３の間で任意に変化する乱数が出力される。
加算器１５ｃには、あらかじめ設定されている固定分周比Ｎが入力される。そして、加算器１５ｃは、固定分周比Ｎに対し上記演算結果を加算して比較分周器４に出力する。
【００３０】
このような動作により、比較分周器４に入力される分周比は、固定分周比Ｎに対し、例えばＮ，Ｎ＋１，Ｎ，Ｎ−２，Ｎ＋３，Ｎ−１，Ｎ−１というように乱数的に変化する。
【００３１】
すると、比較分周器４では、加算器１５ｃから出力される分周比に基づいて平均的に分数分周動作が行われることになる。
図１２は、図１０及び図１１に示す３次のΣΔ変調器８あるいはΣΔ変調器１２からの変調出力の変調幅である乱数の例を示す。また、図１３は４次のΣΔ変調器において生成される乱数例を示す。両図に示すように、ΣΔ変調器の次数が増大するにつれて、ΣΔ変調器の出力信号の振れ幅が増大され、比較分周器４での分周比の変調幅が増大される。
【００３２】
図１４Ａ〜図１４Ｃは、それぞれ２次〜４次のΣΔ変調器で生成される乱数例を示す。
図１５Ｂは、上記のような３次のΣΔ変調器を使用したFractional-NＰＬＬ周波数シンセサイザ１００の出力信号の周波数スペクトラムを示し、図１５Ａは４次のΣΔ変調器を使用したFractional-NＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す。
【００３３】
ΣΔ変調器の次数を増大させると、図１５Ａ，図１５Ｂの比較によりわかるように、ＰＬＬループのロック時におけるノイズレベルが増大して、Ｃ／Ｎ特性が悪化するという問題点がある。
【００３４】
一方、次数を減少させると、Ｃ／Ｎ特性が向上する。しかし、ΣΔ変調が不安定で、出力信号に悪影響を及ぼすという問題点がある。
発明の開示
本発明の目的は、次数を減少させることなく、比較分周器での変調幅を減少させ得るΣΔ変調器を提供することにある。
【００３５】
本発明の第一の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、比較分周器の分周比を変調させるための乱数を変調信号として生成する加算器を含む。加算器は分周比の変調幅が狭くなるように乱数を生成する。
【００３６】
本発明の第二の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、所定の演算論理に従う入力信号の加算処理により、比較分周器の分周比を変調させるための乱数を変調信号として生成する加算器を含む。所定の演算論理は分周比の変調幅が狭くなるように設定されている。
【００３７】
本発明の第三の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器を含む。複数の微分器は、複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する。加算器は、複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する。所定の係数は前記分周比の変調幅が狭くなるように設定されている。
【００３８】
本発明の第四の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器を含む。複数の微分器は、前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する。複数の加算器の各々は、対応する微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算する。所定の係数は前記分周比の変調幅が狭くなるように設定されている。
【００３９】
本発明の第五の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力するＮ個（Ｎ≧４）の積分器と、直列に接続され、演算信号を生成するＮ個の加算器と、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを含む。初段の加算器は、Ｎ段目の積分器のオーバーフロー信号と、Ｎ段目の積分器と対応する微分器から転送されるオーバーフロー信号と、Ｎ−１段目の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する。２段目からＮ−２段目の加算器の各々は、前段の加算器の演算信号と、前段の加算器から微分器を介して転送される演算信号と、Ｎ−２段目から２段目の積分器の各々に対応する微分器から転送されるオーバーフロー信号とを加算する。Ｎ−１段目の加算器は、前段の加算器の演算信号と、初段の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、前段の加算器から微分器を介して転送される演算信号を減算する。Ｎ段目の加算器は、Ｎ−１段目の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する。
【００４０】
本発明の第六の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する３つの積分器と、直列に接続され、演算信号を生成する３つの加算器と、３つの積分器及び２つの加算器に接続され、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを含む。第一の加算器は、第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する。第二の加算器は、第一の加算器の演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第一の加算器から微分器を介して転送される演算信号を減算する。第三の加算器は、第二の加算器の演算信号と固定分周比とを加算して変調信号を生成する。
【００４１】
本発明の第七の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する４つの積分器と、直列に接続され、演算信号を生成する４つの加算器と、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを含む。第一の加算器は、第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する。第二の加算器は、第一の加算器の演算信号と、第一の加算器から微分器を介して転送される演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算する。第三の加算器は、第二の加算器の演算信号と、第四の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第二の加算器から微分器を介して転送される演算信号を減算する。第四の加算器は、第三の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する。
【００４２】
発明を実施するための最良の形態
図１には、本発明の第一の実施の形態のΣΔFractional-NＰＬＬ周波数シンセサイザ２００が示されている。第一の実施の形態は、図１０に示す従来例のΣΔ変調器８の構成を一部変更したものであり、同一構成部分は同一符号を付して説明する。
【００４３】
周波数シンセサイザ２００は、発振器１、基準分周器２、位相比較器３、比較分周器４、チャージポンプ５、ＬＰＦ（ローパスフィルタ）６、電圧制御発振器（ＶＣＯ）７、及び３次のΣΔ変調器５０を含む。
【００４４】
３次のΣΔ変調器５０は、３個の積分器９ａ〜９ｃ、６個の微分器１０ａ〜１０ｆ及び加算器５１を含む。そして、積分器９ａ〜９ｃ及び微分器１０ａ〜１０ｆは、図１０に示す従来例と同様に動作し、加算器５１には入力信号ａ〜ｆが入力される。
【００４５】
加算器５１は、入力信号ａ〜ｆに基づいて、
(＋１)ａ＋(＋１)ｂ＋(−１)ｃ＋(＋１)ｄ＋(−１)ｆ
という演算を行う。各入力信号ａ〜ｆに乗算される係数は、図５Ｃに示されるような変形型パスカルの三角形に基づいて設定される。
【００４６】
加算器５１は、上記のような演算式の入力に基づいて自動的に論理合成を行う公知の自動論理合成装置により設計される。
加算器５１は、上記演算結果に外部装置（図示しない）から入力される固定分周比Ｎを加算し、その演算値を比較分周器４に出力する。即ち、加算器５１からＮ＋２〜Ｎ−２の間で任意に変化する乱数が出力される。
【００４７】
すなわち、従来例の加算動作による変調幅を減少させるためには、各入力信号ａ〜ｆに乗算される係数を小さくすればよく、このことから第一実施形態では、入力信号ｅの係数（−２）を使用しないようにした。即ち、本発明では、比較的小さい係数（＋１、−１）が使用される。換言すれば、本発明では、係数の絶対値が「２」未満に設定されている。
【００４８】
このようなΣΔ変調器５０の加算器５１から出力される乱数例を図２に示す。図２に示すように、加算器５１から出力される乱数は、Ｎ−２〜Ｎ＋２の範囲で変化し、図１０に示す従来の３次のΣΔ変調器８に対し、振れ幅が縮小される。
【００４９】
このような加算器５１の動作により、比較分周器４に入力される分周比は、固定分周比Ｎに対し乱数的に変化するが、その振れ幅は図１２に示す従来例に比して縮小される。
【００５０】
そして、比較分周器４では、加算器５１から出力され、かつ乱数的に変化する分周比に基づいて平均的に分数分周動作が行われることになる。
図３には、本発明の第二の実施の形態のΣΔFractional-NＰＬＬ周波数シンセサイザ３００が示されている。周波数シンセサイザ３００は、ΣΔ変調器６０を含む。ΣΔ変調器６０は、４次のΣΔ変調器であり、図１の３次のΣΔ変調器５０に対し、１個の積分器９ｄと６個の微分器１０ｇ〜１０ｌが付加され、加算器６１の演算論理が変更されている。
【００５１】
すなわち、積分器９ａから出力されるオーバーフロー信号OF1は、微分器１０ｇを介して微分器１０ａに入力され、積分器９ｂから出力されるオーバーフロー信号OF2は、微分器１０ｈを介して微分器１０ｃに入力される。積分器９ｃから出力されるオーバーフロー信号OF3は、微分器１０ｉを介して微分器１０ｅに入力される。
【００５２】
積分器９ｃの累算値Ｘ３は、積分器９ｄに供給される。積分器９ｄのオーバーフロー信号OF4は加算器６１に入力信号ｇとして入力されるとともに、微分器１０ｊに入力される。微分器１０ｊの出力信号は、加算器６１に入力信号ｈとして入力されるとともに、微分器１０ｋに入力される。微分器１０ｋの出力信号は、加算器６１に入力信号ｉとして入力されるとともに、微分器１０ｌに入力される。微分器１０ｌの出力信号は、加算器６１に入力信号ｊとして入力される。
【００５３】
加算器６１は、入力信号ａ〜ｊに基づいて、
(＋１)ａ＋(＋１)ｂ＋(−１)ｃ＋(＋１)ｄ＋(−１)ｆ＋(＋１)ｇ＋(＋１)ｈ＋(−１)ｉ＋(−１)ｊ
という演算を行う。各入力信号ａ〜ｊに乗算される係数は、変形型パスカルの三角形に基づいて設定される。このような動作により、加算器６１からＮ＋４〜Ｎ−３の間で任意に変化する乱数が出力される。
【００５４】
因みに、この４次のΣΔ変調器に対応する従来例の加算器は、
(＋１)ａ＋(＋１)ｂ＋(−１)ｃ＋(＋１)ｄ＋(−２)ｅ＋(＋１)ｆ＋(＋１)ｇ＋(−３)ｈ＋(＋３)ｉ＋(−１)ｊ
という演算を行う。
【００５５】
すなわち、従来例の加算動作による変調幅を減少させるためには、各入力信号ａ〜ｊに乗算される係数を小さくすればよく、このことから第二の実施形態では、入力信号ｅの係数（−２）、入力信号ｈの係数（−３）及び入力信号ｉの係数（＋３）を使用せず、入力信号ｆの係数を（−１）とし、入力信号ｈの係数を（＋１）とし、入力信号ｉの係数を（−１）とした。即ち、本発明では、各係数の絶対値が「２」未満に設定されている。
【００５６】
そして、図４は図３のΣΔ変調器６０から出力される演算値である乱数を示す。図４の乱数は図１３の従来例の４次のΣΔ変調器から出力される乱数に比して振れ幅が小さくなっている。
【００５７】
ここで、加算器５１及び６１に設定される係数を求めるパスカルの三角形について説明する。
一般的なパスカルの三角形は、図５Ａに示す数列として求められる。これは、１行目のスタート条件を設定し、２行目以下の値ｇ(ｘ)は１つ前の行の値ｆ(x)から次式に基づいて規則的に演算される。
【００５８】
ｇ(ｘ)＝Ａ・ｆ(ｘ−１)＋Ｂ・ｆ(ｘ)＋Ｃ・ｆ(ｘ＋１)
図５Ａに示す数列は、スタート条件としてＡ＝Ｃ＝１、Ｂ＝０、また図６において、ｎ＝１、(ｎ−６)〜(ｎ＋６)＝０とすることにより求められる。なお、図６は本発明のパスカルの三角形を示す。
【００５９】
図５Ｂに示す数列は、図１０に示す従来の加算器１１での係数を求めるためのパスカルの三角形を示す。この数列は、スタート条件としてＡ＝−１、Ｂ＝０、Ｃ＝１とし、ｎ＝１、(ｎ−６)〜(ｎ＋６)＝０とすることにより求められる。
【００６０】
そして、３次の加算器においては、この数列(１，１，−１，１，−２，１)が各入力信号ａ〜ｆの係数として使用される。また、４次の加算器においては、数列(１，１，−１，１，−２，１，１，−３，３，−１)が各入力信号ａ〜ｊの係数として使用される。
【００６１】
図５Ｃに示す数列は、図１の第一の実施の形態の加算器５１及び図３の第二の実施の形態の加算器６１での係数を求めるためのパスカルの三角形を示す。この数列は、スタート条件としてＡ＝Ｃ＝１、Ｂ＝０、ｎ＝１、ｎ＋２＝−２、ｎ＋４＝２、ｎ＋６＝−２、その他を０とすることにより求められる。
【００６２】
そして、３次の加算器５１においては、この数列(１，１，−１，１，０，−１)が各入力信号ａ〜ｆの係数として使用される。また、４次の加算器６１においては、数列(１，１，−１，１，０，−１，１，１，−１，−１)が各入力信号ａ〜ｊの係数として使用される。
【００６３】
図７には、図１のΣΔ変調器５０と等価であるΣΔ変調器２１ａを有する本発明の第一実施の形態のΣΔFractional-NＰＬＬ周波数シンセサイザ２００が示されている。ΣΔ変調器２１ａは、図１１に示す従来例のΣΔ変調器１２の一部の構成を変更したものである。図１１に示す構成と同一構成は同一符号を付して説明する。周波数シンセサイザ２００は、発振器１、基準分周器２、位相比較器３、比較分周器４、チャージポンプ５、ＬＰＦ（ローパスフィルタ）６、電圧制御発振器（ＶＣＯ）７、及び３次のΣΔ変調器２１ａを含む。
【００６４】
ΣΔ変調器２１ａは、３個の積分器１３ａ〜１３ｃ、５個の微分器１４ａ〜１４ｅ及び３個の加算器１５ａ、１５ｃ、１５ｄを含む。
加算器１５ｄは、入力信号ｅ，ｄ，ｆを加算する演算（ｂ＝ｄ＋ｅ＋ｆ）を行い、演算結果を示す入力信号ｂを加算器１５ａに出力する。加算器１５ａは、入力信号ａ，ｂを加算し、入力信号ｃを減算する演算（ａ＋ｂ−ｃ）を行い、演算結果を示す出力信号を加算器１５ｃに出力する。加算器１５ｃは、外部装置（図示しない）から入力される所定の固定分周比Ｎに加算器１５ａの出力信号を加算して演算値を比較分周器４に出力する。
【００６５】
従って、加算器１５ａ、１５ｃ、１５ｄは、
(＋１)ａ＋(＋１)ｂ＋(−１)ｃ＋(＋１)ｄ＋(−１)ｆ
という加算動作を行う。
【００６６】
図８には、図３のΣΔ変調器６０と等価である４次のΣΔ変調器２１ｂを有する本発明の第二実施形態のΣΔFractional-NＰＬＬ周波数シンセサイザ３００が示されている。４次のΣΔ変調器２１ｂは、４個の積分器１３ａ〜１３ｄ、９個の微分器１４ａ〜１４ｉと、４個の加算器１５ａ〜１５ｃ、１５ｄを含む。
【００６７】
積分器１３ａから出力されるオーバーフロー信号OF1は、微分器１４ａ，１４ｂ，１４ｆを介して加算器１５ａに入力信号ａとして供給される。積分器１３ｂから出力されるオーバーフロー信号OF2は、微分器１４ｃ、１４ｇを介して加算器１５ｂに入力信号ｄとして供給される。
【００６８】
積分器１３ｃから出力されるオーバーフロー信号OF3は微分器１４ｈを介して加算器１５ｄに入力信号ｈとして供給される。積分器１３ｄから出力されるオーバーフロー信号OF4は、加算器１５ｄに入力信号ｉとして供給される。
【００６９】
また、オーバーフロー信号OF4は微分器１４ｉを介して加算器１５ｄに入力信号ｊとして供給される。
加算器１５ｄは入力信号ｈ，ｉ，ｊを加算する演算（ｆ＝ｈ＋ｉ＋ｊ）を行い、その演算結果を示す入力信号ｆを微分器１４ｄ及び加算器１５ｂに供給する。微分器１４ｄの出力信号は加算器１５ｂに入力信号ｇとして供給される。加算器１５ｂは、入力信号ｄ，ｆ，ｇを加算する演算（ｂ＝ｄ＋ｆ＋ｇ）を行い、その演算結果を示す入力信号ｂを加算器１５ａ及び微分器１４ｅに供給する。加算器１５ａは、入力信号ａ，ｂを加算し、かつ入力信号ｃを減算する演算（ａ＋ｂ−ｃ）を行い、その演算結果を示す信号を加算器１５ｃに供給する。
【００７０】
従って、加算器１５ａ，１５ｂ，１５ｄは、
(＋１)ａ＋(＋１)ｂ＋(−１)ｃ＋(＋１)ｄ＋(−１)ｆ＋(＋１)ｇ＋(＋１)ｈ ＋(−１)ｉ＋(−１)ｊ
という加算動作を行う。比較分周器４では、所定の固定分周比Ｎに対し、加算器１５ｃから出力される演算値に基づいて分周比が変調され、この結果分数分周動作が行われる。
【００７１】
因みに、従来例の４次のΣΔ変調器では加算器１５ｂにおいて微分器１４ｄの出力信号を減算し，加算器１５ｄにおいて微分器１４ｉの出力信号を減算する動作を行っている。
【００７２】
ΣΔFractional-NＰＬＬ周波数シンセサイザ２００又は３００は、図９に示されるような移動体通信システム４００に用いることができる。
移動体通信システム４００は、基地局２２と自動車電話あるいは携帯電話等の移動局２３とを含む。基地局２２と移動局２３との間では、アンテナ２４ａ，２４ｂを経由する無線回線を介して送受信が行われる。
【００７３】
基地局２２は、通話回路２５が通信回線２６を介して一般電話網に接続される。通信回線２６を介して基地局２２に送信される音声信号Ｖは、通話回路２５及び音声制御回路２７を介して送信回路２８に伝達される。
【００７４】
送信回路２８には、ＰＬＬ回路２９ａから所定周波数を有する無線搬送波Ｒ１が供給される。そして、送信回路２８は無線搬送波Ｒ１を用いて音声信号Ｖを所定の方式で変調して、変調信号を分配器３０及びアンテナ２４ａを介して無線回線に送出する。
【００７５】
ＰＬＬ回路２９ａは、図１又は図７のΣΔFractional-NＰＬＬ周波数シンセサイザ２００、又は図３又は図８のΣΔFractional-NＰＬＬ周波数シンセサイザ３００から構成される。
【００７６】
制御回路４０は、通話回路２５、送信回路２８、ＰＬＬ回路２９ａ、及び受信回路３８を制御する。
移動局２３では、無線回線から到着する変調信号をアンテナ２４ｂ及び分配器３１を介して受信回路３２が受信する。
【００７７】
受信回路３２は、ＰＬＬ回路２９ｂから供給される無線搬送波Ｒ１を使用して変調信号の復調処理を行い音声信号Ｖを生成する。音声制御回路３３は音声信号Ｖを受信回路３２から受け取り、受話器３４に出力する。
【００７８】
ＰＬＬ回路２９ｂは、ΣΔFractional-NＰＬＬ周波数シンセサイザ２００又は３００から構成される。
制御回路４１は、送信回路３７、ＰＬＬ回路２９ｂ、受信回路３２を制御する。また、制御回路４１は数字ボタン４２、機能キー(KEY)４３からの入力信号に基づいて各回路を制御し、表示装置(LED)４４を駆動する。
【００７９】
移動局２３の送話器３５から入力される音声信号Ｖは、音声制御回路３６を介して送信回路３７に伝達される。送信回路３７は、ＰＬＬ回路２９ｂから供給される無線搬送波Ｒ２を用いて音声信号Ｖを所定の変調方式で変調して、変調信号を分配器３１及びアンテナ２４ｂを介して無線回線に送出する。
【００８０】
基地局２２では、無線回線から到着する変調信号をアンテナ２４ａ及び分配器３０を介して受信回路３８で受信する。受信回路３８は、ＰＬＬ回路２９ａから供給される無線搬送波Ｒ２を使用して変調信号の復調処理を行い、音声信号Ｖを生成する。音声制御回路３９は受信回路３８から音声信号Ｖを受け取り、通話回路２５を介して通信回線２６に出力する。
【００８１】
このようにして移動局２３と基地局２２との間で送受信が行われ、移動局２３と、一般電話網を介した他の移動局との間での通話が可能となる。
第一及び第二実施形態のΣΔFractional-NＰＬＬ周波数シンセサイザ２００及び３００、ΣΔFractional-NＰＬＬ周波数シンセサイザ２００及び３００を使用したＰＬＬ回路２９ａ、２９ｂ及び移動体通信システム４００では、次に示す作用効果を得ることができる。
（１）ΣΔ変調器５０、６０、２１ａ、２１ｂの出力信号に基づいて、比較分周器４で分数分周動作を行うことができる。従って、基準信号ｆｒを高周波数化することができるので、チャネル切替え速度すなわちＰＬＬ回路の出力信号ｆvcoのロックアップ速度の高速化及びＣ／Ｎ特性の向上を図ることができる。
（２）ΣΔ変調器５０、６０、２１ａ、２１ｂの次数を増大させながら、ΣΔ変調器の演算値である乱数の振れ幅を縮小することができる。この結果、比較分周器４での変調幅を縮小して、ＰＬＬ回路の出力信号ｆvcoノイズレベルを減少させ、Ｃ／Ｎ特性を向上させることができる。
（３）ΣΔ変調器５０、６０、２１ａ、２１ｂの次数を増大させて、ＰＬＬ回路の出力信号におけるノイズレベルを安定化させることができる。
【００８２】
なお、本発明は、３次及び４次のΣΔ変調器のみならず、５次以上のΣΔ変調器に適用されてもよい。
また、本発明のΣΔFractional-NＰＬＬ周波数シンセサイザ２００又は３００は、基地局２２のＰＬＬ回路２９ａ又は移動局２３のＰＬＬ回路２９ｃのいずれに使用されてもよい。
【００８３】
上記各実施形態から把握できる技術思想を以下に記載する。
（付記１） ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
前記比較分周器の分周比を変調させるための乱数を前記変調信号として生成する加算器を備え、前記加算器は分周比の変調幅が狭くなるように前記乱数を生成することを特徴とするΣΔ変調器。
【００８４】
（付記２） ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
所定の演算論理に従う入力信号の加算処理により、前記比較分周器の分周比を変調させるための乱数を前記変調信号として生成する加算器を備え、前記所定の演算論理は分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
【００８５】
（付記３） ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、
前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、
複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する加算器とを備え、
前記所定の係数は前記分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
【００８６】
（付記４） 付記３記載のΣΔ変調器において、前記所定の係数の絶対値は、所定値未満に設定されていることを特徴とするΣΔ変調器。
（付記５） 付記４記載のΣΔ変調器において、ΣΔ変調器は３個の積分器を備える３次のΣΔ変調器であり、所定値は２であることを特徴とするΣΔ変調器。
【００８７】
（付記６） 付記４記載のΣΔ変調器において、ΣΔ変調器は４個の積分器を備える４次のΣΔ変調器であり、所定値は４であることを特徴とするΣΔ変調器。
【００８８】
（付記７） ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、
前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、
各々が対応する微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する複数の加算器とを備え、
前記所定の係数は前記分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
【００８９】
（付記８） 付記７記載のΣΔ変調器において、前記所定の係数の絶対値は、所定値未満に設定されていることを特徴とするΣΔ変調器。
（付記９） 付記８記載のΣΔ変調器において、ΣΔ変調器は３個の積分器を備える３次のΣΔ変調器であり、所定値は２であることを特徴とするΣΔ変調器。
【００９０】
（付記１０） 付記８記載のΣΔ変調器において、ΣΔ変調器は４個の積分器を備える４次のΣΔ変調器であり、所定値は４であることを特徴とするΣΔ変調器。
【００９１】
（付記１１） ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力するＮ個（Ｎ≧４）の積分器と、
直列に接続され、演算信号を生成するＮ個の加算器と、
各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
前記Ｎ個の加算器は、
Ｎ段目の積分器のオーバーフロー信号と、Ｎ段目の積分器と対応する微分器から転送されるオーバーフロー信号と、Ｎ−１段目の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する初段の加算器と、
前段の加算器の演算信号と、前段の加算器から微分器を介して転送される演算信号と、Ｎ−２段目から２段目の積分器の各々に対応する微分器から転送されるオーバーフロー信号とを加算する２段目からＮ−２段目の加算器と、
前段の加算器の演算信号と、初段の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、前段の加算器から微分器を介して転送される演算信号を減算するＮ−１段目の加算器と、
Ｎ−１段目の加算器の演算信号と固定分周比とを加算して前記変調信号を生成するＮ段目の加算器とからなることを特徴とするΣΔ変調器。
【００９２】
（付記１２） ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する３つの積分器と、
直列に接続され、演算信号を生成する３つの加算器と、
３つの積分器及び２つの加算器に接続され、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
前記３つの加算器は、
第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する第一の加算器と、
第一の加算器の演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第一の加算器から微分器を介して転送される演算信号を減算する第二の加算器と、
第二の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する第三の加算器とからなることを特徴とするΣΔ変調器。
【００９３】
（付記１３） ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する４つの積分器と、
直列に接続され、演算信号を生成する４つの加算器と、
各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
前記４つの加算器は、
第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する第一の加算器と、
第一の加算器の演算信号と、第一の加算器から微分器を介して転送される演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算する第二の加算器と、
第二の加算器の演算信号と、第四の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第二の加算器から微分器を介して転送される演算信号を減算する第三の加算器と、
第三の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する第四の加算器とからなることを特徴とするΣΔ変調器。
【００９４】
（付記１４） ＰＬＬ回路であって、
付記１乃至１３のいずれか１項に記載のΣΔ変調器と、
ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行う比較分周器とを備えたことを特徴とするＰＬＬ回路。
【００９５】
（付記１５） Fractional-NＰＬＬ周波数シンセサイザであって、
付記１乃至１３のいずれか１つに記載のΣΔ変調器と、
ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを備えたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
【００９６】
（付記１６） 移動局との間で無線通信を行う移動通信システムの基地局であって、
無線搬送波信号を使用して移動局への送信信号を変調して変調送信信号を生成する送信回路と、
前記無線搬送波信号を使用して移動局からの変調受信信号を復調して受信信号を生成する受信回路と、
送信回路及び受信回路に接続され、前記無線搬送波信号を生成するＰＬＬ回路とを備え、ＰＬＬ回路はFractional-NＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
付記１乃至１３のいずれか１つに記載のΣΔ変調器と、
ΣΔ変調器に接続され、無線搬送波信号を受け取り、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする基地局。
【００９７】
（付記１７） 基地局との間で無線通信を行う移動通信システムの移動局であって、
無線搬送波信号を使用して基地局への送信信号を変調して変調送信信号を生成する送信回路と、
前記無線搬送波信号を使用して基地局からの変調受信信号を復調して受信信号を生成する受信回路と、
送信回路及び受信回路に接続され、前記無線搬送波信号を生成するＰＬＬ回路とを備え、ＰＬＬ回路はFractional-NＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
付記１乃至１３のいずれか１つに記載のΣΔ変調器と、
ΣΔ変調器に接続され、無線搬送波信号を受け取り、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする移動局。
【００９８】
（付記１８） 移動通信システムであって、
基地局と
基地局と無線通信可能な移動局とを備え、
基地局及び移動局の少なくとも一つは、Fractional-NＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
付記１乃至１３のいずれか１つに記載のΣΔ変調器と、
ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする移動通信システム。
【図面の簡単な説明】
【図１】 本発明の第一の実施の形態の３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
【図２】 図１の３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
【図３】 本発明の第二の実施の形態の４次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
【図４】 図３の４次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
【図５Ａ】 一般的なパスカルの三角形の数列を示す図である。
【図５Ｂ】 従来のΣΔ変調器で使用される係数を求めるためのパスカルの三角形の数列を示す図である。
【図５Ｃ】 本発明のΣΔ変調器で使用される係数を求めるためのパスカルの三角形の数列を示す図である。
【図６】 本発明のΣΔ変調器で使用される係数を求めるためのパスカルの三角形を示す図である。
【図７】 図１のΣΔ変調器の等価回路を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
【図８】 図３のΣΔ変調器の等価回路を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
【図９】 図１、図３、図７又は図８のＰＬＬ周波数シンセサイザを含む移動体通信装置の概略的なブロック図である。
【図１０】 従来のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
【図１１】 図１０のΣΔ変調器の等価回路を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
【図１２】 従来例の３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
【図１３】 従来例の４次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
【図１４Ａ】 ２次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
【図１４Ｂ】 ３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
【図１４Ｃ】 ４次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
【図１５Ａ】 ３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す説明図である。
【図１５Ｂ】 ４次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す説明図である。

Claims (18)

1. ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
   前記比較分周器の分周比を変調させるための乱数を前記変調信号として生成する加算器を備え、前記加算器は分周比の変調幅が狭くなるように前記乱数を生成することを特徴とするΣΔ変調器。
2. ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
   所定の演算論理に従う入力信号の加算処理により、前記比較分周器の分周比を変調させるための乱数を前記変調信号として生成する加算器を備え、前記所定の演算論理は分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
3. ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
   直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、
   前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、
   複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する加算器とを備え、
   前記所定の係数は前記分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
4. 請求項３記載のΣΔ変調器において、前記所定の係数の絶対値は、所定値未満に設定されていることを特徴とするΣΔ変調器。
5. 請求項４記載のΣΔ変調器において、ΣΔ変調器は３個の積分器を備える３次のΣΔ変調器であり、所定値は２であることを特徴とするΣΔ変調器。
6. 請求項４記載のΣΔ変調器において、ΣΔ変調器は４個の積分器を備える４次のΣΔ変調器であり、所定値は４であることを特徴とするΣΔ変調器。
7. ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
   直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、
   前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、
   各々が対応する微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する複数の加算器とを備え、
   前記所定の係数は前記分周比の変調幅が狭くなるように設定されていることを特徴とするΣΔ変調器。
8. 請求項７記載のΣΔ変調器において、前記所定の係数の絶対値は、所定値未満に設定されていることを特徴とするΣΔ変調器。
9. 請求項８記載のΣΔ変調器において、ΣΔ変調器は３個の積分器を備える３次のΣΔ変調器であり、所定値は２であることを特徴とするΣΔ変調器。
10. 請求項８記載のΣΔ変調器において、ΣΔ変調器は４個の積分器を備える４次のΣΔ変調器であり、所定値は４であることを特徴とするΣΔ変調器。
11. ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
    直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力するＮ個（Ｎ≧４）の積分器と、
    直列に接続され、演算信号を生成するＮ個の加算器と、
    各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
    前記Ｎ個の加算器は、
    Ｎ段目の積分器のオーバーフロー信号と、Ｎ段目の積分器と対応する微分器から転送されるオーバーフロー信号と、Ｎ−１段目の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する初段の加算器と、
    前段の加算器の演算信号と、前段の加算器から微分器を介して転送される演算信号と、Ｎ−２段目から２段目の積分器の各々に対応する微分器から転送されるオーバーフロー信号とを加算する２段目からＮ−２段目の加算器と、
    前段の加算器の演算信号と、初段の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、前段の加算器から微分器を介して転送される演算信号を減算するＮ−１段目の加算器と、
    Ｎ−１段目の加算器の演算信号と固定分周比とを加算して前記変調信号を生成するＮ段目の加算器とからなることを特徴とするΣΔ変調器。
12. ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
    直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する３つの積分器と、
    直列に接続され、演算信号を生成する３つの加算器と、
    ３つの積分器及び２つの加算器に接続され、各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
    前記３つの加算器は、
    第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する第一の加算器と、
    第一の加算器の演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第一の加算器から微分器を介して転送される演算信号を減算する第二の加算器と、
    第二の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する第三の加算器とからなることを特徴とするΣΔ変調器。
13. ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
    直列に接続され、各々が入力信号を積算するとともに、積算値が所定値を超えたときオーバーフロー信号を出力する４つの積分器と、
    直列に接続され、演算信号を生成する４つの加算器と、
    各々が対応する積分器のオーバーフロー信号又は対応する加算器の演算信号を転送する複数の微分器とを備え、
    前記４つの加算器は、
    第一の積分器のオーバーフロー信号と、第一の積分器と対応する微分器から転送されるオーバーフロー信号と、第二の積分器と対応する微分器から転送されるオーバーフロー信号とを加算する第一の加算器と、
    第一の加算器の演算信号と、第一の加算器から微分器を介して転送される演算信号と、第三の積分器に対応する微分器から転送されるオーバーフロー信号とを加算する第二の加算器と、
    第二の加算器の演算信号と、第四の積分器に対応する微分器から転送されるオーバーフロー信号とを加算し、第二の加算器から微分器を介して転送される演算信号を減算する第三の加算器と、
    第三の加算器の演算信号と固定分周比とを加算して前記変調信号を生成する第四の加算器とからなることを特徴とするΣΔ変調器。
14. ＰＬＬ回路であって、
    請求項１乃至１３のいずれか１項に記載のΣΔ変調器と、
    ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行う比較分周器とを備えたことを特徴とするＰＬＬ回路。
15. Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザであって、
    請求項１乃至１３のいずれか１項に記載のΣΔ変調器と、
    ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
    基準信号を生成する基準分周器と、
    前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを備えたことを特徴とするＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ。
16. 移動局との間で無線通信を行う移動通信システムの基地局であって、
    無線搬送波信号を使用して移動局への送信信号を変調して変調送信信号を生成する送信回路と、
    前記無線搬送波信号を使用して移動局からの変調受信信号を復調して受信信号を生成する受信回路と、
    送信回路及び受信回路に接続され、前記無線搬送波信号を生成するＰＬＬ回路とを備え、ＰＬＬ回路はＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
    請求項１乃至１３のいずれか１項に記載のΣΔ変調器と、
    ΣΔ変調器に接続され、無線搬送波信号を受け取り、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
    基準信号を生成する基準分周器と、
    前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする基地局。
17. 基地局との間で無線通信を行う移動通信システムの移動局であって、
    無線搬送波信号を使用して基地局への送信信号を変調して変調送信信号を生成する送信回路と、
    前記無線搬送波信号を使用して基地局からの変調受信信号を復調して受信信号を生成する受信回路と、
    送信回路及び受信回路に接続され、前記無線搬送波信号を生成するＰＬＬ回路とを備え、ＰＬＬ回路はＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
    請求項１乃至１３のいずれか１項に記載のΣΔ変調器と、
    ΣΔ変調器に接続され、無線搬送波信号を受け取り、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
    基準信号を生成する基準分周器と、
    前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする移動局。
18. 移動通信システムであって、
    基地局と
    基地局と無線通信可能な移動局とを備え、
    基地局及び移動局の少なくとも一つは、Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザを含み、周波数シンセサイザは
    請求項１乃至１３のいずれか１項に記載のΣΔ変調器と、
    ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
    基準信号を生成する基準分周器と、
    前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを含むことを特徴とする移動通信システム。

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