JP2003023351A - 非整数分周器、およびフラクショナルｎ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【課題】 アキュムレータの動作電流に起因する電源を
介したノイズを低減させ、高Ｃ／Ｎと高速な周波数切替
を両立させることを可能にする非整数分周器、およびフ
ラクショナルＮ周波数シンセサイザを提供する。 【解決手段】 加算器９における重み付け数値は、−
４、−２、＋２と、通常の２倍の数になっている。この
ため加算器９の出力値は−６、−４、−２、０、２、
４、６、８の、２の倍数からなる８値となる。加算器９
の出力信号の時間平均値は２×Ｌ’／Ｍ’となる。従っ
て、必要とされる分周比に対して、Ｋ’の値を適切に選
ぶことで、アキュムレータのモジュロＭ’とシグマ−デ
ルタ変調器への入力値Ｌ’は、常にＬ’／Ｍ’を１／４
以上３／４以下の範囲に収める様に選ぶことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非整数分周器、お
よびフラクショナルＮ周波数シンセサイザに関し、特
に、Ｃ／Ｎ劣化を抑制するように分周比を設定する非整
数分周器、およびフラクショナルＮ周波数シンセサイザ
に関する。

【０００２】

【従来の技術】従来の周波数シンセサイザは、基準信号
から任意の周波数の信号を作り出すために、周波数シン
セサイザの出力周波数を所定の非整数の分周比により分
周していた。また、上記の非整数の分周比は、周波数シ
ンセサイザが有する整数分周器の分周比の時間平均値と
して求められる。

【０００３】しかしながら、整数分周器の分周比を時間
とともに変化させると、出力周波数に変調がかかり、周
波数シンセサイザのＣ／Ｎは劣化する。このＣ／Ｎの劣
化を抑制するためには、整数分周器の分周比の時系列的
変化が適切に制御される必要がある。

【０００４】上記のような問題を解決するために、シグ
マ−デルタ変調器を用いた分周比制御器が利用されるこ
とが知られている。図３は、従来技術による分周比制御
器の構成を示す図である。以下、図３を用いて、従来技
術による３次のシグマ−デルタ変調器の１種である３段
１次ＭＡＳＨを用いた分周比制御器の構成および動作に
ついて説明する。

【０００５】図３に示されている分周比制御器は、１次
シグマ−デルタ変調器（ＳＤＣ）１７、１８、１９と、
ディレイ素子（Ｄ）２２、２３、２４と、加算器２５、
２６と、を有する。

【０００６】１次シグマ−デルタ変調器１７、１８、１
９は、カスケード接続されている。１次シグマ−デルタ
変調器１７は、３段１次ＭＡＳＨにおける１段目の１次
ＳＤＣである。また、１次シグマ−デルタ変調器１８
は、２段目の１次ＳＤＣ、１次シグマ−デルタ変調器１
９は、３段目の１次ＳＤＣである。

【０００７】１次シグマ−デルタ変調器１７、１８、１
９は、それぞれアキュムレータ２０とディレイ素子２１
とを有する。アキュムレータ２０のモジュロをＭ、１段
目のアキュムレータ２０への入力をＬとおく。

【０００８】１次シグマ−デルタ変調器１７、１８、１
９それぞれの出力、ディレイ素子２２を介した１次シグ
マ−デルタ変調器１８の出力、ディレイ素子２４を介し
た１次シグマ−デルタ変調器１９の出力、およびディレ
イ素子２３、２４を介した１次シグマ−デルタ変調器１
９の出力は、重み付けをして加算される。この重み付け
加算は加算器２５にて行われる。３段１次ＭＡＳＨの場
合、加算器２５から出力される３段１次ＭＡＳＨの出力
信号は、−３、−２、−１、０、１、２、３、４の８値
のうちのいずれか１つをとる。

【０００９】３段１次ＭＡＳＨの出力値は、加算器２６
に入力され、加算器２６のもう一方の入力に与えれられ
る数値Ｋに加算される。すなわち加算器２６の出力値
は、Ｋ−３からＫ＋４の８値をとる。上記の分周比制御
器は、基準周波数ｆｒｅｆをクロック周波数として動作
する。

【００１０】加算器２６の出力値の時間平均値は、Ｋ＋
Ｌ／Ｍとなる。従って加算器２６の出力信号を、整数分
周器の分周比として利用することにより、時間平均値と
しては非整数の分周比ｎ＝Ｋ＋Ｌ／Ｍが実現され、かつ
３次のシグマ−デルタ変調器が有するノイズシェービン
グ作用により、シンセサイザのＣ／Ｎ劣化が抑制され
る。

【００１１】図４は、従来技術の周波数シンセサイザに
よる分周を示す図である。上記の従来技術の周波数シン
セサイザは、図３に示される従来技術による分周比制御
器を用いている。以下、図４を用いて、従来技術による
周波数シンセサイザの動作について説明する。

【００１２】図３に示される分周比制御器における出力
周波数が７５０ＭＨｚ帯、基準信号の周波数が１ＭＨｚ
であるとする。例えば、所望の出力周波数が７５０から
７５１ＭＨｚの範囲にある場合、Ｋ＝７５０となる。従
って整数分周器の分周比の瞬時値は、７４７、７４８、
７４９、７５０、７５１、７５２、７５３、７５４の８
値のうちのいずれか１つをとる。

【００１３】

【発明が解決しようとする課題】以上説明したような、
シグマ−デルタ変調器を始めとする１個ないしは複数の
アキュムレータを用いたフラクショナルＮシンセサイザ
の問題点として、アキュムレータの動作電流に起因する
電源を介したノイズにより、シンセサイザのＣ／Ｎ劣化
が生じるという問題がある。以下、この問題点について
説明する。

【００１４】ここで、先ほど説明したとおり、Ｍをアキ
ュムレータのモジュロとし、ｆｒｅｆをシンセサイザの
基準周波数、Ｋ、Ｌを整数として、分周比をＫ＋Ｌ／Ｍ
と表す。Ｌ／Ｍが０より大きく１／２より小さい範囲に
ある場合、アキュムレータの動作電流のスペクトルには
周波数ｆｒｅｆ×Ｌ／Ｍとその整数倍の成分が強く現れ
る。また、Ｌ／Ｍが１／２より大きく１より小さい範囲
にある場合、アキュムレータの動作電流のスペクトルに
は周波数ｆｒｅｆ×（Ｍ−Ｌ）／Ｍとその整数倍の成分
が強く現れる。これは次の様に理解できる。

【００１５】Ｌ／Ｍという数値を１次ＳＤＣで発生させ
る場合を例に考える。１次ＳＤＣは、Ｍクロックの間に
「１」をＬ回出力する。すなわち、「１」が現れる頻度
は、Ｌ／Ｍとなり、結果として動作電流ベクトルは、周
波数Ｌ／Ｍ×ｆｒｅｆ、およびその整数倍で強くなる。

【００１６】一方、「０」を出力する頻度に着目する
と、１次ＳＤＣは、Ｍクロックの間に「０」を（Ｍ−
Ｌ）回出力することから、動作電流スペクトルは、周波
数（Ｍ−Ｌ）／Ｍ×ｆｒｅｆ、およびその整数倍の周波
数で強くなる。

【００１７】上記の「１」の出力頻度に起因する周波数
の成分と「０」の出力頻度に起因する周波数の成分とを
比較すると、より周波数の低い成分の方がスペクトル強
度は大きくなる。Ｌ／Ｍが０から１／２の範囲にある場
合には、「１」の出力頻度に起因する成分、すなわち周
波数Ｌ／Ｍ×ｆｒｅｆ、およびその整数倍の周波数成分
の方が周波数が低くなり、スペクトル上は、「１」の出
力頻度に起因する成分とその整数倍の方が、「０」の出
力頻度に起因する成分とその整数倍よりも強くなる。

【００１８】一方、Ｌ／Ｍが１／２から１の範囲にある
場合には、「０」の出力頻度に起因する成分、すなわち
周波数（Ｍ−Ｌ）／Ｍ×ｆｒｅｆおよびその整数倍の周
波数成分の方が周波数が低くなるため、「０」の出力頻
度に起因する成分とその整数倍の方が、「１」の出力頻
度に起因する成分とその整数倍よりもスペクトル強度が
大きくなる。

【００１９】また、別の例として、Ｌ／Ｍという数値を
ＭＡＳＨで発生させる場合を例に考えると、１段目のシ
グマ−デルタ変調器の動作電流は、先に説明した１次シ
グマ−デルタ変調器の場合と同様である。２段目のシグ
マ−デルタ変調器の入力は、１段目のシグマ−デルタ変
調器の量子化誤差である。１段目のシグマ−デルタ変調
器の量子化誤差は、やはり、周波数Ｌ／Ｍ×ｆｒｅｆ、
もしくは（Ｍ−Ｌ）／Ｍ×ｆｒｅｆとその高調波成分を
強く含むことから、これを入力として受ける２段目のシ
グマ−デルタ変調器の動作電流スペクトルも周波数Ｌ／
Ｍ×ｆｒｅｆ、もしくは（Ｍ−Ｌ）／Ｍ×ｆｒｅｆとそ
の高調波成分を強く含む。

【００２０】なお、ＭＡＳＨとは異なる構成を有するア
キュムレータを用いたフラクショナルＮシンセサイザに
おいても、上記と類似の現象が生じる。

【００２１】ここで図４に示した例において、７５０.
０１ＭＨｚを発生させる場合を考えると、基準周波数は
１ＭＨｚであるので、Ｌ／Ｍ＝０. ０１となる。従って
アキュムレータの動作電流のスペクトルは、ｆｒｅｆ×
Ｌ／Ｍ＝１０ｋＨｚ、およびその整数倍離れた周波数に
現れる。これを抑制するにはループフィルタの帯域を１
０ｋＨｚよりも充分狭く取る必要があるため、スプリア
ス抑制と周波数切替速度のトレードオフが発生する。

【００２２】従来技術では、以上説明した機構により、
アキュムレータの動作電流に起因する電源を介したノイ
ズがシンセサイザのＣ／Ｎ劣化を劣化させる。もしく
は、このＣ／Ｎの劣化を防ぐためにループフィルタの帯
域を狭く取ると、今度は周波数切り替え速度が劣化す
る。

【００２３】本発明は、以上述べた問題点を解決するも
のであり、アキュムレータの動作電流に起因する電源を
介したノイズを低減させ、高Ｃ／Ｎと高速な周波数切替
を両立させることを可能にする非整数分周器、およびフ
ラクショナルＮ周波数シンセサイザを提供することを目
的とする。

【００２４】

【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明によれば、分周比が整数である
整数分周器と、整数分周器の分周比を時系列的に制御す
る分周比制御器と、を有し、整数の分周比の時系列的な
制御に基づいて非整数の分周比ｎを生成する非整数分周
器であって、非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ
（Ｋ、Ｍは０以上の整数、Ｌは整数）とし、Ｌ／Ｍが−
１／２以上、１／２以下である場合、分周比制御器は、
整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ±（２ｑ＋
１）（ｑは０以上の整数）に設定することを特徴とす
る。

【００２５】また、請求項２記載の発明によれば、請求
項１記載の非整数分周器において、分周比制御器は、１
個以上のアキュムレータを有することを特徴とする。

【００２６】また、請求項３記載の発明によれば、請求
項１または２記載の非整数分周器において、分周比制御
器は、出力値を整数値とするシグマ−デルタ変調器を有
することを特徴とする。

【００２７】また、請求項４記載の発明によれば、請求
項３記載の非整数分周器において、シグマ−デルタ変調
器は、出力値を偶数値とすることを特徴とする。

【００２８】また、請求項５記載の発明によれば、請求
項３記載の非整数分周器において、シグマ−デルタ変調
器は、出力値を奇数値とすることを特徴とする。

【００２９】また、請求項６記載の発明によれば、請求
項３記載の非整数分周器において、シグマ−デルタ変調
器は、出力値を偶数値とする場合と、奇数値とする場合
と、を切り替えることを特徴とする。

【００３０】また、請求項７記載の発明によれば、請求
項３記載の非整数分周器において、分周比制御器は、シ
グマ−デルタ変調器の出力値を、２おきの整数値に写像
する写像器を有することを特徴とする。

【００３１】また、請求項８記載の発明によれば、請求
項７記載の非整数分周器において、写像器は、シグマ−
デルタ変調器の出力値を、偶数値に写像することを特徴
とする。

【００３２】また、請求項９記載の発明によれば、請求
項７記載の非整数分周器において、写像器は、シグマ−
デルタ変調器の出力値を、奇数値に写像することを特徴
とする。

【００３３】また、請求項１０記載の発明は、分周比が
整数である整数分周器と、整数分周器の分周比を時系列
的に制御する分周比制御器と、を有し、整数の分周比の
時系列的な制御に基づいて非整数の分周比ｎを生成する
非整数分周器であって、非整数の分周比ｎを、ｎ＝Ｋ＋
Ｌ／Ｍ（Ｋ、Ｍは０以上の整数、Ｌは整数）とし、Ｌ／
Ｍが０以上、１／２以下である場合、分周比制御器は、
整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋１、
（ｓは整数）として、３おきの整数値に設定することを
特徴とする。

【００３４】また、請求項１１記載の発明は、分周比が
整数である整数分周器と、整数分周器の分周比を時系列
的に制御する分周比制御器と、を有し、整数の分周比の
時系列的な制御に基づいて非整数の分周比ｎを生成する
非整数分周器であって、非整数の分周比ｎを、ｎ＝Ｋ＋
Ｌ／Ｍ（Ｋ、Ｍは０以上の整数、Ｌは整数）とし、Ｌ／
Ｍが１／２以上、１以下である場合、分周比制御器は、
整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｔ、（ｔ
は整数）として、３おきの整数値に設定することを特徴
とする。

【００３５】また、請求項１２記載の発明は、分周比が
整数である整数分周器と、整数分周器の分周比を時系列
的に制御する分周比制御器と、を有し、整数の分周比の
時系列的な制御に基づいて非整数の分周比ｎを生成する
非整数分周器であって、非整数の分周比ｎを、ｎ＝Ｋ＋
Ｌ／Ｍ（Ｋ、Ｍは０以上の整数、Ｌは整数）として、分
周比制御器は、Ｌ／Ｍが０以上、１／２以下である場
合、整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋
１、（ｓは整数）として、３おきの整数値に設定し、Ｌ
／Ｍが１／２以上、１以下である場合、整数分周器の分
周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｔ、（ｔは整数）とし
て、３おきの整数値に設定するように切り替えることを
特徴とする。

【００３６】また、請求項１３記載の発明によれば、請
求項１０から１２のいずれか１項に記載の非整数分周器
において、分周比制御器は、１個以上のアキュムレータ
を有することを特徴とする。

【００３７】また、請求項１４記載の発明によれば、請
求項１０から１３のいずれか１項に記載の非整数分周器
において、分周比制御器は、出力値を整数値とするシグ
マ−デルタ変調器を有することを特徴とする。

【００３８】また、請求項１５記載の発明によれば、請
求項１４記載の非整数分周器において、シグマ−デルタ
変調器は、出力値を３おきの整数値とすることを特徴と
する。

【００３９】また、請求項１６記載の発明によれば、請
求項１４または１５記載の非整数分周器において、シグ
マ−デルタ変調器は、出力値を、３の倍数とする場合
と、３の倍数に１を足した数値とする場合と、３の倍数
に２を足した数値とする場合と、を切り替えることを特
徴とする。

【００４０】また、請求項１７記載の発明によれば、請
求項１６記載の非整数分周器において、分周比制御器
は、シグマ−デルタ変調器の出力値を、３おきの整数値
に写像する写像器を有することを特徴とする。

【００４１】また、請求項１８記載の発明は、分周比が
整数である整数分周器と、整数分周器の分周比を時系列
的に制御する分周比制御器と、を有し、整数の分周比の
時系列的な制御に基づいて非整数の分周比ｎを生成する
非整数分周器を有するフラクショナルＮ周波数シンセサ
イザであって、非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ
（Ｋ、Ｍは０以上の整数、Ｌは整数）とし、Ｌ／Ｍが−
１／２以上、１／２以下である場合、分周比制御器は、
整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ±（２ｑ＋
１）（ｑは０以上の整数）に設定することを特徴とす
る。

【００４２】また、請求項１９記載の発明によれば、請
求項１８記載のフラクショナルＮ周波数シンセサイザに
おいて、分周比制御器は、１個以上のアキュムレータを
有することを特徴とする。

【００４３】また、請求項２０記載の発明によれば、請
求項１８または１９記載のフラクショナルＮ周波数シン
セサイザにおいて、分周比制御器は、出力値を整数値と
するシグマ−デルタ変調器を有することを特徴とする。

【００４４】また、請求項２１記載の発明によれば、請
求項２０記載のフラクショナルＮ周波数シンセサイザに
おいて、シグマ−デルタ変調器は、出力値を偶数値とす
ることを特徴とする。

【００４５】また、請求項２２記載の発明によれば、請
求項２０記載のフラクショナルＮ周波数シンセサイザに
おいて、シグマ−デルタ変調器は、出力値を奇数値とす
ることを特徴とする。

【００４６】また、請求項２３記載の発明によれば、請
求項２０記載のフラクショナルＮ周波数シンセサイザに
おいて、シグマ−デルタ変調器は、出力値を偶数値とす
る場合と、奇数値とする場合と、を切り替えることを特
徴とする。

【００４７】また、請求項２４記載の発明によれば、請
求項２０記載のフラクショナルＮ周波数シンセサイザに
おいて、分周比制御器は、シグマ−デルタ変調器の出力
値を、２おきの整数値に写像する写像器を有することを
特徴とする。

【００４８】また、請求項２５記載の発明によれば、請
求項２４記載のフラクショナルＮ周波数シンセサイザに
おいて、写像器は、シグマ−デルタ変調器の出力値を、
偶数値に写像することを特徴とする。

【００４９】また、請求項２６記載の発明によれば、請
求項２４記載のフラクショナルＮ周波数シンセサイザに
おいて、写像器は、シグマ−デルタ変調器の出力値を、
奇数値に写像することを特徴とする。

【００５０】また、請求項２７記載の発明は、分周比が
整数である整数分周器と、整数分周器の分周比を時系列
的に制御する分周比制御器と、を有し、整数の分周比の
時系列的な制御に基づいて非整数の分周比ｎを生成する
非整数分周器を有するフラクショナルＮ周波数シンセサ
イザであって、非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ
（Ｋ、Ｍは０以上の整数、Ｌは整数）とし、Ｌ／Ｍが０
以上、１／２以下である場合、分周比制御器は、整数分
周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋１、（ｓは
整数）として、３おきの整数値に設定することを特徴と
する。

【００５１】また、請求項２８記載の発明は、分周比が
整数である整数分周器と、整数分周器の分周比を時系列
的に制御する分周比制御器と、を有し、整数の分周比の
時系列的な制御に基づいて非整数の分周比ｎを生成する
非整数分周器を有するフラクショナルＮ周波数シンセサ
イザであって、非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ
（Ｋ、Ｍは０以上の整数、Ｌは整数）とし、Ｌ／Ｍが１
／２以上、１以下である場合、分周比制御器は、整数分
周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｔ、（ｔは整
数）として、３おきの整数値に設定することを特徴とす
る。

【００５２】また、請求項２９記載の発明は、分周比が
整数である整数分周器と、整数分周器の分周比を時系列
的に制御する分周比制御器と、を有し、整数の分周比の
時系列的な制御に基づいて非整数の分周比ｎを生成する
非整数分周器を有するフラクショナルＮ周波数シンセサ
イザであって、非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ
（Ｋ、Ｍは０以上の整数、Ｌは整数）として、分周比制
御器は、Ｌ／Ｍが０以上、１／２以下である場合、整数
分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋１、（ｓ
は整数）として、３おきの整数値に設定し、Ｌ／Ｍが１
／２以上、１以下である場合、整数分周器の分周比の瞬
時値Ｎを、Ｎ＝Ｋ＋３ｔ、（ｔは整数）として、３おき
の整数値に設定するように切り替えることを特徴とす
る。

【００５３】また、請求項３０記載の発明によれば、請
求項２７から２９のいずれか１項に記載のフラクショナ
ルＮ周波数シンセサイザにおいて、分周比制御器は、１
個以上のアキュムレータを有することを特徴とする。

【００５４】また、請求項３１記載の発明によれば、請
求項２７から３０のいずれか１項に記載のフラクショナ
ルＮ周波数シンセサイザにおいて、分周比制御器は、出
力値を整数値とするシグマ−デルタ変調器を有すること
を特徴とする。

【００５５】また、請求項３２記載の発明によれば、請
求項３１記載のフラクショナルＮ周波数シンセサイザに
おいて、シグマ−デルタ変調器は、出力値を３おきの整
数値とすることを特徴とする。

【００５６】また、請求項３３記載の発明によれば、請
求項３１または３２記載のフラクショナルＮ周波数シン
セサイザにおいて、シグマ−デルタ変調器は、出力値
を、３の倍数とする場合と、３の倍数に１を足した数値
とする場合と、３の倍数に２を足した数値とする場合
と、を切り替えることを特徴とする。

【００５７】また、請求項３４記載の発明によれば、請
求項３３記載のフラクショナルＮ周波数シンセサイザに
おいて、分周比制御器は、シグマ−デルタ変調器の出力
値を、３おきの整数値に写像する写像器を有することを
特徴とする。

【００５８】

【発明の実施の形態】（第１の実施形態）図２は、本発
明の第１の実施形態におけるフラクショナルＮ周波数シ
ンセサイザの構成を示す図である。また、図１は、図２
に示されている本発明の第１の実施形態におけるフラク
ショナルＮ周波数シンセサイザが有する分周比制御器の
構成を示す図である。

【００５９】以下、図２を用いて、本実施形態における
フラクショナルＮ周波数シンセサイザの構成および動作
について説明する。本実施形態におけるフラクショナル
Ｎ周波数シンセサイザは、位相比較器（ＰＤ）１１と、
チャージポンプ（ＣＰ）１２と、ループフィルタ（Ｌ．
Ｆ．）１３と、電圧制御発振器（ＶＣＯ）１４と、非整
数分周器３０と、を有する。また、非整数分周器３０
は、整数分周器１５と、分周比制御器１６と、を有す
る。

【００６０】非整数分周器３０は、電圧制御発振器１４
の出力信号の周波数（出力周波数）ｆｏｕｔをｎ分周
し、周波数ｆｏｕｔ／ｎを得る。

【００６１】位相比較器１１には、非整数分周器３０に
より得られた周波数ｆｏｕｔ／ｎの分周波と、基準周波
数ｆｒｅｆの基準信号と、が入力される。位相比較器１
１は、周波数ｆｏｕｔ／ｎと、基準周波数ｆｒｅｆとを
比較し、分周波と基準信号との位相差を求める。

【００６２】チャージポンプ１２は、位相比較器１１に
より求められた分周波と基準信号との位相差を電荷に変
換する。ループフィルタ１３は、チャージポンプ１２の
出力を平滑化し、電圧制御発振器１４の制御電圧を出力
する。

【００６３】整数分周器１５の分周比Ｎは、分周比制御
器１６により時系列的に制御され、時間平均値として非
整数の分周比ｎを実現する。整数分周器１５の分周比を
時間と共に変化させると、電圧制御発振器１４の出力に
は変調がかかり、シンセサイザのＣ／Ｎは劣化する。こ
れを防ぐために、分周比制御器１６の発生する分周比制
御信号のパタンには工夫を要する。本実施形態では、Ｃ
／Ｎ劣化を抑制するために、分周比制御器１６にシグマ
−デルタ変調器を利用する。以下、図１を用いて、本実
施形態における分周比制御器１６の構成および動作につ
いて説明する。

【００６４】本実施形態における分周批制御器１６は、
１次シグマ−デルタ変調器（ＳＤＣ）１、２、３と、デ
ィレイ素子（Ｄ）６、７、８と、加算器９、１０と、を
有する。

【００６５】１次シグマ−デルタ変調器１、２、３は、
カスケード接続されている。１次シグマ−デルタ変調器
１は、３段１次ＭＡＳＨにおける１段目の１次ＳＤＣで
ある。また、１次シグマ−デルタ変調器２は、２段目の
１次ＳＤＣ、１次シグマ−デルタ変調器３は、３段目の
１次ＳＤＣである。

【００６６】１次シグマ−デルタ変調器１は、アキュム
レータ４ａとディレイ素子（Ｄ）５ａとを有する。ま
た、アキュムレータ４ａのモジュロをＭ’、アキュムレ
ータ４ａへの入力をＬ’とおく。なお、Ｌ’およびＭ’
は整数値であるとする。

【００６７】１次シグマ−デルタ変調器２は、アキュム
レータ４ｂとディレイ素子（Ｄ）５ｂとを有する。ま
た、アキュムレータ４ｂのモジュロをＭ’とおく。アキ
ュムレータ４ｂへの入力Ｑ₁ は、１次シグマ−デルタ変
調器１の量子化誤差である。

【００６８】１次シグマ−デルタ変調器３は、アキュム
レータ４ｃとディレイ素子（Ｄ）５ｃとを有する。ま
た、アキュムレータ４ｃのモジュロをＭ’とおく。アキ
ュムレータ４ｃへの入力Ｑ₂ は、１次シグマ−デルタ変
調器２の量子化誤差である。

【００６９】アキュムレータ４ａ、４ｂ、４ｃは、クロ
ックごとに保持値と入力との和をとり、算出された和を
保持値として保持する。アキュムレータ４ａ、４ｂ、４
ｃは、保持値がモジュロＭ’以上となると、オーバーフ
ローを生じ、それぞれ１次シグマ−デルタ変調器１、
２、３の出力として、オーバーフロー信号（ｏｖｅｒｆ
ｌｏｗ）を出力する。また、ディレイ素子５ａ、５ｂ、
５ｃは、信号を所定時間遅延させる。

【００７０】１次シグマ−デルタ変調器１、２、３それ
ぞれの出力、ディレイ素子６を介した１次シグマ−デル
タ変調器２の出力、ディレイ素子８を介した１次シグマ
−デルタ変調器３の出力、およびディレイ素子７とディ
レイ素子８との両方を介した１次シグマ−デルタ変調器
３の出力は、クロックごとに、それぞれ重み付けされた
後、加算される。この重み付け加算は加算器９にて行わ
れる。

【００７１】本実施形態の分周比制御器１６は、従来技
術による分周比制御器と異なり、３個の１次のシグマ−
デルタ変調器出力を重み付け加算する加算器９におい
て、その重み付け数値が−４、−２、＋２と、通常の２
倍の数になっている。本実施形態における重み付け数値
は、１次シグマ−デルタ変調器１、２、３の出力に対し
てはそれぞれ「＋２」となっている。また、ディレイ素
子６を介した１次シグマ−デルタ変調器２の出力に対し
ては「−２」、ディレイ素子８を介した１次シグマ−デ
ルタ変調器３の出力に対しては「−４」、ディレイ素子
７とディレイ素子８との両方を介した１次シグマ−デル
タ変調器３の出力に対しては「＋２」となっている。

【００７２】上記のような各出力に対する重み付け数値
により、３段１次ＭＡＳＨの出力である加算器９の出力
値は、−６、−４、−２、０、２、４、６、８の、２の
倍数からなる８値（２おきの整数値）のうちのいずれか
１つをとる。また、この３段１次ＭＡＳＨへの入力信号
はＬ’、モジュロはＭ’であるので、この３段１次ＭＡ
ＳＨの出力信号の時間平均値は２×Ｌ’／Ｍ’となる。
出力値に２がかかっているのは、加算器９における重み
付け数値が通常の２倍になっているためである。

【００７３】この３段１次ＭＡＳＨの出力値は、加算器
１０に入力され、加算器１０のもう一方の入力に与えれ
られる数値Ｋ’に加算される。すなわち加算器１０の出
力瞬時値はＫ’−６、Ｋ’−４、Ｋ’−２、Ｋ’、Ｋ’
＋２、Ｋ’＋４、Ｋ’＋６、Ｋ’＋８の８値（２おきの
整数値）のうちのいずれか１つをとる。なお、本実施形
態では、Ｋ’は正の整数値であるとする。

【００７４】加算器１０の出力値の時間平均値は、Ｋ’
＋２×Ｌ’／Ｍ’となる。従って加算器１０の出力信号
を、整数分周器１５の分周比として利用することによ
り、時間平均値としては非整数の分周比ｎ＝Ｋ’＋２×
Ｌ’／Ｍ’が実現され、かつ３次のシグマ−デルタ変調
器が有するノイズシェービング作用により、シンセサイ
ザのＣ／Ｎ劣化が抑制される。なお、分周比制御器１６
は、基準周波数ｆｒｅｆをクロック周波数として動作す
る。

【００７５】ここで、本分周器において、所望の非整数
の分周比ｎに対し、Ｋ、Ｍを０以上の整数、Ｌは整数と
し、かつＬ／Ｍが−１／２以上、１／２以下の範囲にあ
り、かつｎ＝Ｋ＋Ｌ／Ｍが成り立つような場合を考え
る。このＫ、Ｌ、Ｍの組と、前記のＫ’、Ｌ’、Ｍ’の
組の対応は、それぞれＫ’＝Ｋ−１、Ｌ’＝Ｌ＋Ｍ、
Ｍ’＝２×Ｍとなる。

【００７６】図５および図６は、本発明の第１の実施形
態のフラクショナルＮ周波数シンセサイザによる分周を
示す図である。以下、図５および図６を用いて、本実施
形態によるフラクショナルＮ周波数シンセサイザの動作
について説明する。

【００７７】ここで、図５に示すように、７４９．５分
周から７５０．５分周の範囲の分周比が必要になる場合
について考える。この範囲の分周比を実現するために
Ｋ’＝７４９に選ぶと、Ｌ’／Ｍ’は１／４から３／４
の範囲の中から選ぶことになる。

【００７８】次に図６に示すように、７５０．５分周か
ら７５１．５分周の範囲の分周比が必要になる場合につ
いて考える。この範囲の分周比を実現するためにＫ’＝
７５０に選ぶと、やはりＬ’／Ｍ’は１／４から３／４
の範囲の中から選ぶことになる。

【００７９】従って、図１に示す分周比制御器１６を用
いる場合、シグマ−デルタ変調器への入力値Ｌ’とアキ
ュムレータのモジュロＭ’との比Ｌ’／Ｍ’を、１／４
以上３／４以下の範囲に収める様に選ぶことができる。

【００８０】ここで、Ｋ、Ｌ、Ｍの組と、Ｋ’、Ｌ’、
Ｍ’の組の対応は、それぞれＫ’＝Ｋ−１、Ｌ’＝Ｌ＋
Ｍ、Ｍ’＝２×Ｍであることを考慮すると、前記の
「Ｌ’／Ｍ’を１／４以上３／４以下の範囲に収める」
ということは、「Ｌ／Ｍを−１／２以上１／２以下の範
囲に収める」ことと等価である。

【００８１】ここで、従来型のフラクショナルＮ周波数
シンセサイザの問題点として挙げた、アキュムレータの
動作電流に起因する電源を介したノイズがフラクショナ
ルＮ周波数シンセサイザのＣ／Ｎ劣化させるという問題
について考える。この問題点は、アキュムレータのモジ
ュロＭ、シグマ−デルタ変調器への入力信号をＬとした
場合、Ｌ／Ｍが０より大きく１／２より小さい範囲にあ
る場合には、アキュムレータの動作電流のスペクトルに
は周波数ｆｒｅｆ×Ｌ／Ｍとその整数倍の成分が強く現
れ、Ｌ／Ｍが１／２より大きく１より小さい範囲にある
場合には、アキュムレータの動作電流のスペクトルには
周波数ｆｒｅｆ×（Ｍ−Ｌ）／Ｍとその整数倍の成分が
強く現れることにより生じる。フラクショナルＮ周波数
シンセサイザのＣ／Ｎ劣化の観点からすると、Ｌ／Ｍが
０、もしくは１に近い数値の場合、アキュムレータの動
作電流スペクトルにはループフィルタではカットできな
い低い周波数成分が含まれるため、特に問題が大きい。

【００８２】これに対し、先に述べたとおり、図１に示
す分周比制御器１６を用いる場合、シグマ−デルタ変調
器１への入力値Ｌ’とアキュムレータのモジュロＭ’と
の比Ｌ’／Ｍ’を、常に、１／４以上３／４以下の範囲
に収める様に選択することが可能である。従って、上記
のようにＬ’／Ｍ’を選択することによって、アキュム
レータの動作電流に起因する電源を介したノイズがフラ
クショナルＮ周波数シンセサイザのＣ／Ｎを特に劣化さ
せる、Ｌ’／Ｍ’が０、もしくは１に近くなる場合を回
避することができる。

【００８３】従って、図１に示す分周比制御器を用いる
ことで、アキュムレータの動作電流に起因する電源を介
したノイズを低減させることが可能である。このこと
は、従来型フラクショナルＮ周波数シンセサイザよりも
ループバンド幅を広くとっても、従来型フラクショナル
Ｎ周波数シンセサイザと同等のＣ／Ｎが得られることを
意味する。従って、高Ｃ／Ｎでかつ高速な周波数切替を
両立させたフラクショナルＮ周波数シンセサイザを実現
することができる。

【００８４】なお、本実施形態では、加算器９の出力値
（瞬時値）は、−６、−４、−２、０、２、４、６、８
であるとしたが、±２ｐあるいは±（２ｑ＋１）（ｐ、
ｑは０以上の整数）といった２おきの整数値であれば、
他の値であってもよい。

【００８５】（第２の実施形態）本発明の第２の実施形
態におけるフラクショナルＮ周波数シンセサイザの構成
および動作は、図２で示され、本発明の第１の実施形態
において説明したフラクショナルＮ周波数シンセサイザ
の構成および動作と同様であるとする。また、図７は、
本発明の第２の実施形態におけるフラクショナルＮ周波
数シンセサイザが有する分周比制御器の構成を示す図で
ある。以下、特記しない限り、本実施形態における動作
および構成は、本発明の第１の実施形態と同様であると
して、図７を用いて、本実施形態における分周比制御器
の構成および動作について説明する。

【００８６】本実施形態における分周批制御器は、１次
シグマ−デルタ変調器（ＳＤＣ）３１、３２、３３と、
ディレイ素子（Ｄ）３６、３７、３８と、加算器３９、
４０と、を有する。

【００８７】１次シグマ−デルタ変調器３１、３２、３
３は、カスケード接続されている。１次シグマ−デルタ
変調器３１は、３段１次ＭＡＳＨにおける１段目の１次
ＳＤＣである。また、１次シグマ−デルタ変調器３２
は、２段目の１次ＳＤＣ、１次シグマ−デルタ変調器３
３は、３段目の１次ＳＤＣである。

【００８８】１次シグマ−デルタ変調器３１は、アキュ
ムレータ３４ａとディレイ素子（Ｄ）３５ａとを有す
る。また、アキュムレータ３４ａのモジュロをＭ’、ア
キュムレータ３４ａへの入力をＬ’とおく。なお、Ｌ’
およびＭ’は整数値であるとする。

【００８９】１次シグマ−デルタ変調器３２は、アキュ
ムレータ３４ｂとディレイ素子（Ｄ）３５ｂとを有す
る。また、アキュムレータ３４ｂのモジュロをＭ’とお
く。アキュムレータ３４ｂへの入力Ｑ₁ は、１次シグマ
−デルタ変調器３１の量子化誤差である。

【００９０】１次シグマ−デルタ変調器３３は、アキュ
ムレータ３４ｃとディレイ素子（Ｄ）３５ｃとを有す
る。また、アキュムレータ３４ｃのモジュロをＭ’とお
く。アキュムレータ３４ｃへの入力Ｑ₂ は、１次シグマ
−デルタ変調器３２の量子化誤差である。

【００９１】１次シグマ−デルタ変調器３１、３２、３
３それぞれの出力、ディレイ素子３６を介した１次シグ
マ−デルタ変調器３２の出力、ディレイ素子３８を介し
た１次シグマ−デルタ変調器３３の出力、およびディレ
イ素子３７とディレイ素子３８との両方を介した１次シ
グマ−デルタ変調器３３の出力は、クロックごとに、そ
れぞれ重み付けされた後、加算される。この重み付け加
算は加算器３９にて行われる。

【００９２】本実施形態の分周比制御器は、従来技術に
よる分周比制御器と異なり、３個の１次のシグマ−デル
タ変調器出力を重み付け加算する加算器３９において、
その重み付け数値が−６、−３、＋３と、通常の３倍の
数になっている。本実施形態における重み付け数値は、
１次シグマ−デルタ変調器３１、３２、３３の出力に対
してはそれぞれ「＋３」となっている。また、ディレイ
素子３６を介した１次シグマ−デルタ変調器３２の出力
に対しては「−３」、ディレイ素子３８を介した１次シ
グマ−デルタ変調器３３の出力に対しては「−６」、デ
ィレイ素子３７とディレイ素子３８との両方を介した１
次シグマ−デルタ変調器３３の出力に対しては「＋３」
となっている。

【００９３】上記のような各出力に対する重み付け数値
により、３段１次ＭＡＳＨの出力である加算器３９の出
力値は、−９、−６、−３、０、３、６、９、１２の、
３の倍数からなる８値（３おきの整数値）のうちのいず
れか１つをとる。また、この３段１次ＭＡＳＨへの入力
信号はＬ’、モジュロはＭ’であるので、この３段１次
ＭＡＳＨの出力信号の時間平均値は３×Ｌ’／Ｍ’とな
る。出力値に３がかかっているのは、加算器３９におけ
る重み付け数値が通常の３倍になっているためである。

【００９４】この３段１次ＭＡＳＨの出力値は、加算器
４０に入力され、加算器４０のもう一方の入力に与えれ
られる数値Ｋ’に加算される。すなわち加算器４０の出
力瞬時値はＫ’−９、Ｋ’−６、Ｋ’−３、Ｋ’、Ｋ’
＋３、Ｋ’＋６、Ｋ’＋９、Ｋ’＋１２の８値（３おき
の整数値）のうちのいずれか１つをとる。

【００９５】加算器４０の出力値の時間平均値は、Ｋ’
＋３×Ｌ’／Ｍ’となる。従って加算器４０の出力信号
を、整数分周器１５の分周比として利用することによ
り、時間平均値としては非整数の分周比ｎ＝Ｋ’＋３×
Ｌ’／Ｍ’が実現され、かつ３次のシグマ−デルタ変調
器が有するノイズシェービング作用により、シンセサイ
ザのＣ／Ｎ劣化が抑制される。なお、分周比制御器１６
は、基準周波数ｆｒｅｆをクロック周波数として動作す
る。

【００９６】図８および図９は、本発明の第２の実施形
態のフラクショナルＮ周波数シンセサイザによる分周を
示す図である。以下、図８および図９を用いて、本実施
形態によるフラクショナルＮ周波数シンセサイザの動作
について説明する。

【００９７】ここで、図８に示すように、７５０．０分
周から７５０．５分周の範囲の分周比が必要になる場合
について考える。この範囲の分周比を実現するために
Ｋ’＝７４８に選ぶと、Ｌ’／Ｍ’は２／３から５／６
の範囲の中から選ぶことになる。

【００９８】次に、図９に示すように、７５０．５分周
から７５１．０分周の範囲の分周比が必要になる場合に
ついて考える。この範囲の分周比を実現するためにＫ’
＝７５０に選ぶと、やはりＬ’／Ｍ’は１／６から１／
３の範囲の中から選ぶことになる。

【００９９】従って、図７に示す分周比制御器１６を用
いる場合、アキュムレータのモジュロＭ’とシグマ−デ
ルタ変調器への入力値Ｌ’は、Ｌ’／Ｍ’を１／６以上
１／３以下、もしくは２／３以上５／６以下の範囲に収
める様に選ぶことができる。

【０１００】ここで、従来型のフラクショナルＮ周波数
シンセサイザの問題点として挙げた、アキュムレータの
動作電流に起因する電源を介したノイズがフラクショナ
ルＮ周波数シンセサイザのＣ／Ｎ劣化させるという問題
について考える。

【０１０１】アキュームレータのモジュロＭ、シグマ−
デルタ変調器への入力信号をＬとおく。まず、Ｌが０よ
り大きく、Ｍ／２より小さい範囲にある場合について考
える。この場合、アキュムレータの動作電流のスペクト
ルには、周波数ｆｒｅｆ×Ｌ／Ｍとその整数倍の成分が
最も強く現れる。これに次いで強いスペクトルは、周波
数ｆｒｅｆ×（１−２×Ｌ／Ｍ）とその整数倍の周波数
に現れる。

【０１０２】次に、ＬがＭ／２より大きく（Ｍ−１）よ
り小さい範囲にある場合について考える。この場合、ア
キュムレータの動作電流のスペクトルには周波数ｆｒｅ
ｆ×（Ｍ−Ｌ）／Ｍとその整数倍の成分が最も強く現れ
る。これに次いで強いスペクトルは、周波数ｆｒｅｆ×
（２×Ｌ／Ｍ−１）とその整数倍の周波数に現れる。

【０１０３】シンセサイザのＣ／Ｎ劣化の観点から考え
ると、Ｌ／Ｍが０、もしくは１に近い場合、アキュムレ
ータの動作電流スペクトルにはループフィルタではカッ
トできない低い周波数成分が含まれるため、特に問題が
大きい。

【０１０４】これに次いで問題が大きいのは、Ｌ／Ｍが
１／２に近い場合である。この場合もアキュムレータの
動作電流スペクトルにはループフィルタではカットでき
ない低い周波数成分が含まれるため、問題が大きい。

【０１０５】従来技術による分周比制御器に対し、図７
に示す分周比制御器を用いる場合、シグマ−デルタ変調
器への入力値Ｌ’とアキュムレータのモジュロＭ’との
比Ｌ’／Ｍ’を、常に、１／６以上１／３以下、もしく
は２／３以上５／６以下の範囲に収める様に選ぶことが
できる。

【０１０６】従って、アキュムレータの動作電流に起因
する電源を介したノイズがシンセサイザのＣ／Ｎを最も
劣化させる場合、すなわち、Ｌ’／Ｍ’が０、もしくは
１に近くなる場合、およびこれに次いでシンセサイザの
Ｃ／Ｎを劣化させるＬ’／Ｍ’が１／２に近くなる場合
を回避することができる。

【０１０７】従って、図７に示す分周比制御器を用いる
ことで、アキュムレータの動作電流に起因する電源を介
したノイズを低減させることが可能である。このこと
は、従来型フラクショナルＮ周波数シンセサイザよりも
ループバンド幅を広くとっても、従来型フラクショナル
Ｎ周波数シンセサイザと同等のＣ／Ｎが得られることを
意味する。従って、本実施形態におけるフラクショナル
Ｎ周波数シンセサイザでは、高Ｃ／Ｎでかつ高速な周波
数切替を両立させることができる。

【０１０８】なお、本実施形態では、加算器３９の出力
値（瞬時値）は、−９、−６、−３、０、３、６、９、
１２であるとしたが、３ｔ、（３ｓ＋１）、あるいは
（３ｕ＋２）（ｓ、ｔ、ｕは整数）といった３おきの整
数値であれば、他の値であってもよい。

【０１０９】（第３の実施形態）本発明の第３の実施形
態におけるフラクショナルＮ周波数シンセサイザの構成
および動作は、図２で示され、本発明の第１の実施形態
において説明したフラクショナルＮ周波数シンセサイザ
の構成および動作と同様であるとする。また、図１０
は、本発明の第３の実施形態におけるフラクショナルＮ
周波数シンセサイザが有する分周比制御器の構成を示す
図である。以下、特記しない限り、本実施形態における
動作および構成は、本発明の第１の実施形態と同様であ
るとして、図１０を用いて、本実施形態における分周比
制御器の構成および動作について説明する。

【０１１０】本実施形態における分周批制御器は、１次
シグマ−デルタ変調器（ＳＤＣ）４１、４２、４３と、
ディレイ素子（Ｄ）４６、４７、４８と、加算器４９、
５０と、制御回路５１と、を有する。

【０１１１】１次シグマ−デルタ変調器４１、４２、４
３は、カスケード接続されている。１次シグマ−デルタ
変調器４１は、３段１次ＭＡＳＨにおける１段目の１次
ＳＤＣである。また、１次シグマ−デルタ変調器４２
は、２段目の１次ＳＤＣ、１次シグマ−デルタ変調器４
３は、３段目の１次ＳＤＣである。

【０１１２】１次シグマ−デルタ変調器４１は、アキュ
ムレータ４４ａとディレイ素子（Ｄ）４５ａとを有す
る。また、アキュムレータ４４ａのモジュロをＭ’、ア
キュムレータ４４ａへの入力をＬ’とおく。なお、Ｌ’
およびＭ’は整数値であるとする。

【０１１３】１次シグマ−デルタ変調器４２は、アキュ
ムレータ４４ｂとディレイ素子（Ｄ）４５ｂとを有す
る。また、アキュムレータ４４ｂのモジュロをＭ’とお
く。アキュムレータ４４ｂへの入力Ｑ₁ は、１次シグマ
−デルタ変調器４１の量子化誤差である。

【０１１４】１次シグマ−デルタ変調器４３は、アキュ
ムレータ４４ｃとディレイ素子（Ｄ）４５ｃとを有す
る。また、アキュムレータ４４ｃのモジュロをＭ’とお
く。アキュムレータ４４ｃへの入力Ｑ₂ は、１次シグマ
−デルタ変調器４２の量子化誤差である。

【０１１５】１次シグマ−デルタ変調器４１、４２、４
３それぞれの出力、ディレイ素子４６を介した１次シグ
マ−デルタ変調器４２の出力、ディレイ素子４８を介し
た１次シグマ−デルタ変調器４３の出力、およびディレ
イ素子４７とディレイ素子４８との両方を介した１次シ
グマ−デルタ変調器４３の出力は、クロックごとに、そ
れぞれ重み付けされた後、加算される。この重み付け加
算は加算器４９にて行われる。

【０１１６】従来技術による分周比制御器と異なり、本
実施形態による分周比制御器における加算器４９は、１
次シグマ−デルタ変調器４１の出力値がハイレベルの場
合、１次シグマ−デルタ変調器４１の出力値に対して、
重み付け値「＋１」を重み付けする。また、加算器４９
は、１次シグマ−デルタ変調器４１の出力値がローレベ
ルの場合、１次シグマ−デルタ変調器４１の出力値に対
して、重み付け値「−１」を重み付けする。

【０１１７】また、加算器４９は、１次シグマ−デルタ
変調器４２、４３の出力に対して、重み付け値「＋２」
を重み付けする。さらに、加算器４９は、ディレイ素子
４６を介した１次シグマ−デルタ変調器４２の出力値に
対して重み付け値「−２」、ディレイ素子４８を介した
１次シグマ−デルタ変調器４３の出力値に対して重み付
け値「−４」、ディレイ素子４７とディレイ素子４８と
の両方を介した１次シグマ−デルタ変調器４３の出力値
に対して重み付け値「＋２」をそれぞれ重み付けする。

【０１１８】上記の各出力に対する重み付けによって、
３段１次ＭＡＳＨの出力である加算器４９の出力値は、
±７、±５、±３、±１の８値のうちのいずれか１つを
とる。また、この３段１次ＭＡＳＨへの入力信号を
Ｌ’、モジュロをＭ’とおくと、この３段１次ＭＡＳＨ
（加算器４９）の出力信号の時間平均値は（２×Ｌ’／
Ｍ’−１）となる。

【０１１９】加算器５０は、加算器４９の出力信号に数
値Ｋ’を加算し、加算した数値を出力する。上記のよう
に、加算器４９の出力値が±７、±５、±３、±１の８
値のうちのいずれか１つをとる場合、加算器５０の出力
瞬時値は、Ｋ±７、Ｋ±５、Ｋ±３、Ｋ±１の８値のう
ちのいずれか１つをとる。また、加算器５０の出力の時
間平均値は、Ｋ’＋（２×Ｌ’／Ｍ’−１）となる。な
お、本実施形態の分周制御器は、基準周波数ｆｒｅｆを
クロック周波数として動作する。

【０１２０】必要とされる分周比に対して、Ｋ’の値を
適切に選ぶことによって、シグマ−デルタ変調器への入
力値Ｌ’とアキュムレータのモジュロＭ’との比Ｌ’／
Ｍ’を、常に、１／４以上３／４以下の範囲に収めるよ
うに選ぶことができる。

【０１２１】例えば、第１の実施形態と同様に、７４
９．５分周から７５０．５分周の範囲の分周比が必要と
なる場合、Ｋ’＝７４９とすることによって、Ｌ’／
Ｍ’を、常に、１／４以上３／４以下の範囲に収めるよ
うに選ぶことができる。

【０１２２】上記のようにＬ’／Ｍ’の範囲を選択する
ことにより、アキュムレータの動作電流に起因する電源
を介したノイズがフラクショナルＮ周波数シンセサイザ
のＣ／Ｎを特に劣化させる場合であるＬ’／Ｍ’が
「０」もしくは「１」に近くなる場合を回避することが
可能となる。

【０１２３】制御回路３５は、上記のＫ’、Ｌ’、Ｍ’
の値を生成する。入力信号３６は、制御回路３５の入力
信号であり、フラクショナルＮ周波数シンセサイザの出
力周波数のチャネル番号である。すなわち、制御回路３
５は、各チャネル番号に対応するＫ’、Ｌ’、Ｍ’の組
を格納しており、入力された入力信号３６（チャネル番
号）に対応するＫ’、Ｌ’、Ｍ’の組を出力する。

【０１２４】上記の制御回路３５は、一般によく知られ
ている論理回路の構成で実現できる。なお、本実施形態
では、入力信号３６は、チャネル番号であるとしたが、
これに限らない。すなわち、入力信号３６は、フラクシ
ョナルＮ周波数シンセサイザの出力周波数、分周比、あ
るいはその他の制御コードであっても一般によく知られ
ている論理回路の構成で実現できる。

【０１２５】（第４の実施形態）本発明の第４の実施形
態におけるフラクショナルＮ周波数シンセサイザの構成
および動作は、図２で示され、本発明の第１の実施形態
において説明したフラクショナルＮ周波数シンセサイザ
の構成および動作と同様であるとする。また、図１１
は、本発明の第４の実施形態におけるフラクショナルＮ
周波数シンセサイザが有する分周比制御器の構成を示す
図である。以下、特記しない限り、本実施形態における
動作および構成は、本発明の第１の実施形態と同様であ
るとして、図１１を用いて、本実施形態における分周比
制御器の構成および動作について説明する。

【０１２６】本実施形態における分周批制御器は、１次
シグマ−デルタ変調器（ＳＤＣ）６１、６２、６３と、
ディレイ素子（Ｄ）６６、６７、６８と、加算器６９、
７０と、を有する。

【０１２７】１次シグマ−デルタ変調器６１、６２、６
３は、カスケード接続されている。１次シグマ−デルタ
変調器６１は、３段１次ＭＡＳＨにおける１段目の１次
ＳＤＣである。また、１次シグマ−デルタ変調器６２
は、２段目の１次ＳＤＣ、１次シグマ−デルタ変調器６
３は、３段目の１次ＳＤＣである。

【０１２８】１次シグマ−デルタ変調器６１は、アキュ
ムレータ６４ａとディレイ素子（Ｄ）６５ａとを有す
る。また、アキュムレータ６４ａのモジュロをＭ’、ア
キュムレータ６４ａへの入力をＬ’とおく。なお、Ｌ’
およびＭ’は整数値であるとする。

【０１２９】１次シグマ−デルタ変調器６２は、アキュ
ムレータ６４ｂとディレイ素子（Ｄ）６５ｂとを有す
る。また、アキュムレータ６４ｂのモジュロをＭ’とお
く。アキュムレータ６４ｂへの入力Ｑ₁ は、１次シグマ
−デルタ変調器６１の量子化誤差である。

【０１３０】１次シグマ−デルタ変調器６３は、アキュ
ムレータ６４ｃとディレイ素子（Ｄ）６５ｃとを有す
る。また、アキュムレータ６４ｃのモジュロをＭ’とお
く。アキュムレータ６４ｃへの入力Ｑ₂ は、１次シグマ
−デルタ変調器６２の量子化誤差である。

【０１３１】１次シグマ−デルタ変調器６１、６２、６
３それぞれの出力、ディレイ素子６６を介した１次シグ
マ−デルタ変調器６２の出力、ディレイ素子６８を介し
た１次シグマ−デルタ変調器６３の出力、およびディレ
イ素子６７とディレイ素子６８との両方を介した１次シ
グマ−デルタ変調器６３の出力は、クロックごとに、そ
れぞれ重み付けされた後、加算される。この重み付け加
算は加算器６９にて行われる。

【０１３２】従来技術による分周比制御器と異なり、本
実施形態による分周比制御器における加算器６９は、１
次シグマ−デルタ変調器６１の出力値がハイレベルの場
合、１次シグマ−デルタ変調器６１の出力値に対して、
重み付け値「＋１」を重み付けする。また、加算器６９
は、１次シグマ−デルタ変調器６１の出力値がローレベ
ルの場合、１次シグマ−デルタ変調器６１の出力値に対
して、重み付け値「−１」を重み付けする。

【０１３３】また、加算器６９は、要求される分周比に
応じて、１次シグマ−デルタ変調器６１の出力値に対す
る重み付け値を、１次シグマ−デルタ変調器６１の出力
値がハイレベルの場合は「＋２」、ローレベルの場合は
「０」となるように切り替える。

【０１３４】また、加算器６９は、１次シグマ−デルタ
変調器６２、６３の出力に対して、重み付け値「＋２」
を重み付けする。さらに、加算器６９は、ディレイ素子
６６を介した１次シグマ−デルタ変調器６２の出力値に
対して重み付け値「−２」、ディレイ素子６８を介した
１次シグマ−デルタ変調器６３の出力値に対して重み付
け値「−４」、ディレイ素子６７とディレイ素子６８と
の両方を介した１次シグマ−デルタ変調器６３の出力値
に対して重み付け値「＋２」をそれぞれ重み付けする。

【０１３５】加算器７０は、加算器６９の出力信号に数
値Ｋ’を加算し、加算した数値を出力する。なお、本実
施形態の分周制御器は、基準周波数ｆｒｅｆをクロック
周波数として動作する。

【０１３６】加算器６９が１次シグマ−デルタ変調器６
１の出力値に対して、重み付け値「±１」を付加する場
合、３段１次ＭＡＳＨの出力値である加算器６９の出力
値は、±７、±５、±３、±１の８値のうちのいずれか
１つをとる。加算器６９が上記の出力値をとる場合、加
算器６９の出力値の時間平均値は、（２×Ｌ’／Ｍ’−
１）となる。

【０１３７】加算器６９が上記の出力値をとる場合、加
算器７０の出力瞬時値は、Ｋ’±７、Ｋ’±５、Ｋ’±
３、Ｋ’±１の８値のうちのいずれか１つをとる。ま
た、加算器７０の出力の時間平均値は、Ｋ’＋（２×
Ｌ’／Ｍ’−１）となる。

【０１３８】また、加算器６９が１次シグマ−デルタ変
調器６１の出力値に対して、重み付け値「０あるいは＋
２」を付加する場合、３段１次ＭＡＳＨの出力値である
加算器６９の出力値は、−６、−４、−２、０、２、
４、６、８の８値のうちのいずれか１つをとる。加算器
６９が上記の値をとる場合、加算器６９の出力値の時間
平均値は、２×Ｌ’／Ｍ’となる。

【０１３９】加算器６９が上記の出力値をとる場合、加
算器７０の出力瞬時値は、Ｋ’−６、Ｋ’−４、Ｋ’−
２、Ｋ’、Ｋ’＋２、Ｋ’＋４、Ｋ’＋６、Ｋ’＋８の
８値のうちのいずれか１つをとる。また、加算器７０の
出力の時間平均値は、Ｋ’＋２×Ｌ’／Ｍ’となる。

【０１４０】上記のように、３段１次ＭＡＳＨの出力信
号の時間平均値は（２×Ｌ’／Ｍ’−１）、もしくは２
×Ｌ’／Ｍ’に切り替えられる。従って、必要とされる
分周比に応じて、Ｋ’の値を適切に選ぶことによって、
シグマ−デルタ変調器への入力値Ｌ’とアキュムレータ
のモジュロＭ’との比Ｌ’／Ｍ’を１／４以上３／４以
下の範囲に収める様に選ぶことができる。

【０１４１】例えば、第１の実施形態と同様に、７４
９．５分周から７５０．５分周の範囲の分周比が必要と
なる場合、Ｋ’＝７４９とすることによって、Ｌ’／
Ｍ’を、常に、１／４以上３／４以下の範囲に収めるよ
うに選ぶことができる。

【０１４２】上記のようにＬ’／Ｍ’の範囲を選択する
ことにより、アキュムレータの動作電流に起因する電源
を介したノイズがフラクショナルＮ周波数シンセサイザ
のＣ／Ｎを特に劣化させる場合であるＬ’／Ｍ’が
「０」もしくは「１」に近くなる場合を回避することが
可能となる。

【０１４３】また、本実施形態では、加算器６９の出力
値（瞬時値）を±７、±５、±３、±１とする場合と、
−６、−４、−２、０、２、４、６、８とする場合と、
の間で加算器６９の出力値の切り替えが行われたが、他
の出力値の場合で切り替えてもよい。例えば、加算器の
出力値を−１１、−８、−５、−２、＋１、＋４、＋
７、＋１０とする場合と、−９、−６、−３、０、＋
３、＋６、＋９、＋１２とする場合と、の間で切替が行
われてもよい。

【０１４４】（第５の実施形態）本発明の第５の実施形
態におけるフラクショナルＮ周波数シンセサイザの構成
および動作は、図２で示され、本発明の第１の実施形態
において説明したフラクショナルＮ周波数シンセサイザ
の構成および動作と同様であるとする。また、図１２
は、本発明の第５の実施形態におけるフラクショナルＮ
周波数シンセサイザが有する分周比制御器の構成を示す
図である。以下、特記しない限り、本実施形態における
動作および構成は、本発明の第１の実施形態と同様であ
るとして、図１２を用いて、本実施形態における分周比
制御器の構成および動作について説明する。

【０１４５】本実施形態における分周批制御器は、１次
シグマ−デルタ変調器（ＳＤＣ）７１、７２、７３と、
ディレイ素子（Ｄ）７６、７７、７８と、加算器７９、
８１と、写像器８０と、を有する。

【０１４６】１次シグマ−デルタ変調器７１、７２、７
３は、カスケード接続されている。１次シグマ−デルタ
変調器７１は、３段１次ＭＡＳＨにおける１段目の１次
ＳＤＣである。また、１次シグマ−デルタ変調器７２
は、２段目の１次ＳＤＣ、１次シグマ−デルタ変調器７
３は、３段目の１次ＳＤＣである。

【０１４７】１次シグマ−デルタ変調器７１は、アキュ
ムレータ７４ａとディレイ素子（Ｄ）７５ａとを有す
る。また、アキュムレータ７４ａのモジュロをＭ’、ア
キュムレータ７４ａへの入力をＬ’とおく。なお、Ｌ’
およびＭ’は整数値であるとする。

【０１４８】１次シグマ−デルタ変調器７２は、アキュ
ムレータ７４ｂとディレイ素子（Ｄ）７５ｂとを有す
る。また、アキュムレータ７４ｂのモジュロをＭ’とお
く。アキュムレータ７４ｂへの入力Ｑ₁ は、１次シグマ
−デルタ変調器７１の量子化誤差である。

【０１４９】１次シグマ−デルタ変調器７３は、アキュ
ムレータ７４ｃとディレイ素子（Ｄ）７５ｃとを有す
る。また、アキュムレータ７４ｃのモジュロをＭ’とお
く。アキュムレータ７４ｃへの入力Ｑ₂ は、１次シグマ
−デルタ変調器７２の量子化誤差である。

【０１５０】１次シグマ−デルタ変調器７１、７２、７
３それぞれの出力、ディレイ素子７６を介した１次シグ
マ−デルタ変調器７２の出力、ディレイ素子７８を介し
た１次シグマ−デルタ変調器７３の出力、およびディレ
イ素子７７とディレイ素子７８との両方を介した１次シ
グマ−デルタ変調器７３の出力は、クロックごとに、そ
れぞれ重み付けされた後、加算される。この重み付け加
算は加算器７９にて行われる。

【０１５１】加算器７９は、１次シグマ−デルタ変調器
７１、７２、７３の出力値にそれぞれ重み付け値「＋
１」を重み付けする。また、加算器７９は、ディレイ素
子７６を介した１次シグマ−デルタ変調器７２の出力値
に対して重み付け値「−１」、ディレイ素子７８を介し
た１次シグマ−デルタ変調器７３の出力値に対して重み
付け値「−２」、ディレイ素子７７とディレイ素子７８
との両方を介したシグマ−デルタ変調器７３の出力値に
対して重み付け値「＋１」を重み付けする。加算器７９
により算出された出力値は、−３、−２、−１、０、
１、２、３、４の８値のうちのいずれか１つをとる。

【０１５２】写像器８０は、加算器７９の出力値を所定
の値に写像する。本実施形態では、写像器８０は、加算
器７９の出力値−３、−２、−１、０、１、２、３、４
を、それぞれ−６、−４、−２、０、２、４、６、８と
いった２おきの値に写像する。従って、写像器８０の出
力信号の時間平均値は、２×Ｌ’／Ｍ’となる。

【０１５３】加算器８１は、写像器８０の出力信号に数
値Ｋ’を加算し、加算した数値を出力する。なお、本実
施形態の分周制御器は、基準周波数ｆｒｅｆをクロック
周波数として動作する。

【０１５４】加算器８１の出力瞬時値は、Ｋ’−６、
Ｋ’−４、Ｋ’−２、Ｋ’、Ｋ’＋２、Ｋ’＋４、Ｋ’
＋６、Ｋ’＋８の８値のうちのいずれか１つをとる。ま
た、加算器８１の出力の時間平均値は、Ｋ’＋２×Ｌ’
／Ｍ’となる。

【０１５５】従って、必要とされる分周比に応じてＫ’
の値を適切に選ぶことによって、シグマ−デルタ変調器
への入力値Ｌ’とアキュムレータのモジュロＭ’との比
Ｌ’／Ｍ’を１／４以上３／４以下の範囲に収める様に
選ぶことができる。

【０１５６】例えば、第１の実施形態と同様に、７４
９．５分周から７５０．５分周の範囲の分周比が必要と
なる場合、Ｋ’＝７４９とすることによって、Ｌ’／
Ｍ’を、常に、１／４以上３／４以下の範囲に収めるよ
うに選ぶことができる。

【０１５７】上記のようにＬ’／Ｍ’の範囲を選択する
ことにより、アキュムレータの動作電流に起因する電源
を介したノイズがフラクショナルＮ周波数シンセサイザ
のＣ／Ｎを特に劣化させる場合であるＬ’／Ｍ’が
「０」もしくは「１」に近くなる場合を回避することが
可能となる。

【０１５８】なお、本実施形態において、写像器８０
は、加算器７９の出力値−３、−２、−１、０、１、
２、３、４を、それぞれ−６、−４、−２、０、２、
４、６、８といった２おきの値に写像したが、２おきの
値であれば、他の値に写像してもよい。例えば、写像器
８０は、加算器７９の出力値−３、−２、−１、０、
１、２、３、４を、それぞれ−７、−５、−３、−１、
１、３、５、７といった２おきの値に写像してもよい。

【０１５９】（第６の実施形態）本発明の第６の実施形
態におけるフラクショナルＮ周波数シンセサイザの構成
および動作は、図２で示され、本発明の第１の実施形態
において説明したフラクショナルＮ周波数シンセサイザ
の構成および動作と同様であるとする。また、図１３
は、本発明の第６の実施形態におけるフラクショナルＮ
周波数シンセサイザが有する分周比制御器の構成を示す
図である。以下、特記しない限り、本実施形態における
動作および構成は、本発明の第１の実施形態と同様であ
るとして、図１３を用いて、本実施形態における分周比
制御器の構成および動作について説明する。

【０１６０】本実施形態における分周批制御器は、１次
シグマ−デルタ変調器（ＳＤＣ）９１、９２、９３と、
ディレイ素子（Ｄ）９６、９７、９８と、加算器９９、
１０１と、写像器１００と、を有する。

【０１６１】１次シグマ−デルタ変調器９１、９２、９
３は、カスケード接続されている。１次シグマ−デルタ
変調器９１は、３段１次ＭＡＳＨにおける１段目の１次
ＳＤＣである。また、１次シグマ−デルタ変調器９２
は、２段目の１次ＳＤＣ、１次シグマ−デルタ変調器９
３は、３段目の１次ＳＤＣである。

【０１６２】１次シグマ−デルタ変調器９１は、アキュ
ムレータ９４ａとディレイ素子（Ｄ）９５ａとを有す
る。また、アキュムレータ９４ａのモジュロをＭ’、ア
キュムレータ９４ａへの入力をＬ’とおく。

【０１６３】１次シグマ−デルタ変調器９２は、アキュ
ムレータ９４ｂとディレイ素子（Ｄ）９５ｂとを有す
る。また、アキュムレータ９４ｂのモジュロをＭ’とお
く。アキュムレータ９４ｂへの入力Ｑ₁ は、１次シグマ
−デルタ変調器９１の量子化誤差である。

【０１６４】１次シグマ−デルタ変調器９３は、アキュ
ムレータ９４ｃとディレイ素子（Ｄ）９５ｃとを有す
る。また、アキュムレータ９４ｃのモジュロをＭ’とお
く。アキュムレータ９４ｃへの入力Ｑ₂ は、１次シグマ
−デルタ変調器９２の量子化誤差である。

【０１６５】１次シグマ−デルタ変調器９１、９２、９
３それぞれの出力、ディレイ素子９６を介した１次シグ
マ−デルタ変調器９２の出力、ディレイ素子９８を介し
た１次シグマ−デルタ変調器９３の出力、およびディレ
イ素子９７とディレイ素子９８との両方を介した１次シ
グマ−デルタ変調器９３の出力は、クロックごとに、そ
れぞれ重み付けされた後、加算される。この重み付け加
算は加算器９９にて行われる。

【０１６６】加算器９９は、１次シグマ−デルタ変調器
９１、９２、９３の出力値にそれぞれ重み付け値「＋
１」を重み付けする。また、加算器９９は、ディレイ素
子９６を介した１次シグマ−デルタ変調器９２の出力値
に対して重み付け値「−１」、ディレイ素子９８を介し
た１次シグマ−デルタ変調器９３の出力値に対して重み
付け値「−２」、ディレイ素子９７とディレイ素子９８
との両方を介したシグマ−デルタ変調器９３の出力値に
対して重み付け値「＋１」を重み付けする。加算器９９
により算出された出力値は、−３、−２、−１、０、
１、２、３、４の８値のうちのいずれか１つをとる。

【０１６７】写像器１００は、加算器９９の出力値を所
定の値に写像する。本実施形態では、写像器１００は、
加算器９９の出力値−３、−２、−１、０、１、２、
３、４を、それぞれ−９、−６、−３、０、３、６、
９、１２といった３おきの値に写像する。従って、写像
器１００の出力信号の時間平均値は、３×Ｌ’／Ｍ’と
なる。

【０１６８】加算器１０１は、写像器１００の出力信号
に数値Ｋ’を加算し、加算した数値を出力する。なお、
本実施形態の分周制御器は、基準周波数ｆｒｅｆをクロ
ック周波数として動作する。

【０１６９】加算器１０１の出力瞬時値は、Ｋ’−９、
Ｋ’−６、Ｋ’−３、Ｋ’、Ｋ’＋３、Ｋ’＋６、Ｋ’
＋９、Ｋ’＋１２の８値のうちのいずれか１つをとる。
また、加算器１０１の出力の時間平均値は、Ｋ’＋３×
Ｌ’／Ｍ’となる。

【０１７０】従って、必要とされる分周比に応じてＫ’
の値を適切に選ぶことによって、シグマ−デルタ変調器
への入力値Ｌ’とアキュムレータのモジュロＭ’との比
Ｌ’／Ｍ’を１／６以上１／３以下、もしくは２／３以
上５／６以下の範囲に収める様に選ぶことができる。

【０１７１】例えば、第２の実施形態と同様に、７５
０．５分周から７５１．５分周の範囲の分周比が必要と
なる場合、Ｋ’＝７５０とすることによって、Ｌ’／
Ｍ’を、常に、１／６以上１／３以下、もしくは２／３
以上５／６以下の範囲に収めるように選ぶことができ
る。

【０１７２】上記のようにＬ’／Ｍ’の範囲を選択する
ことにより、アキュムレータの動作電流に起因する電源
を介したノイズがフラクショナルＮ周波数シンセサイザ
のＣ／Ｎを最も劣化させる場合であるＬ’／Ｍ’が
「０」もしくは「１」に近くなる場合を回避することが
可能となる。さらに、Ｌ’／Ｍ’が「０」もしくは
「１」に近づく場合に次いでフラクショナルＮ周波数シ
ンセサイザのＣ／Ｎを劣化させるＬ’／Ｍ’が「１／
２」に近づく場合も同様に回避することが可能となる。

【０１７３】なお、本実施形態において、写像器１００
は、加算器９９の出力値−３、−２、−１、０、１、
２、３、４を、それぞれ−９、−６、−３、０、３、
６、９、１２といった３おきの値に写像したが、３おき
の値であれば、他の値に写像してもよい。例えば、写像
器１００は、加算器９９の出力値−３、−２、−１、
０、１、２、３、４を、それぞれ−８、−５、−２、
１、４、７、１０、１３といった３おきの値に写像して
もよい。

【０１７４】以上、３段１次ＭＡＳＨを分周比制御器に
用いたフラクショナルＮ周波数シンセサイザについて説
明したが、より高次のＭＡＳＨやシグマ−デルタ変調
器、あるいはそれ以外の構成によるアキュムレータを用
いた分周比制御器を用いたフラクショナルＮ周波数シン
セサイザにおいても、同様の分周比の瞬時値の選び方を
することで、同様の効果が得られる。

【０１７５】なお、上記の実施形態は本発明の好適な実
施の一例であり、本発明の実施形態は、これに限定され
るものではなく、本発明の要旨を逸脱しない範囲におい
て種々変形して実施することが可能となる。

【０１７６】

【発明の効果】以上説明したように、本発明によれば、
整数分周器の分周比の瞬時値を２おきの整数値に設定す
ることによって、Ｃ／Ｎが特に劣化するＬ’／Ｍ’が０
あるいは１に近づく場合を回避し、高Ｃ／Ｎでかつ高速
な周波数切替を実現することが可能となる。

【０１７７】また、本発明によれば、整数分周器の分周
比の瞬時値を３おきの整数値に設定することによって、
Ｃ／Ｎが特に劣化するＬ’／Ｍ’が０、１／２、あるい
は１となる場合を回避し、高Ｃ／Ｎでかつ高速な周波数
切替を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における分周比制御器
の構成を示す図である。

【図２】本発明の第１の実施形態におけるフラクショナ
ルＮ周波数シンセサイザの構成を示す図である。

【図３】従来技術による分周比制御器の構成を示す図で
ある。

【図４】従来技術におけるフラクショナルＮ周波数シン
セサイザによる分周を示す図である。

【図５】本発明の第１の実施形態におけるフラクショナ
ルＮ周波数シンセサイザによる分周を示す図である。

【図６】本発明の第１の実施形態におけるフラクショナ
ルＮ周波数シンセサイザによる分周を示す図である。

【図７】本発明の第２の実施形態における分周比制御器
の構成を示す図である。

【図８】本発明の第２の実施形態におけるフラクショナ
ルＮ周波数シンセサイザの分周を示す図である。

【図９】本発明の第２の実施形態におけるフラクショナ
ルＮ周波数シンセサイザの分周を示す図である。

【図１０】本発明の第３の実施形態における分周比制御
器の構成を示す図である。

【図１１】本発明の第４の実施形態における分周比制御
器の構成を示す図である。

【図１２】本発明の第５の実施形態における分周比制御
器の構成を示す図である。

【図１３】本発明の第６の実施形態における分周比制御
器の構成を示す図である。

【符号の説明】

１、２、３、１７、１８、１９、３１、３２、３３、４
１、４２、４３、６１、６２、６３、７１、７２、７
３、９１、９２、９３ １次シグマ−デルタ変調器 ４ａ、４ｂ、４ｃ、２０、３４ａ、３４ｂ、３４ｃ、４
４ａ、４４ｂ、４４ｃ、６４ａ、６４ｂ、６４ｃ、７４
ａ、７４ｂ、７４ｃ、９４ａ、９４ｂ、９４ｃアキュム
レータ ５ａ、５ｂ、５ｃ、６、７、８、２１、２２、２３、２
４、３５ａ、３５ｂ、３５ｃ、３６、３７、３８、４５
ａ、４５ｂ、４５ｃ、４６、４７、４８、６５ａ、６５
ｂ、６５ｃ、６６、６７、６８、７５ａ、７５ｂ、７５
ｃ、７６、７７、７８、９５ａ、９５ｂ、９５ｃ、９
６、９７、９８ ディレイ素子 ９、１０、２５、２６、３９、４０、４９、５０、６
９、７０、７９、８１、９９、１０１ 加算器 ５１ 制御回路 ８０、１００ 写像器 １１ 位相比較器 １２ チャージポンプ １３ ループフィルタ １４ 電圧制御発振器 １５ 整数分周器 １６ 分周比制御器 ３０ 非整数分周器 ５２、Ｌ、Ｌ’ 入力信号 Ｍ、Ｍ’ モジュロ Ｋ、Ｋ’ 数値

Claims (34)

【特許請求の範囲】
1. 【請求項１】 分周比が整数である整数分周器と、該整
   数分周器の分周比を時系列的に制御する分周比制御器
   と、を有し、前記整数の分周比の時系列的な制御に基づ
   いて非整数の分周比ｎを生成する非整数分周器であっ
   て、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
   以上の整数、Ｌは整数）とし、Ｌ／Ｍが−１／２以上、
   １／２以下である場合、 前記分周比制御器は、 前記整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ±（２ｑ
   ＋１）（ｑは０以上の整数）に設定することを特徴とす
   る非整数分周器。
2. 【請求項２】 前記分周比制御器は、 １個以上のアキュムレータを有することを特徴とする請
   求項１記載の非整数分周器。
3. 【請求項３】 前記分周比制御器は、 出力値を整数値とするシグマ−デルタ変調器を有するこ
   とを特徴とする請求項１または２記載の非整数分周器。
4. 【請求項４】 前記シグマ−デルタ変調器は、 出力値を偶数値とすることを特徴とする請求項３記載の
   非整数分周器。
5. 【請求項５】 前記シグマ−デルタ変調器は、 出力値を奇数値とすることを特徴とする請求項３記載の
   非整数分周器。
6. 【請求項６】 前記シグマ−デルタ変調器は、 出力値を偶数値とする場合と、奇数値とする場合と、を
   切り替えることを特徴とする請求項３記載の非整数分周
   器。
7. 【請求項７】 前記分周比制御器は、 前記シグマ−デルタ変調器の出力値を、２おきの整数値
   に写像する写像器を有することを特徴とする請求項３記
   載の非整数分周器。
8. 【請求項８】 前記写像器は、 前記シグマ−デルタ変調器の出力値を、偶数値に写像す
   ることを特徴とする請求項７記載の非整数分周器。
9. 【請求項９】 前記写像器は、 前記シグマ−デルタ変調器の出力値を、奇数値に写像す
   ることを特徴とする請求項７記載の非整数分周器。
10. 【請求項１０】 分周比が整数である整数分周器と、該
    整数分周器の分周比を時系列的に制御する分周比制御器
    と、を有し、前記整数の分周比の時系列的な制御に基づ
    いて非整数の分周比ｎを生成する非整数分周器であっ
    て、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
    以上の整数、Ｌは整数）とし、Ｌ／Ｍが０以上、１／２
    以下である場合、 前記分周比制御器は、 前記整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋
    １、（ｓは整数）として、３おきの整数値に設定するこ
    とを特徴とする非整数分周器。
11. 【請求項１１】 分周比が整数である整数分周器と、該
    整数分周器の分周比を時系列的に制御する分周比制御器
    と、を有し、前記整数の分周比の時系列的な制御に基づ
    いて非整数の分周比ｎを生成する非整数分周器であっ
    て、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
    以上の整数、Ｌは整数）とし、Ｌ／Ｍが１／２以上、１
    以下である場合、 前記分周比制御器は、 前記整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｔ、
    （ｔは整数）として、３おきの整数値に設定することを
    特徴とする非整数分周器。
12. 【請求項１２】 分周比が整数である整数分周器と、該
    整数分周器の分周比を時系列的に制御する分周比制御器
    と、を有し、前記整数の分周比の時系列的な制御に基づ
    いて非整数の分周比ｎを生成する非整数分周器であっ
    て、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
    以上の整数、Ｌは整数）として、 前記分周比制御器は、 Ｌ／Ｍが０以上、１／２以下である場合、前記整数分周
    器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋１、（ｓは整
    数）として、３おきの整数値に設定し、 Ｌ／Ｍが１／２以上、１以下である場合、前記整数分周
    器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｔ、（ｔは整数）
    として、３おきの整数値に設定するように切り替えるこ
    とを特徴とする非整数分周器。
13. 【請求項１３】 前記分周比制御器は、 １個以上のアキュムレータを有することを特徴とする請
    求項１０から１２のいずれか１項に記載の非整数分周
    器。
14. 【請求項１４】 前記分周比制御器は、 出力値を整数値とするシグマ−デルタ変調器を有するこ
    とを特徴とする請求項１０から１３のいずれか１項に記
    載の非整数分周器。
15. 【請求項１５】 前記シグマ−デルタ変調器は、 出力値を３おきの整数値とすることを特徴とする請求項
    １４記載の非整数分周器。
16. 【請求項１６】 前記シグマ−デルタ変調器は、 出力値を、３の倍数とする場合と、３の倍数に１を足し
    た数値とする場合と、３の倍数に２を足した数値とする
    場合と、を切り替えることを特徴とする請求項１４また
    は１５記載の非整数分周器。
17. 【請求項１７】 前記分周比制御器は、 前記シグマ−デルタ変調器の出力値を、３おきの整数値
    に写像する写像器を有することを特徴とする請求項１６
    記載の非整数分周器。
18. 【請求項１８】 分周比が整数である整数分周器と、該
    整数分周器の分周比を時系列的に制御する分周比制御器
    と、を有し、前記整数の分周比の時系列的な制御に基づ
    いて非整数の分周比ｎを生成する非整数分周器を有する
    フラクショナルＮ周波数シンセサイザであって、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
    以上の整数、Ｌは整数）とし、Ｌ／Ｍが−１／２以上、
    １／２以下である場合、 前記分周比制御器は、 前記整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ±（２ｑ
    ＋１）（ｑは０以上の整数）に設定することを特徴とす
    るフラクショナルＮ周波数シンセサイザ。
19. 【請求項１９】 前記分周比制御器は、 １個以上のアキュムレータを有することを特徴とする請
    求項１８記載のフラクショナルＮ周波数シンセサイザ。
20. 【請求項２０】 前記分周比制御器は、 出力値を整数値とするシグマ−デルタ変調器を有するこ
    とを特徴とする請求項１８または１９記載のフラクショ
    ナルＮ周波数シンセサイザ。
21. 【請求項２１】 前記シグマ−デルタ変調器は、 出力値を偶数値とすることを特徴とする請求項２０記載
    のフラクショナルＮ周波数シンセサイザ。
22. 【請求項２２】 前記シグマ−デルタ変調器は、 出力値を奇数値とすることを特徴とする請求項２０記載
    のフラクショナルＮ周波数シンセサイザ。
23. 【請求項２３】 前記シグマ−デルタ変調器は、 出力値を偶数値とする場合と、奇数値とする場合と、を
    切り替えることを特徴とする請求項２０記載のフラクシ
    ョナルＮ周波数シンセサイザ。
24. 【請求項２４】 前記分周比制御器は、 前記シグマ−デルタ変調器の出力値を、２おきの整数値
    に写像する写像器を有することを特徴とする請求項２０
    記載のフラクショナルＮ周波数シンセサイザ。
25. 【請求項２５】 前記写像器は、 前記シグマ−デルタ変調器の出力値を、偶数値に写像す
    ることを特徴とする請求項２４記載のフラクショナルＮ
    周波数シンセサイザ。
26. 【請求項２６】 前記写像器は、 前記シグマ−デルタ変調器の出力値を、奇数値に写像す
    ることを特徴とする請求項２４記載のフラクショナルＮ
    周波数シンセサイザ。
27. 【請求項２７】 分周比が整数である整数分周器と、該
    整数分周器の分周比を時系列的に制御する分周比制御器
    と、を有し、前記整数の分周比の時系列的な制御に基づ
    いて非整数の分周比ｎを生成する非整数分周器を有する
    フラクショナルＮ周波数シンセサイザであって、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
    以上の整数、Ｌは整数）とし、Ｌ／Ｍが０以上、１／２
    以下である場合、 前記分周比制御器は、 前記整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋
    １、（ｓは整数）として、３おきの整数値に設定するこ
    とを特徴とするフラクショナルＮ周波数シンセサイザ。
28. 【請求項２８】 分周比が整数である整数分周器と、該
    整数分周器の分周比を時系列的に制御する分周比制御器
    と、を有し、前記整数の分周比の時系列的な制御に基づ
    いて非整数の分周比ｎを生成する非整数分周器を有する
    フラクショナルＮ周波数シンセサイザであって、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
    以上の整数、Ｌは整数）とし、Ｌ／Ｍが１／２以上、１
    以下である場合、 前記分周比制御器は、 前記整数分周器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｔ、
    （ｔは整数）として、３おきの整数値に設定することを
    特徴とするフラクショナルＮ周波数シンセサイザ。
29. 【請求項２９】 分周比が整数である整数分周器と、該
    整数分周器の分周比を時系列的に制御する分周比制御器
    と、を有し、前記整数の分周比の時系列的な制御に基づ
    いて非整数の分周比ｎを生成する非整数分周器を有する
    フラクショナルＮ周波数シンセサイザであって、 前記非整数の分周比ｎを、ｎ＝Ｋ＋Ｌ／Ｍ（Ｋ、Ｍは０
    以上の整数、Ｌは整数）として、 前記分周比制御器は、 Ｌ／Ｍが０以上、１／２以下である場合、前記整数分周
    器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｓ＋１、（ｓは整
    数）として、３おきの整数値に設定し、 Ｌ／Ｍが１／２以上、１以下である場合、前記整数分周
    器の分周比の瞬時値Ｎを、Ｎ＝Ｋ＋３ｔ、（ｔは整数）
    として、３おきの整数値に設定するように切り替えるこ
    とを特徴とするフラクショナルＮ周波数シンセサイザ。
30. 【請求項３０】 前記分周比制御器は、 １個以上のアキュムレータを有することを特徴とする請
    求項２７から２９のいずれか１項に記載のフラクショナ
    ルＮ周波数シンセサイザ。
31. 【請求項３１】 前記分周比制御器は、 出力値を整数値とするシグマ−デルタ変調器を有するこ
    とを特徴とする請求項２７から３０のいずれか１項に記
    載のフラクショナルＮ周波数シンセサイザ。
32. 【請求項３２】 前記シグマ−デルタ変調器は、 出力値を３おきの整数値とすることを特徴とする請求項
    ３１記載のフラクショナルＮ周波数シンセサイザ。
33. 【請求項３３】 前記シグマ−デルタ変調器は、 出力値を、３の倍数とする場合と、３の倍数に１を足し
    た数値とする場合と、３の倍数に２を足した数値とする
    場合と、を切り替えることを特徴とする請求項３１また
    は３２記載のフラクショナルＮ周波数シンセサイザ。
34. 【請求項３４】 前記分周比制御器は、 前記シグマ−デルタ変調器の出力値を、３おきの整数値
    に写像する写像器を有することを特徴とする請求項３３
    記載のフラクショナルＮ周波数シンセサイザ。