JP4064338B2 - デルタシグマ型分数分周ｐｌｌシンセサイザ - Google Patents

Description

本発明は、デルタシグマ型分数分周ＰＬＬシンセサイザにおける出力スプリアスを低減するためのものであり、これにより先行技術からの特性改善を図ることを可能とする回路に関するものである。

図３にデルタシグマ型分数分周ＰＬＬシンセサイザのブロック図を示す。まず、温度制御発振器（ＴＣＸＯ）７からの基準信号ｆｒｅｆと、電圧制御発振器（ＶＣＯ）１の出力信号ｆｏを可変分周器２Ａにより分周した信号ｆｄｉｖとの位相差を位相比較器（ＰＤ）３で検出する。そして、その位相差に応じたパルス幅の電圧パルスが位相比較器３からチャージポンプ回路（ＣＰ）４に送られる。

チャージポンプ回路４は、位相比較器３の出力に応じて、電流の吐き出し、吸い込み、もしくはハイインピーダンス（Ｈｉ−Ｚ）の状態のいずれかとなるチャージポンプ出力電流Ｉｃｐを出力する。このチャージポンプ出力電流Ｉｃｐはループフィルタ（ローパスフィルタ）５で平滑化および電圧変換されて、電圧制御発振器１の制御電圧となる。

電圧制御発振器１の出力信号ｆｏは、可変分周器２Ａにより分周され、比較信号ｆｄｉｖとして位相比較器３へフィードバックされる。したがって電圧制御発振器１の出力信号ｆｏは、可変分周器２Ａの分周比をＭ＋(Ｋ／Ｌ)、基準信号ｆｒｅｆの周波数をｆｒｅｆとすれば以下のように表される。

ｆｏ = Ｍ＋(Ｋ／Ｌ) × ｆｒｅｆ ……（１）
Ｍ,Ｋ,Ｌ：正整数値 Ｍ：整数部分周比 Ｋ／Ｌ：小数点部分周比
可変分周器２Ａは、整数部分周比Ｍの値を入力する整数分周比入力端子と、分周比をＭからＭ＋１に変化させる信号を入力する分周比切替端子とを有し、分周比がＭ、（Ｍ＋１）に切り替え可能な構成となっている。具体的には、可変分周器２Ａは、通常は分周比をＭとし、分周比切替端子に分周比切替信号が入力されたときにのみ分周比を（Ｍ＋１）とすることによって、平均的な分周比Ｍ＋（Ｋ／Ｌ）を実現するものである。

このような分周比の変化は、デルタシグマ部を構成するＬ値アキュムレータ１１で実現することができる。すなわち、Ｌ値アキュムレータ１１のオーバーフロー信号９を分周比切替端子に入力することにより、Ｌ値アキュムレータ１１にオーバーフロー信号９が発生したときにのみ分周比を（Ｍ＋１）とすることによって、平均的な分周比Ｍ＋（Ｋ／Ｌ）を実現するものである。

Ｌ値アキュムレータ１１は、累算値が値Ｌとなると、オーバーフロー信号９を発生するもので、Ｋ値１５を一方の入力とするＬ値加算器１２と、Ｌ値加算器１２の出力を基準信号ｆｒｅｆで保持し、保持値をＬ値加算器１２に他方の入力として与えるデータラッチ１３とからなる。このＬ値アキュムレータ１１は、基準信号ｆｒｅｆに等しいクロックにより値Ｋずつ出力値が増加し、Ｌ値加算器１２がオーバーフローした時に分周比がＭ＋１となる。オーバーフロー信号９が発生しない時、分周比はＭを保つ(例えば、非特許文献１参照)。

ここで、図４を用いて、デルタシグマ部の動作原理を説明する。図４には、分周比＝Ｋ／Ｌ＝１／８の場合における、基準信号ｆｒｅｆと、加算器１２に入力されるＫ値１５と、データラッチ１２の出力１４と、加算器１２の出力１０と、オーバーフロー信号９と、可変分周器２Ａの分周比とが示されている。

分数分周ＰＬＬシンセサイザでは、一般的な可変分周器２Ａの分周比を時間的に変化させ、平均値として分数値の分周比を実現する。基準信号ｆｒｅｆの１周期＝１／ｆｒｅｆを１クロック時間とすると、Ｌクロック時間(期間Ｔ)の間に１度だけ分周比がＭからＭ＋１に変化する。この時、期間Ｔにおける分周比の平均値は、Ｍ＋(１／Ｌ)で示される。この分数部分の項の(１／Ｌ)は、(Ｋ／Ｌ)に拡張して考えることができ、Ｋ=１,２,３…とすることによって、(１／Ｌ)ステップで分周比を設定できる。

また一般的に、デルタシグマ回路を複数個接続した“MASH”を形成する事により、デルタシグマ構成のノイズ特性の改善が図られることが知られている（例えば、非特許文献２参照）。
特開２０００−０５２０４４号公報 特表平５−５００８９４号公報 電子情報通信学会論文誌C-１ Vol.J７６-C-１ NO１１ pp.４４５-４５２ １９９３年１１月 分数分周方式を用いた高速周波数切換シンセサイザ IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.24,NO.4,AUGUST1989 pp.696 "A 17-bit Oversampling D-to-A Conversion Technology Using Multistage Noise Shaping"

しかし、上記先行技術の構成では、下に示した（ａ）、（ｂ）、（ｃ）が主な原因となり、電圧制御発振器１の出力信号ｆｏより、Δｆ＝ｆｒｅｆ×（Ｋ／Ｌ）離調した周波数にスプリアスが発生していた。

（ａ） オーバーフロー信号９の周期性
（ｂ） Ｌ値アキュムレータ１１の周期的動作ノイズのチャージポンプ回路４等への漏れ込み
（ｃ） 小数点部分周比（Ｋ／Ｌ）が、１／２ⁿの場合
（ａ）については、Ｌ値アキュムレータ１１を多段に接続することで、原理的に対策は可能である。

しかし、（ｂ）が原因で発生するスプリアスのうち、Δｆが小さい（電圧制御発振器１の出力信号ｆｏに近い周波数）場合のスプリアス、すなわちループフィルタ５で減衰させることのできない低周波スプリアスについては根本的対策が無かった。

また、（ｃ）については、原理的にスプリアスが発生し易いという問題があった。

したがって、本発明の目的は、Ｌ値アキュムレータの周期的動作ノイズに起因するスプリアス、特に従来ループフィルタで除去することができなかった低周波スプリアスを十分に減衰させることができるデルタシグマ型分数分周ＰＬＬシンセサイザを提供することである。

本発明のデルタシグマ型分数分周ＰＬＬシンセサイザは、電圧制御発振器（１）と、分周比がＭ（Ｍは正整数）、（Ｍ＋１）、（Ｍ−１）に切り替え可能で電圧制御発振器（１）の出力信号ｆｏを分周する可変分周器（２）と、可変分周器（２）の出力信号ｆｄｉｖと基準信号ｆｒｅｆの位相比較を行う位相比較器（４）と、位相比較器（４）の出力信号を平滑して電圧制御発振器（１）にフィードバックするループフィルタ（５）と、値Ｌ以下（Ｌは正整数）の値Ｋ１（Ｋ１は正整数）を累算する第１のＬ値アキュムレータ（３１）と、値Ｌ以下の値Ｋ２（Ｋ２は正整数、Ｋ２＜Ｋ１）を累算する第２のＬ値アキュムレータ（３０）と、第１のＬ値アキュムレータ（３１）のオーバーフロー信号から第２のＬ値アキュムレータ（３０）のオーバーフロー信号を減じる加算器（２９）とを備えている。

そして、このデルタシグマ型分数分周ＰＬＬシンセサイザは、値Ｋ１，Ｋ２を、Ｋ１−Ｋ２＝Ｋを満たし、かつ値Ｋ（Ｋは正整数）より大きな値に設定し、加算器（２９）の出力信号を可変分周器（２）に分周比切替信号として与えることにより、加算器（２９）の出力信号が零値のときに可変分周器（２）の分周比をＭに設定し、加算器（２９）の出力信号が正値のときに可変分周器（２）の分周比を（Ｍ＋１）に設定し、加算器（２９）の出力信号が負値のときに可変分周器（２）の分周比を（Ｍ−１）に設定し、それによって可変分周器（２）の平均的な分周比をＭ＋（Ｋ／Ｌ）にする。

ここで、第１のＬ値アキュムレータ（３１）は、例えば値Ｋ１（Ｋ１は正整数）を一方の入力とする第１のＬ値加算器（２２）と、第１のＬ値加算器（２２）の出力を基準信号ｆｒｅｆ、もしくは可変分周器（２）の出力信号で保持し、保持値を第１のＬ値加算器（２２）に他方の入力として与える第１のデータラッチ（２４）とからなり、第２のＬ値アキュムレータ（３０）は、例えば値Ｋ２（Ｋ２は正整数）を一方の入力とする第２のＬ値加算器（２３）と、第２のＬ値加算器（２３）の出力を基準信号ｆｒｅｆ、もしくは可変分周器（２）の出力信号で保持し、保持値を第２のＬ値加算器（２３に他方の入力として与える第２のデータラッチ（２５）とからなる。

ここで、上記デルタシグマ型分数分周ＰＬＬシンセサイザの作用について説明する。上記（ｂ）が原因で発生するスプリアスのうち、ループフィルタ（５）で減衰させることのできない低周波スプリアス対策として、従来１個で構成していたＬ値アキュムレータ（１１）を、図１に示すように、２個で構成し、所望の分数分周比データＫ値（１５）に対して、
Ｋ値（１５）＝Ｋ１値（１８）−Ｋ２値（１９） ……（２）
を満たすようなＫ１値（１８）、Ｋ２値（１９）（共に正整数値）を第１のＬ値アキュムレータ（３１）及び第２のＬ値アキュムレータ（３０）へ入力する。例えば、Ｋ値（１５）＝１を設定したい時、（２）式を満たすようなＫ１値（１８）＝５、Ｋ値２（１９）＝４を設定する。

これにより、第１のＬ値アキュムレータ１（３１）及び第２のＬ値アキュムレータ２（３０）の動作ノイズは、先行技術におけるΔｆ＝ｆｒｅｆ×（１／Ｌ）といった低周波スプリアスから、Δｆ１＝ｆｒｅｆ×（５／Ｌ）及びΔｆ２＝ｆｒｅｆ×（４／Ｌ）といった高い周波数成分へ移行することになる。そのため、Ｌ値アキュムレータ（３１，３０）の周期的動作ノイズが原因で発生するスプリアスは、ループフィルタ（５）でほぼ完全に減衰させることができる。

また、本発明の高次デルタシグマ型分数分周ＰＬＬシンセサイザは、上記構成を有する本発明のデルタシグマ型分数分周ＰＬＬシンセサイザを含んで構成される。

本発明のデルタシグマ型分数分周ＰＬＬシンセサイザによれば、第１および第２のＬ値アキュムレータを設け、第１および第２のＬ値アキュムレータのオーバーフロー信号の差を加算器でとり、加算器の出力信号で、分周比をＭ、Ｍ＋１、Ｍ−１に切替可能な可変分周器の分周比を切り替えるようにしたことにより、第１および第２のＬ値アキュムレータの動作ノイズによって発生するスプリアスの周波数を先行技術よりも高い周波数成分へ移行させることができ、ループフィルタ（ローパスフィルタ）で除去することが容易となり、低スプリアス化を図ることができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
本発明の実施の形態１のデルタシグマ型分数分周ＰＬＬシンセサイザについて、図１および図２を参照しながら説明する。

このデルタシグマ型分数分周ＰＬＬシンセサイザは、図１に示すように、温度制御発振器（ＴＣＸＯ）７からの基準信号ｆｒｅｆと、電圧制御発振器（ＶＣＯ）１の出力信号ｆｏを可変分周器２により分周した信号ｆｄｉｖとの位相差を位相比較器（ＰＤ）３で検出する。そして、その位相差に応じたパルス幅の電圧パルスが位相比較器３からチャージポンプ回路（ＣＰ）４に送られる。

チャージポンプ回路４は、位相比較器３の出力に応じて、電流の吐き出し、吸い込み、もしくはハイインピーダンス（Ｈｉ−Ｚ）の状態のいずれかとなるチャージポンプ出力電流Ｉｃｐを出力する。このチャージポンプ出力電流Ｉｃｐはループフィルタ（ローパスフィルタ）５で平滑化および電圧変換されて、電圧制御発振器１の制御電圧となる。

電圧制御発振器１の出力信号ｆｏは、可変分周器２により周波数ｆｏが分周され、比較信号ｆｄｉｖとして位相比較器３へフィードバックされる。したがって電圧制御発振器１の出力信号ｆｏは、可変分周器２の分周比をＭ＋(Ｋ／Ｌ)、基準信号ｆｒｅｆの周波数をｆｒｅｆとすれば以下のように表される。

ｆｏ = Ｍ＋(Ｋ／Ｌ) × ｆｒｅｆ ……（３）
Ｍ,Ｋ,Ｌ：正整数値 Ｍ：整数部分周比 Ｋ／Ｌ：小数点部分周比
可変分周器２は、整数部分周比Ｍの値を入力する整数分周比入力端子と、分周比をＭからＭ＋１もしくはＭ−１に変化させる信号を入力する分周比切替端子とを有し、分周比がＭ、（Ｍ＋１）、（Ｍ−１）に切り替え可能な構成となっている。具体的には、可変分周器２は、通常は分周比をＭとし、分周比切替端子に分周比切替信号として正値の信号が入力されたときに分周比を（Ｍ＋１）とし、負値の信号が入力されたときに分周比を（Ｍ−１）とし、零値の信号が入力されたときに分周比をＭとすることによって、平均的な分周比Ｍ＋（Ｋ／Ｌ）を実現するものである。

このような分周比の変化は、デルタシグマ部Ｘ１を構成するＬ値アキュムレータ３１，３０および加算器２９で実現することができる。すなわち、Ｌ値アキュムレータ３１は、値Ｌ以下（Ｌは正整数）の値Ｋ１（Ｋ１は正整数）を累算し、Ｌ値アキュムレータ３０は、値Ｌ以下の値Ｋ２（Ｋ２は正整数、Ｋ２＜Ｋ１）を累算する。そして、加算器２９は、Ｌ値アキュムレータ３１のオーバーフロー信号１６からＬ値アキュムレータ３０のオーバーフロー信号１７を減じてオーバーフロー信号９を出力する。

そして、値Ｋ１，Ｋ２を、Ｋ１−Ｋ２＝Ｋを満たし、かつ値Ｋ（Ｋは正整数）より大きな値に設定する。また、加算器２９の出力信号であるオーバーフロー信号９を分周比切替端子に入力することにより、加算器２９のオーバーフロー信号９が零値のときに可変分周器２の分周比をＭに設定し、加算器２９のオーバーフロー信号９が正値のときに可変分周器２の分周比を（Ｍ＋１）に設定し、加算器２９のオーバーフロー信号９が負値のときに可変分周器２の分周比を（Ｍ−１）に設定し、それによって可変分周器２の平均的な分周比をＭ＋（Ｋ／Ｌ）にする。

Ｌ値アキュムレータ３１は、累算値が値Ｌとなるとオーバーフロー信号１６を発生するもので、分数分周比データＫ１値１８を一方の入力とするＬ値加算器２２と、Ｌ値加算器２２の出力２６を基準信号ｆｒｅｆ、もしくは可変分周器２の出力信号で保持し、保持値（データラッチ出力）２０をＬ値加算器２２に他方の入力として与えるデータラッチ２４とからなる。このＬ値アキュムレータ３１は、基準信号ｆｒｅｆに等しいクロックによりＫ１値１８ずつ出力値２６が増加する。

Ｌ値アキュムレータ３０は、上記Ｌ値アキュムレータ３１と同様に累算値が値Ｌとなるとオーバーフロー信号１７を発生するもので、分数分周比データＫ２値１９を一方の入力とするＬ値加算器２３と、Ｌ値加算器２３の出力２７を基準信号ｆｒｅｆ、もしくは可変分周器２の出力信号で保持し、保持値（データラッチ出力）２１をＬ値加算器２３に他方の入力として与えるデータラッチ２５とからなる。このＬ値アキュムレータ３０は、基準信号ｆｒｅｆに等しいクロックによりＫ２値１９ずつ出力値２７が増加する。

加算器２８は、Ｌ値加算器２２、２３の出力を加算して出力１０を発生する。この出力１０は、本デルタシグマ型分数分周ＰＬＬシンセサイザを用いて高次デルタシグマ型分数分周ＰＬＬシンセサイザを構成するときに使用される。図１の構成に限っては、必要なものではない。

以上のようなデルタシグマ部Ｘ１の構成によって、Ｌ値加算器２２のみがオーバーフローしたときに分周比がＭ＋１となり、Ｌ値加算器２３のみがオーバーフローしたときに分周比がＭ−１となり、Ｌ値加算器２２，２３の両方がオーバーフローしたとき、あるいは、Ｌ値加算器２２，２３の両方ともオーバーフローしないときに、分周比がＭに保たれる。

以下、図２を参照しながら、デルタシグマ部Ｘ１について、さらに詳しく説明する。図２には、分周比＝Ｋ／Ｌ＝１／８、Ｋ１＝５、Ｋ２＝４の場合における、基準信号ｆｒｅｆと、Ｋ１値１８と、データラッチ２４の出力２０と、Ｌ値加算器２２の出力２６と、オーバーフロー信号１６と、Ｋ２値１９と、データラッチ２５の出力２１と、Ｌ値加算器２３の出力２７と、オーバーフロー信号１７と、加算器２８の出力１０と、オーバーフロー信号９と、可変分周器２の分周比とが示されている。

Ｌ値アキュムレータ３１は、分数分周比データＫ１値１８とデータラッチ２４の出力２０とが入力され、オーバーフロー信号１６を出力するＬ値加算器２２と、Ｌ値加算器２２の出力２６と基準信号ｆｒｅｆとが入力されるデータラッチ２４にて構成される。また、Ｌ値アキュムレータ３０は、分数分周比データＫ２値１９とデータラッチ２５の出力２１とが入力され、オーバーフロー信号１７を出力するＬ値加算器２３と、Ｌ値加算器２３の出力２７と基準信号ｆｒｅｆとが入力されるデータラッチ２５にて構成される。

加算器２８は、Ｌ値加算器２２の出力２６からＬ値加算器２３の出力２７を減算し、加算出力１０を出力し、加算器２９は、Ｌ値加算器２２のオーバーフロー信号１６からＬ値加算器２３のオーバーフロー信号１７を減算し、オーバーフロー信号９を出力する。

先行技術の従来回路では、ｆｒｅｆ=２００ｋＨｚ、Ｌ=８で、Ｋ値（１５）＝１を設定する場合、Ｌ値アキュムレータ１１の周期的動作ノイズが原因によるスプリアス成分は、
Δｆ=２００ｋＨｚ×（１／８）=２５ｋＨｚ
つまり、電圧制御発振器１の出力信号ｆｏより、２５ｋＨｚ離調した周波数にスプリアスが発生していた。

しかし、本発明の実施の形態の構成では、上記と同様の設定をしたい場合、例えば、Ｋ１値（１８）＝５、Ｋ２値（１９）＝４と設定する。ここで、Ｋ１値（１８）及びＫ２値（１９）は、前述の（２）式を満たし、かつ許容される大きな値（値Ｋより大きく、値Ｌ以下の値）に設定することで、アキュムレータ１（３１）及びアキュムレータ２（３０）の周期的動作ノイズ動作ノイズが原因によるスプリアス成分の離調周波数Δｆは先行技術の場合に比べて大きくなる。そのため、ループフィルタ５で減衰させることが容易である。

Ｋ１値（１８）＝５、Ｋ２値（１９）＝４でのＬ値アキュムレータ３１及びＬ値アキュムレータ３０の周期的動作ノイズが原因で発生するスプリアスの離調周波数は、
Δｆ１＝２００ｋＨｚ×（５／８）=１２５ｋＨｚ
Δｆ２＝２００ｋＨｚ×（４／８）=１００ｋＨｚ
となり、従来と比べて高い周波数成分へ移行することが分かる。このため、Ｌ値アキュムレータ３１及びＬ値アキュムレータ３０の周期的動作ノイズが原因で発生するスプリアスは、ループフィルタ５でほぼ完全に減衰させることができる。

さらに、先行技術では、Ｋ／Ｌ＝１／２ⁿの分周比において低域のスプリアスが多くなることがあったが、今回の回路ではそれも緩和されるという効果がある。
（実施の形態２）
本発明の実施の形態２の高次デルタシグマ型分数分周ＰＬＬシンセサイザについて、図５を参照しながら説明する。

この高次デルタシグマ型分数分周ＰＬＬシンセサイザは、図５に示すように、実施の形態１に示したもの（符号Ｘ１で示す）と同じ構成の第１のデルタシグマ部Ｘ１に加えて、実施の形態１に示したもの（符号Ｘ１で示す）と同じ構成の第２のデルタシグマ部Ｘ２を設け、第２のデルタシグマＸ２への入力値Ｋを、実施の形態１で示したような条件に分配する分配器５１を設ける。第２のデルタシグマ部Ｘ２への入力値Ｋは、第１のデルタシグマ部Ｘ１の加算出力１０である。つまり、加算出力１０が分配器５１で、以下のように分配されて第２のデルタシグマ部Ｘ２へ入力される。

分配器５１は、加算出力１０をＫ３値とＫ４値とに分配する。分配の仕方は、実施の形態１と同様にして、
“Ｋ３”−“Ｋ４”＝“加算出力１０”
かつ、“Ｋ４”＜“Ｋ３”を満たし、かつ“Ｋ３”，“Ｋ４”ともに、“加算出力１０”の値よりも大きな値（正整数）に設定される。

第２のデルタシグマ部Ｘ２の出力であるオーバーフロー信号５４は微分器５２で微分された後、加算器５３でデルタシグマ部Ｘ１の出力であるオーバーフロー信号９と加算され、加算器５３の出力信号が可変分周器２Ｂに分周比切替信号として与えられる。

ここで、デルタシグマ部Ｘ１，Ｘ２のオーバーフロー信号９，５４は、図２に示したように、例えば…０，＋１，−１，＋１，０…と変化し、これを微分すると、つまり連続した２つの値の差をとると、…１，−２，＋２，−１…となる。オーバーフロー信号９とオーバーフロー信号５４の微分値とを加算すると、各値の組み合わせの中で加算結果の最大値は＋３となり、最小値は−３となる。したがって、可変分周器２Ｂは、加算器５３から入力される加算結果に応じて、分周比をＭ＋３、Ｍ＋２、Ｍ＋１、Ｍ、Ｍ−１、Ｍ−２、Ｍ−３のいずれかに切り替えることになる。

これにより、本発明の実施の形態でも、デルタシグマ回路を複数個接続した“MASH”を形成することができ、前述の非特許文献２に記載の効果と同様の効果が得られ、低ノイズ化に有利である。

なお、実施の形態２は、２次の構成の例を示したが、３次以上の構成も同様に考えることができる。

本発明にかかるデルタシグマ型分数分周ＰＬＬシンセサイザは、低スプリアス化を図ることができるという効果が必要な携帯電話機などの移動体通信機器等の用途に適用できる。

本発明の実施の形態１のデルタシグマ型分数分周ＰＬＬシンセサイザの構成を示すブロック図である。 本発明の実施の形態１におけるアキュムレータ及び可変分周器分周比の時間変化を示すタイミング図である。 デルタシグマ型分数分周ＰＬＬシンセサイザの先行技術の構成を示すブロック図である。 デルタシグマ型分数分周ＰＬＬシンセサイザの先行技術におけるアキュムレータ及び可変分周器分周比の時間変化を示すタイミング図である。 本発明の実施の形態２のデルタシグマ型分数分周ＰＬＬシンセサイザの構成を示すブロック図である。

符号の説明

１ 電圧制御発振器
２ 可変分周器
３ 位相比較器
４ チャージポンプ回路
５ ループフィルタ
７ 温度制御発振器
８ Ｍ値
９ オーバーフロー信号
１０ 加算出力
１１ アキュムレータ
１２ 加算器
１３ データラッチ
１４ データラッチ出力
１５ Ｋ値
１６ オーバーフロー信号
１７ オーバーフロー信号
１８ Ｋ１値
１９ Ｋ２値
２０ データラッチ出力
２１ データラッチ出力
２２ Ｌ値加算器
２３ Ｌ値加算器
２４ データラッチ
２５ データラッチ
２６ 加算器出力
２７ 加算器出力
２８ 加算器
２９ 加算器
３０，３１ アキュムレータ

Claims (3)

1. 電圧制御発振器と、
   分周比がＭ（Ｍは正整数）、（Ｍ＋１）、（Ｍ−１）に切り替え可能で前記電圧制御発振器の出力信号を分周する可変分周器と、
   前記可変分周器の出力信号と基準信号の位相比較を行う位相比較器と、
   前記位相比較器の出力信号を平滑して前記電圧制御発振器に与えるループフィルタと、
   値Ｌ以下（Ｌは正整数）の値Ｋ１（Ｋ１は正整数）を累算する第１のＬ値アキュムレータと、
   値Ｌ以下の値Ｋ２（Ｋ２は正整数、Ｋ２＜Ｋ１）を累算する第２のＬ値アキュムレータと、
   前記第１のＬ値アキュムレータのオーバーフロー信号から前記第２のＬ値アキュムレータのオーバーフロー信号を減じる加算器とを備え、
   前記値Ｋ１，Ｋ２を、Ｋ１−Ｋ２＝Ｋを満たし、かつ値Ｋ（Ｋは正整数）より大きな値に設定し、
   前記加算器の出力信号を前記可変分周器に分周比切替信号として与えることにより、前記加算器の出力信号が零値のときに前記可変分周器の分周比をＭに設定し、前記加算器の出力信号が正値のときに前記可変分周器の分周比を（Ｍ＋１）に設定し、前記加算器の出力信号が負値のときに前記可変分周器の分周比を（Ｍ−１）に設定し、それによって前記可変分周器の平均的な分周比をＭ＋（Ｋ／Ｌ）にすることを特徴とするデルタシグマ型分数分周ＰＬＬシンセサイザ。
2. 第１のＬ値アキュムレータは、値Ｋ１（Ｋ１は正整数）を一方の入力とする第１のＬ値加算器と、前記第１のＬ値加算器の出力を前記基準信号もしくは、前記可変分周器の出力信号で保持し、保持値を前記第１のＬ値加算器に他方の入力として与える第１のデータラッチとからなり、第２のＬ値アキュムレータは、値Ｋ２（Ｋ２は正整数）を一方の入力とする第２のＬ値加算器と、前記第２のＬ値加算器の出力を前記基準信号もしくは、前記可変分周器の出力信号で保持し、保持値を前記第２のＬ値加算器に他方の入力として与える第２のデータラッチとからなる請求項１記載のデルタシグマ型分数分周ＰＬＬシンセサイザ。
3. 請求項１記載のデルタシグマ型分数分周ＰＬＬシンセサイザを含んで構成された高次デルタシグマ型分数分周ＰＬＬシンセサイザ。
   
   

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