KR101179646B1 - 주파수 합성기, 그의 출력 주파수 생성 방법 및 변환 이득 보정 방법 - Google Patents

주파수 합성기, 그의 출력 주파수 생성 방법 및 변환 이득 보정 방법 Download PDF

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Abstract

본 발명의 한 실시예에 따른 주파수 합성기는 입력 값을 시간에 따라 변화하는 디지털 값으로 출력하는 델타 시그마 변조부, 상기 디지털 값을 제1 변환 이득에 따라 아날로그 값으로 변환하는 아날로그 경로부, 상기 입력 값과 상기 디지털 값의 차를 누산하는 누산부, 상기 누산부의 출력 값을 제2 변환 이득에 따라 보상하는 디지털 아날로그 컨버터, 상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 출력을 더하여 아날로그 경향을 추출하고, 상기 누산부의 출력으로부터 디지털 경향을 추출하며, 상기 아날로그 경향과 상기 디지털 경향을 비교하여 상기 제2 변환 이득을 조절하는 보정 루프, 그리고 상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 조절된 제2 변환 이득에 따른 출력을 더하여 출력 주파수를 생성하는 전압 제어 오실레이터를 포함한다.

Description

주파수 합성기, 그의 출력 주파수 생성 방법 및 변환 이득 보정 방법{FREQUENCY SYNTHESIZER, METHOD FOR GENERATING OUTPUT FREQUENCY AND METHOD FOR CALIBRATING CONVERSION GAIN}
본 발명은 주파수 합성기, 그의 출력 주파수 생성 방법 및 변환 이득 보정 방법에 관한 것이다.
아날로그 신호를 디지털 신호로 변환하는 과정을 아날로그-디지털 변환(Analog to Digital Conversion)이라 한다. 아날로그 신호를 얼마나 정확하게 디지털 신호로 변환할 수 있는지는 아날로그-디지털 변환의 가장 중요한 성능 중 하나이다.
델타-시그마 변조기(Delta-Sigma Modulator, DSM)는 아날로그 입력 신호를 오버샘플링하고, 델타-시그마 변조를 통하여 오버 샘플링된 입력 신호를 1-비트 디지털 비트 또는 멀티-비트 디지털 데이터로 변환한다.
한편, 델타-시그마 변조기를 사용하는 주파수 합성기는 델타-시그마 변조기에서 생성되는 양자화 잡음에 의하여 성능이 저하될 수 있다.
양자화 잡음을 제거하기 위한 방법으로, 디지털 아날로그 변환기(Digital to Analog Converter, DAC)를 이용하는 방법이 있다. 이에 따르면, 델타-시그마 변조기에서 생성되는 양자화 잡음의 패턴을 디지털 아날로그 변환기를 이용하여 계산하고, 계산된 패턴을 주파수 분주기(Frequency Divider), 위상 비교기(Phase Detector) 및 전하 펌프를 거친 아날로그 출력에서 보상해주는 방법이 있다.
여기서, 디지털 아날로그 변환기는 디지털 신호를 아날로그 신호로 변환하는 회로로, 최하위 비트(Least Significant Bit, LSB)를 어떤 값으로 설정하느냐에 따라 변환 이득이 달라진다. 변환 이득에 따라 양자화 잡음이 제거되는 정도가 결정되므로, 변환 이득을 최적으로 만들어 주는 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 주파수 합성기, 그의 출력 주파수 생성 방법 및 변환 이득 보정 방법을 제공하는 것이다.
본 발명의 일 양태에 따른 주파수 합성기는 입력 값을 시간에 따라 변화하는 디지털 값으로 출력하는 델타 시그마 변조부, 상기 디지털 값을 제1 변환 이득에 따라 아날로그 값으로 변환하는 아날로그 경로부, 상기 입력 값과 상기 디지털 값의 차를 누산하는 누산부, 상기 누산부의 출력 값을 제2 변환 이득에 따라 보상하는 디지털 아날로그 컨버터, 상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 출력을 더하여 아날로그 경향을 추출하고, 상기 누산부의 출력으로부터 디지털 경향을 추출하며, 상기 아날로그 경향과 상기 디지털 경향을 비교하여 상기 제2 변환 이득을 조절하는 보정 루프, 그리고 상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 조절된 제2 변환 이득에 따른 출력을 더하여 출력 주파수를 생성하는 전압 제어 오실레이터를 포함한다.
보정 루프는 상기 아날로그 경향을 추출하는 아날로그 경향 추출부, 상기 디지털 경향을 추출하는 디지털 경향 추출부, 그리고 상기 아날로그 경향과 상기 디지털 경향을 비교하여 상기 제1 변환 이득과 상기 제2 변환 이득이 같아지도록 상기 제2 변환 이득을 조절하는 보정부를 포함할 수 있다.
보정부는 상기 아날로그 경향과 상기 디지털 경향이 동일하지 않으면 상기 제2 변환 이득을 증가시키고, 상기 아날로그 경향과 상기 디지털 경향이 동일하면 상기 제2 변환 이득을 감소시킬 수 있다.
보정부는 XOR(Exclusive OR) 연산을 이용하여 상기 아날로그 경향과 상기 디지털 경향을 비교할 수 있다.
아날로그 경향 추출부는 상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 출력을 더한 값에 대한 현재 값과 평균 값을 비교하여 상기 아날로그 경향을 추출할 수 있다.
디지털 경향 추출부는 상기 누산부의 현재 출력과 평균 출력을 비교하여 상기 디지털 경향을 추출할 수 있다.
본 발명의 일 양태에 따른 주파수 합성기의 출력 주파수 생성 방법은 입력 값을 시간에 따라 변화하는 디지털 값으로 출력하는 단계, 상기 디지털 값을 제1 변환 이득에 따라 아날로그 값으로 변환하는 단계, 상기 입력 값과 상기 디지털 값의 차를 누산하는 단계, 누산한 값을 제2 변환 이득에 따라 보상하는 단계, 상기 아날로그 값 및 상기 제2 변환 이득에 따라 보상한 값으로부터 추출된 아날로그 경향과 상기 누산한 값으로부터 추출된 디지털 경향을 이용하여 상기 제2 변환 이득을 보정하는 단계, 그리고 상기 아날로그 값과 보정된 제2 변환 이득에 따라 보상한 값을 이용하여 출력 주파수를 생성하는 단계를 포함한다.
보정하는 단계는, 상기 아날로그 값 및 상기 제2 변환 이득에 따라 보상한 값을 더하여 상기 아날로그 경향을 추출하는 단계, 상기 누산한 값으로부터 디지털 경향을 추출하는 단계, 그리고 상기 아날로그 경향과 상기 디지털 경향을 비교하여 상기 제1 변환 이득과 상기 제2 변환 이득이 같아지도록 상기 제2 변환 이득을 조절하는 단계를 포함할 수 있다.
조절하는 단계는 상기 아날로그 경향과 상기 디지털 경향을 비교하는 단계, 그리고 상기 아날로그 경향과 상기 디지털 경향이 동일하지 않으면 상기 제2 변환 이득을 증가시키고, 상기 아날로그 경향과 상기 디지털 경향이 동일하면 상기 제2 변환 이득을 감소시키는 단계를 포함할 수 있다.
비교하는 단계는 상기 아날로그 경향과 상기 디지털 경향을 XOR 연산하는 단계를 포함할 수 있다.
본 발명의 일 양태에 따른 주파수 합성기의 변환 이득 보정 방법은 델타 시그마 변조기로부터 출력된 디지털 값으로부터 아날로그 값을 생성하는 단계, 디지털 아날로그 컨버터의 미리 설정된 변환 이득을 이용하여 상기 디지털 값으로부터 보상 값을 생성하는 단계, 상기 아날로그 값 및 상기 보상 값으로부터 아날로그 경향을 추출하는 단계, 상기 디지털 값으로부터 디지털 경향을 추출하는 단계, 그리고 상기 아날로그 경향과 상기 디지털 경향으로부터 상기 디지털 아날로그 컨버터의 변환 이득을 보정하는 단계를 포함한다.
보정하는 단계는 상기 상기 아날로그 경향과 상기 디지털 경향이 동일하지 않으면 상기 변환 이득을 증가시키고, 상기 아날로그 경향과 상기 디지털 경향이 동일하면 상기 변환 이득을 감소시키는 단계를 포함할 수 있다.
보정하는 단계는 상기 아날로그 경향과 상기 디지털 경향을 XOR 연산을 이용하여 비교하는 단계를 포함할 수 있다.
아날로그 경향을 추출하는 단계에서는, 상기 아날로그 값과 상기 보상 값을 더한 값에 대한 현재 값과 평균 값을 비교하여 상기 아날로그 경향을 추출할 수 있다.
디지털 경향을 추출하는 단계에서는, 상기 디지털 값의 현재 값과 평균 값을 비교하여 상기 디지털 경향을 추출할 수 있다.
본 발명의 한 실시예에 따르면, 양자화 잡음이 제거된 출력 주파수를 생성할 수 있다. 이를 위하여, 주파수 합성기의 아날로그 경로에서의 변환 이득 및 디지털 아날로그 컨버터의 변환 이득이 동일하게 설정되도록 조절하는 방법을 얻을 수 있다.
도 1은 델타 시그마 변조기(Delta Sigma Modulator)를 이용하는 주파수 합성기(100)에서 디지털 아날로그 컨버터(Digital to Analog Converter)를 이용하여 양자화 잡음을 제거하는 방법을 나타내는 도면이다.
도 2는 도 1의 주파수 합성기(100)에서 시간에 따라 변화하는 y[n]을 나타낸다.
도 3은 본 발명의 한 실시예에 따른 보정 루프가 부가된 주파수 합성기를 나타내는 블록도이다.
도 4는 본 발명의 한 실시예에 따른 주파수 합성기가 출력 주파수를 생성하는 방법을 나타내는 순서도이다.
도 5는 보정부(330)가 k를 조절하는 방법을 설명하기 위한 그래프이다.
도 6은 본 발명의 한 실시예에 따른 루프 필터(150)와 아날로그 경향 추출부(320)의 회로도, 타이밍도 및 타이밍도에 따른 루프 필터(150) 내의 노드 전압을 나타낸다.
도 7은 본 발명의 한 실시예에 따른 디지털 경향 추출부(310)의 동작을 나타낸다.
도 8은 본 발명의 한 실시예에 따라 보정부(330)가 아날로그 경향과 디지털 경향을 이용하여 DAC의 변환 이득 k를 조절하는 방법을 나타낸다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 델타 시그마 변조기(Delta Sigma Modulator)를 이용하는 주파수 합성기(100)에서 디지털 아날로그 컨버터(Digital to Analog Converter)를 이용하여 양자화 잡음을 제거하는 방법을 나타내는 도면이다.
도 1을 참고하면, α(0≤α≤1)가 델타 시그마 변조기(110)에 입력되면, 델타 시그마 변조기(110)는 시간에 따라 변화하는 임의의 디지털 값인 y[n]을 출력한다. 도 2는 도 1의 주파수 합성기(100)에서 시간에 따라 변화하는 y[n]을 나타낸다. 여기서, 시간에 따라 변화하는 y[n]의 평균 값으로부터 α를 다시 얻을 수 있다. 이와 같이, y[n]이 델타 시그마 변조기(110)의 출력이 되면, 양자화 잡음이 생성된다.
델타 시그마 변조기(110)로부터 출력된 y[n]은 아날로그 경로와 디지털 경로를 각각 거친다.
아날로그 경로는 주파수 분주기(Frequency Divider), 위상 비교기(Phase Detector) 및 전하 펌프를 거치는 경로이다. 본 명세서에서, 주파수 분주기, 위상 비교기 및 전하 펌프를 포함하여 아날로그 경로부(120)라 지칭할 수 있다. 주파수 분주기의 특성상, 아날로그 경로부(120)에 입력된 y[n]은 시간에 대한 적분 함수 기능을 가지게 되어
Figure 112011028712950-pat00001
로 출력된다. 여기서, p는 디지털 값인 y[n]이 아날로그 값을 가지기 위한 변환 이득이다. p는 주파수 합성기의 출력 주파수, 전하 펌프의 전류, 외부 PVT(Process-Voltage-Temperature) 등에 따라 달라질 수 있다.
한편, 디지털 경로에서 델타 시그마 변조기(110)의 입력 α로부터 델타 시그마 변조기(110)의 출력 y[n]을 뺀 후, 누산기(Accumulator, 130) 및 디지털 아날로그 컨버터(Digital to Analog Converter, DAC, 140)를 거쳐
Figure 112011028712950-pat00002
을 출력한다. 여기서, 누산기(130)는 아날로그 경로에서 적분 기능을 가지는 주파수 분주기에 대응하여 삽입된 블록이다. k는 디지털 아날로그 컨버터(140)의 변환 이득이다.
아날로그 경로와 디지털 경로를 각각 거쳐서 출력된 신호를 더하면, 수학식 1과 같이 나타낼 수 있다.
Figure 112011028712950-pat00003
이후, QOUT은 루프 필터(Loop Filter, LF, 150)로 입력되고, 루프 필터(150)로부터 출력된 전압 값이 전압 제어 오실레이터(Voltage Controlled Oscillator, VCO, 160)로 인가되어 출력 주파수가 생성된다.
이때, 수학식 1에서 아날로그 경로의 변환 이득 p와 디지털 경로의 변환 이득 k가 동일하다면, 루프 필터(150)의 출력 값은 수학식 2와 같다.
Figure 112011028712950-pat00004
수학식 2로부터, p와 k가 동일하다면, 시간에 따라 변하지 않는 정적인 값만이 루프 필터(150)로부터 출력되므로 양자화 잡음이 생성되지 않는다는 것을 알 수 있다.
다만, p는 외부 요인에 따라 변하는 값이므로, p를 고정된 값인 k와 동일하게 설정하는 것은 쉽지 않다.
따라서, 본 발명의 한 실시예에 따라 아날로그 경로의 변환 이득인 p에 따라 디지털 경로의 변환 이득인 k를 조절하는 방법을 제안한다.
도 3은 본 발명의 한 실시예에 따른 보정 루프가 부가된 주파수 합성기를 나타내는 블록도이고, 도 4는 본 발명의 한 실시예에 따른 주파수 합성기가 출력 주파수를 생성하는 방법을 나타내는 순서도이다. 도 1과 중복된 내용은 설명을 생략한다.
도 3을 참고하면, 주파수 합성기(100)는 보정 루프(300)를 더 포함한다. 보정 루프(300)는 디지털 경향 추출부(Digital Tendency Extractor, 310), 아날로그 경향 추출부(Analog Tendency Extractor, 320) 및 보정부(330)를 포함한다.
도 3 및 도 4를 참고하면, 주파수 합성기(100)의 델타 시그마 변조기(110)는 입력 값 α을 시간에 따라 변화하는 디지털 값 y[n]으로 출력한다(S400).
아날로그 경로에서, 아날로그 경로부(120)는 디지털 값 y[n]을 변환 이득 p에 따라 아날로그 값으로 변환한다(S410). 그리고, 디지털 경로에서, 누산기(130)는 입력 값 α과 디지털 값 y[n]의 차를 누산하고(S420), 디지털 아날로그 컨버터(140)는 누산 값을 변환 이득 k에 따라 보상한다(S430).
이후, 보정 루프(300)는 단계 S410의 아날로그 값 및 단계 S430의 보상 값으로부터 추출된 아날로그 경향과 단계 S420의 누산 값으로부터 추출된 디지털 경향을 이용하여 변환 이득 k를 보정한다(S440).
그리고, 루프 필터(150) 및 전압 제어 오실레이터(160)는 단계 S410의 아날로그 값과 단계 S440의 보정된 변환 이득 k에 따른 보상 값을 이용하여 출력 주파수를 생성한다(S450).
단계 S440의 보정 루프(300)가 변환 이득 k를 보정하는 단계를 구체적으로 살펴보면, 디지털 경향 추출부(310)는 누산기(130)의 출력 값으로부터 디지털 경향을 추출하고, 아날로그 경향 추출부(320)는 QOUT으로부터 아날로그 경향을 추출하며, 보정부(330)는 디지털 경향 추출부(310)의 디지털 경향과 아날로그 경향 추출부(320)의 아날로그 경향을 비교하여 디지털 아날로그 컨버터(140)의 변환 이득 k를 보정한다.
즉, 수학식 1에서 p가 k보다 크면, QOUT은 시간에 따라 변화하는
Figure 112011028712950-pat00005
의 패턴을 가지게 된다. 반면, k가 p보다 크면, QOUT은
Figure 112011028712950-pat00006
의 패턴을 가지게 된다. 따라서, 보정부(330)가 아날로그 경향인 QOUT의 패턴 및 디지털 경향인
Figure 112011028712950-pat00007
의 패턴을 각각 알아낼 수 있다면, 보정부(330)는 k를 조절할 수 있다. 도 5는 보정부(330)가 k를 조절하는 방법을 설명하기 위한 그래프이고, 표 1은 보정부(330)가 k를 조절하기 위하여 사용하는 알고리즘이다.
Figure 112011028712950-pat00008
도 5 및 표 1을 참고하면, 보정부(330)는 아날로그 경향인 QOUT의 패턴(current_Qout-filtered_Qout)과 디지털 경향인
Figure 112011028712950-pat00009
의 패턴(current_Digital-filtered_Digital)을 XOR(Exclusive OR) 연산을 통하여 비교한다. 비교 결과, 아날로그 경향과 디지털 경향이 동일하지 않으면 k의 값을 1 증가시키고, 아날로그 경향과 디지털 경향이 동일하면 k의 값을 1 감소시킨다. 이에 따라, k는 p와 동일한 값으로 수렴할 수 있다.
도 6은 본 발명의 한 실시예에 따른 루프 필터(150)와 아날로그 경향 추출부(320)의 회로도, 타이밍도 및 타이밍도에 따른 루프 필터(150) 내의 노드 전압을 나타낸다.
도 6을 참고하면, 아날로그 경로의 위상 비교기 및 전하 펌프(120)를 거쳐 생성된 UP 신호는 루프 필터(150) 내의 커패시터 CA에 충전된다. 그리고, 디지털 경로의 DAC(140)를 거쳐 생성된 보상 신호인 DAC 신호는 커패시터 CA에 더해진다. 이후, 커패시터 CA에서 생성된 전압 값은 Sample 신호에 의해 커패시터 CB와 전하를 공유하게 되고, 다음 REF 신호가 들어오기 전에 커패시터 CA는 리셋된다. 커패시터 CB에는 이전에 들어온 전하 정보가 커패시터 CA 및 커패시터 CB의 비율로 저장되어, 과거부터 현재까지 들어온 전하 정보가 평균적으로 저장된다.
이후, DAC 신호가 커패시터 CA에 인가된 후 비교기(Comparator)는 노드 A와 노드 B의 전압을 비교한다. 이에 따라, 직전에 인가된 DAC 신호가 평균 값에 비하여 큰지 작은지를 확인할 수 있다.
즉, 루프 필터(150) 및 아날로그 경향 추출부(320)는 아날로그 경로를 거쳐 생성된 전압 값과 디지털 경로를 거쳐 보상된 전압 값을 노드 A에서 더하고, 더해진 전압 값을 이전까지 들어온 전압 값인 노드 B의 전압 값과 비교한다. 이에 따라, DAC(140)에서의 보상이 적절한지를 판별하고, 아날로그 경향을 추출한다.
도 7은 본 발명의 한 실시예에 따른 디지털 경향 추출부(310)의 동작을 나타낸다.
도 7을 참고하면, 누산기(130)로부터 출력된 디지털 코드가 디지털 경향 추출부(310)의 IIR 필터를 통과하면, 평균 값이 얻어진다. 감산기(subtractor)를 이용하여 평균 값과 현재의 디지털 코드를 비교하고, 디지털 경향을 추출한다.
도 8은 본 발명의 한 실시예에 따라 보정부(330)가 아날로그 경향과 디지털 경향을 이용하여 DAC의 변환 이득 k를 조절하는 방법을 나타낸다.
도 8을 참고하면, 보정부(330)의 XOR 연산 모듈은 아날로그 경향과 디지털 경향을 비교한다. 보정부(330)의 계수 모듈(UP/DOWN 카운터)은 아날로그 경향과 디지털 경향이 동일한 경우 DAC(140)의 변환 이득 k를 낮추고, 아날로그 경향과 디지털 경향이 동일하지 않다면 DAC(140)의 변환 이득 k를 높인다.
이 과정을 수회 반복하여 최소 에러 영역(Least Error Region)에 도달하면, 조절된 k를 DAC에 인가한다. 이에 따라, 주파수 합성기(100)는 양자화 잡음이 최소화된 출력 주파수를 생성할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (15)

  1. 입력 값을 시간에 따라 변화하는 디지털 값으로 출력하는 델타 시그마 변조부,
    상기 디지털 값을 제1 변환 이득에 따라 아날로그 값으로 변환하는 아날로그 경로부,
    상기 입력 값과 상기 디지털 값의 차를 누산하는 누산부,
    상기 누산부의 출력 값을 제2 변환 이득에 따라 보상하는 디지털 아날로그 컨버터,
    상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 출력을 더하여 아날로그 경향을 추출하고, 상기 누산부의 출력으로부터 디지털 경향을 추출하며, 상기 아날로그 경향과 상기 디지털 경향을 비교하여 상기 제2 변환 이득을 조절하는 보정 루프, 그리고
    상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 조절된 제2 변환 이득에 따른 출력을 더하여 출력 주파수를 생성하는 전압 제어 오실레이터
    를 포함하는 주파수 합성기.
  2. 제1항에 있어서,
    상기 보정 루프는
    상기 아날로그 경향을 추출하는 아날로그 경향 추출부,
    상기 디지털 경향을 추출하는 디지털 경향 추출부, 그리고
    상기 아날로그 경향과 상기 디지털 경향을 비교하여 상기 제1 변환 이득과 상기 제2 변환 이득이 같아지도록 상기 제2 변환 이득을 조절하는 보정부
    를 포함하는 주파수 합성기.
  3. 제2항에 있어서,
    상기 보정부는 상기 아날로그 경향과 상기 디지털 경향이 동일하지 않으면 상기 제2 변환 이득을 증가시키고, 상기 아날로그 경향과 상기 디지털 경향이 동일하면 상기 제2 변환 이득을 감소시키는 주파수 합성기.
  4. 제2항에 있어서,
    상기 보정부는 XOR(Exclusive OR) 연산을 이용하여 상기 아날로그 경향과 상기 디지털 경향을 비교하는 주파수 합성기.
  5. 제2항에 있어서,
    상기 아날로그 경향 추출부는
    상기 아날로그 경로부의 출력과 상기 디지털 아날로그 컨버터의 출력을 더한 값에 대한 현재 값과 평균 값을 비교하여 상기 아날로그 경향을 추출하는 주파수 합성기.
  6. 제2항에 있어서,
    상기 디지털 경향 추출부는 상기 누산부의 현재 출력과 평균 출력을 비교하여 상기 디지털 경향을 추출하는 주파수 합성기.
  7. 주파수 합성기의 출력 주파수 생성 방법에 있어서,
    입력 값을 시간에 따라 변화하는 디지털 값으로 출력하는 단계,
    상기 디지털 값을 제1 변환 이득에 따라 아날로그 값으로 변환하는 단계,
    상기 입력 값과 상기 디지털 값의 차를 누산하는 단계,
    누산한 값을 제2 변환 이득에 따라 보상하는 단계,
    상기 아날로그 값 및 상기 제2 변환 이득에 따라 보상한 값으로부터 추출된 아날로그 경향과 상기 누산한 값으로부터 추출된 디지털 경향을 이용하여 상기 제2 변환 이득을 보정하는 단계, 그리고
    상기 아날로그 값과 보정된 제2 변환 이득에 따라 보상한 값을 이용하여 출력 주파수를 생성하는 단계
    를 포함하는 출력 주파수 생성 방법.
  8. 제7항에 있어서,
    상기 보정하는 단계는,
    상기 아날로그 값 및 상기 제2 변환 이득에 따라 보상한 값을 더하여 상기 아날로그 경향을 추출하는 단계,
    상기 누산한 값으로부터 디지털 경향을 추출하는 단계, 그리고
    상기 아날로그 경향과 상기 디지털 경향을 비교하여 상기 제1 변환 이득과 상기 제2 변환 이득이 같아지도록 상기 제2 변환 이득을 조절하는 단계
    를 포함하는 출력 주파수 생성 방법.
  9. 제8항에 있어서,
    상기 조절하는 단계는
    상기 아날로그 경향과 상기 디지털 경향을 비교하는 단계, 그리고
    상기 아날로그 경향과 상기 디지털 경향이 동일하지 않으면 상기 제2 변환 이득을 증가시키고, 상기 아날로그 경향과 상기 디지털 경향이 동일하면 상기 제2 변환 이득을 감소시키는 단계
    를 포함하는 출력 주파수 생성 방법.
  10. 제9항에 있어서,
    상기 비교하는 단계는 상기 아날로그 경향과 상기 디지털 경향을 XOR 연산하는 단계를 포함하는 출력 주파수 생성 방법.
  11. 주파수 합성기의 변환 이득 보정 방법에 있어서,
    델타 시그마 변조기로부터 출력된 디지털 값으로부터 아날로그 값을 생성하는 단계,
    디지털 아날로그 컨버터의 미리 설정된 변환 이득을 이용하여 상기 디지털 값으로부터 보상 값을 생성하는 단계,
    상기 아날로그 값 및 상기 보상 값으로부터 아날로그 경향을 추출하는 단계,
    상기 디지털 값으로부터 디지털 경향을 추출하는 단계, 그리고
    상기 아날로그 경향과 상기 디지털 경향으로부터 상기 디지털 아날로그 컨버터의 변환 이득을 보정하는 단계
    를 포함하는 변환 이득 보정 방법.
  12. 제11항에 있어서,
    상기 보정하는 단계는
    상기 상기 아날로그 경향과 상기 디지털 경향이 동일하지 않으면 상기 변환 이득을 증가시키고, 상기 아날로그 경향과 상기 디지털 경향이 동일하면 상기 변환 이득을 감소시키는 단계
    를 포함하는 변환 이득 보정 방법.
  13. 제11항에 있어서,
    상기 보정하는 단계는
    상기 아날로그 경향과 상기 디지털 경향을 XOR 연산을 이용하여 비교하는 단계
    를 포함하는 변환 이득 보정 방법.
  14. 제11항에 있어서,
    상기 아날로그 경향을 추출하는 단계에서는,
    상기 아날로그 값과 상기 보상 값을 더한 값에 대한 현재 값과 평균 값을 비교하여 상기 아날로그 경향을 추출하는 변환 이득 보정 방법.
  15. 제11항에 있어서,
    상기 디지털 경향을 추출하는 단계에서는,
    상기 디지털 값의 현재 값과 평균 값을 비교하여 상기 디지털 경향을 추출하는 변환 이득 보정 방법.
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