JP2012165169A

JP2012165169A - Ａ／ｄ変換器及び半導体装置

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Publication number: JP2012165169A
Application number: JP2011023791A
Authority: JP
Inventors: Hiroyuki Okada; 博之岡田; Naohiro Matsui; 直大松井
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-02-07
Filing date: 2011-02-07
Publication date: 2012-08-30
Also published as: US20120200440A1

Abstract

【課題】製造ばらつきや温度変化に依存することなく、ノイズシェーピング特性を一定に保つことができる、簡易な構成のＡ／Ｄ変換器及び半導体装置を提供すること。
【解決手段】本発明の一態様である半導体装置１０００は、デルタシグマ変調器１０１、入力切り換えスイッチ１１及び制御ロジック回路５を有する。デルタシグマ変調器１０１は、制御信号Ｒｃｏｎに応じて内部回路の時定数を変更することができる。入力切り換えスイッチ１１は、入力振幅電圧Ｖｉｎ又は参照電圧Ｖｒｅｆｃのいずれかを、デルタシグマ変調器１０１へ選択的に入力させる。制御ロジック回路５は、デルタシグマ変調器１０１の出力に結合され、制御信号Ｒｃｏｎを生成する。
【選択図】図１

Description

本発明はＡ／Ｄ変換器及び半導体装置に関し、特に連続型デルタシグマＡ／Ｄ変換器とこれを用いた半導体装置に関する。

電子機器においては、アナログ−デジタル変換器（以下、Ａ／Ｄ変換器と称する）により、アナログ信号をデジタル信号に変換する処理が行われる。Ａ／Ｄ変換器の例として、例えばデルタシグマ変調器を用いた、連続型デルタシグマＡ／Ｄ変換器が知られている（特許文献１）。連続型デルタシグマＡ／Ｄ変換器では、抵抗及び容量で構成される積分器が用いられる。そのため、サンプリングが不要であり、アンプの帯域を緩和することができる。その結果、連続型デルタシグマＡ／Ｄ変換器は、比較的高速に動作することができるという特徴を有する。

以下、図を参照して、通常の連続型デルタシグマＡ／Ｄ変換器について説明する。図８は、通常の連続型デルタシグマＡ／Ｄ変換器４００の構成例を示すブロック図である。連続型デルタシグマＡ／Ｄ変換器４００は、図８に示すように、積分器４１、比較器４２及び帰還デジタル−アナログ変換器（以下、帰還Ｄ／Ａ変換器と称する）４３により構成される。

積分器４１は、増幅器ＡＭＰ４１、抵抗Ｒｉ、容量Ｃｓにより構成される。増幅器ＡＭＰ４１の反転入力は、抵抗Ｒｉを介して、入力Ｘと接続される。また、増幅器ＡＭＰ４１の入出力間は、容量Ｃｓを介して接続される。増幅器ＡＭＰ４１の非反転入力は接地（ＧＮＤ）される。比較器４２は、増幅器ＡＭＰ４２により構成される。増幅器ＡＭＰ４２の反転入力は、増幅器ＡＭＰ４１の出力と接続される。増幅器ＡＭＰ４１の非反転入力は接地（ＧＮＤ）される。増幅器ＡＭＰ４２の出力は、出力Ｙと接続される。帰還Ｄ／Ａ変換器４３は、Ｄ／Ａ変換器デコーダ４４、抵抗ＲＤＡＣ、スイッチ４５により構成される。Ｄ／Ａ変換器デコーダ４４は、出力ＹをサンプリングクロックＳＣＬＫに応じてデコードした差動信号（φ＋及びφ−）を、スイッチ４５に供給する。スイッチ４５は、差動信号に応じて、電圧＋Ｖｒｅｆ又は−Ｖｒｅｆを、抵抗ＲＤＡＣを介して、増幅器ＡＭＰ４１の反転入力に供給する。

連続型デルタシグマＡ／Ｄ変換器４００では、帰還Ｄ／Ａ変換器４３のサンプリングクロックＳＣＬＫにジッタがあると、帰還Ｄ／Ａ変換器４３によって帰還される電荷量にノイズ（ジッタ成分）が重畳される。その結果、システム全体の性能が低下してしまうという課題があった。

この課題の対策として、例えば、帰還Ｄ／Ａ変換器に、抵抗及び容量で構成されるスイッチトキャパシタを設けた連続型デルタシグマＡ／Ｄ変換器が知られている（非特許文献１）。

上述の連続型デルタシグマＡ／Ｄ変換器は、積分器が抵抗及び容量により構成される。そのため、積分器は、抵抗及び容量により決定されるＲＣ時定数を有する。ＲＣ時定数は、連続型デルタシグマＡ／Ｄ変換器のノイズシェーピング特性を決定する重要なパラメータである。そのため、製造ばらつきや温度変化による抵抗値及び容量値の変動（以下、ＲＣばらつきと称する）は、出力信号のＳＮ比を劣化させる原因となる。図９は、ＲＣばらつきによる連続型デルタシグマＡ／Ｄ変換器の出力信号のＳＮ比を模式的に示すグラフである。図９に示すように、ＲＣばらつきが生じると、ＳＮ比が劣化することが理解できる。従って、製造ばらつきや温度変化に起因するＲＣばらつきを補正する必要がある。

ＲＣばらつきの補正方法として、ＲＣばらつき補正用の回路を設ける構成が一般に知られている（特許文献２）。図１０は、フィルタのＲＣばらつきを補正する回路の構成例を示す回路図である。被比較回路６０では、可変電流源６１からの電流を、スイッチ６３を介して容量６２に供給する。これにより、容量６２を一定の時間で充放電させる。そして、比較器５３は、容量６２の過渡電圧Ｖｒｃと、基準回路７０の電流源７１及び抵抗７２により生成される基準電圧ＶＲＥＦと、を比較し、比較結果電圧Ｓ３を出力する。ロジック回路５２は、一定時刻の容量６２の過渡電圧Ｖｒｃが基準電圧ＶＲＥＦと等しくなるように、デジタル信号Ｓ２により可変電流源６１を制御する。

この際、デジタル信号Ｓ２は、抵抗７２の抵抗値と容量６２の容量値との積が一定になる値に設定される。そのため、プログラマブルなフィルタ５１にデジタル信号Ｓ２を入力すると、フィルタ５１のＲＣばらつきを補正し、フィルタ５１のカットオフ周波数を維持することができる。この方法は、ＲＣばらつきを補正することによりフィルタのカットオフ周波数を一定に保つための方法であるが、連続型デルタシグマＡ／Ｄ変換器のＲＣばらつき低減にも適用することができる。

特開２００６−３３３０５３号公報特開２００９−２８４１３０号公報

Maurits Ortmanns, et al. "A Continuous-Time Sigma-Delta Modulator with Reduced Jitter Sensitivity", Proc. ESSCIRC, 2002, pp.287-290.

しかしながら、発明者は、上述の補正用の回路により連続型デルタシグマＡ／Ｄ変換器のＲＣばらつきを補正する手法には問題点が有ることを見出した。この手法では、ＲＣばらつきの補正対象となる回路（例えば、図１０のフィルタ５１）以外に、別途補正用の回路を設けることが必須である。そのため、回路規模及び消費電力が増大してしまう。その結果、小型化及び低消費電力化が要求されるシステムへの連続型デルタシグマＡ／Ｄ変換器の搭載を阻害する。

本発明の一態様である半導体装置は、制御信号に応じて内部回路の時定数を変更可能なデルタシグマ変調器と、入力信号及び所定の基準電圧のいずれかを、前記デルタシグマ変調器へ選択的に入力させる切替回路と、前記デルタシグマ変調器の出力に結合され、前記制御信号を生成する制御回路と、を備えるものである。本発明の一態様である半導体装置では、切替回路がデルタシグマ変調器に所定の基準電圧を供給する。制御回路は、デルタシグマ変調器の出力を監視し、出力が所望の値になるように、制御信号により、デルタシグマ変調器の内部回路の時定数を調整することができる。

本発明の一態様であるＡ／Ｄ変換器は、第１の抵抗及び第１の容量を有し、前記第１の抵抗及び前記第１の容量により決定される時定数を有する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器からのデジタル信号をアナログ信号に変換して、前記積分器に帰還させる帰還Ｄ／Ａ変換器と、切り換えにより入力振幅電圧又は参照電圧生成回路からの参照電圧を前記積分器に供給する第１のスイッチと、前記第１のスイッチの切り換えを制御し、前記量子化器からの前記デジタル信号に応じて生成したデジタル出力に応じて前記積分器の時定数を制御する制御回路と、を備えるものである。本発明の一態様であるＡ／Ｄ変換器では、制御回路が第１のスイッチを制御して、積分器に参照電圧を供給する。そして、制御回路は、デジタル出力を監視し、デジタル出力が所望の値になるように、積分器の時定数を調整することができる。

製造ばらつきや温度変化に依存することなく、ノイズシェーピング特性を一定に保つことができる、簡易な構成のＡ／Ｄ変換器及び半導体装置を提供することができる。

実施の形態１にかかる半導体装置１０００の要部の構成を示すブロック図である。デルタシグマ変調器１０１における入力Ｘと出力Ｙとの関係を説明するための要部のブロック図である。デジタル出力ＤＯのＲＣばらつき依存性を模式的に示すグラフである。実施の形態２にかかる半導体装置２０００の要部の構成を示すブロック図である。実施の形態３にかかる半導体装置３０００の要部の構成を示すブロック図である。半導体装置３０００におけるキャリブレーション動作を模式的に示すグラフである。実施の形態４にかかる半導体装置４０００の要部の構成を示すブロック図である。通常の連続型デルタシグマＡ／Ｄ変換器４００の構成例を示すブロック図である。ＲＣばらつきによる連続型デルタシグマＡ／Ｄ変換器の出力信号のＳＮ比を模式的に示すグラフである。フィルタのＲＣばらつきを補正する回路の構成例を示す回路図である。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
まず、実施の形態１にかかる半導体装置１０００について説明する。図１は、実施の形態１にかかる半導体装置１０００の要部の構成を示すブロック図である。半導体装置１０００は、図１に示すように、Ａ／Ｄ変換器１００及び参照電圧生成回路６を有する。Ａ／Ｄ変換器１００は、連続型デルタシグマＡ／Ｄ変換器として構成される。

Ａ／Ｄ変換器１００は、デルタシグマ変調器１０１、入力切り換えスイッチ１１及び制御ロジック回路５を有する。デルタシグマ変調器１０１は、積分器２１、量子化器４及び帰還デジタルアナログ変換器（以下、帰還Ｄ／Ａ変換器と称する）３１を有する。

入力切り換えスイッチ１１には、参照電圧生成回路６から、参照電圧Ｖｒｅｆｃが入力される。また、入力切り換えスイッチ１１には、外部から入力振幅電圧Ｖｉｎが入力される。入力切り換えスイッチ１１は、制御ロジック回路５からの制御信号Ｓｃｏｎに応じて、参照電圧Ｖｒｅｆｃ及び入力振幅電圧Ｖｉｎのいずれか一方を、積分器２１へ出力する。なお、入力切り換えスイッチ１１には、参照電圧生成回路６から、少なくとも１つの参照電圧が供給される。

積分器２１は、可変抵抗Ｒ２１、増幅器ＡＭＰ、容量Ｃ２１を有する。可変抵抗Ｒ２１は、入力切り換えスイッチ１１の出力と増幅器ＡＭＰの入力との間に接続される。可変抵抗Ｒ２１は、制御ロジック回路５からの制御信号Ｒｃｏｎにより、抵抗値が制御される。増幅器ＡＭＰの出力は、量子化器４の入力と接続される。容量Ｃ２１は、増幅器ＡＭＰの入出力間に接続される。

量子化器４は、積分器２１からの出力を量子化し、量子化したＰＤＭ（Pulse Density Modulation）信号ＰＤＭを、制御ロジック回路５及び帰還Ｄ／Ａ変換器３１へ出力する。ここで、ＰＤＭ信号とは、入力信号の大きさに応じてパルス密度が変調されたデジタル信号である。

帰還Ｄ／Ａ変換器３１は、増幅器ＡＭＰの入力とグランドとの間に直列された、抵抗Ｒ３１、スイッチＳＷ及び容量Ｃ３１により構成される。スイッチＳＷは、量子化器４からのＰＤＭ信号ＰＤＭによりスイッチングされる。これにより、スイッチＳＷは、抵抗Ｒ３１と容量Ｃ３１とを接続し、又は、容量Ｃ３１に参照電圧生成回路６からの参照電圧Ｖｒｅｆを供給して、容量Ｃ３１を充電する。

制御ロジック回路５は、デジタル出力生成部５ａ及び比較部５ｂを有する。デジタル出力生成部５ａは、例えばＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）であるデシメーションフィルタを有する。デジタル出力生成部５ａは、量子化器４からのＰＤＭ信号ＰＤＭを受け、受けたＰＤＭ信号ＰＤＭを、例えばデシメーションフィルタにより、デジタル出力（デジタルコード）ＤＯに変換する。比較部５ｂは、予め記憶された期待値とデジタル出力ＤＯとの値を比較する。比較部５ｂは、比較結果に応じて、制御信号Ｓｃｏｎ、Ｒｃｏｎ及びＶｃｏｎを生成する。

参照電圧生成回路６は、制御ロジック回路５からの制御信号Ｖｃｏｎを受け、制御信号Ｖｃｏｎに応じた値の参照電圧Ｖｒｅｆｃを入力切り換えスイッチ１１に供給する。また、参照電圧生成回路６は、帰還Ｄ／Ａ変換器３１のスイッチＳＷに、参照電圧Ｖｒｅｆを供給する。なお、参照電圧生成回路６は、制御信号Ｖｃｏｎに応じて、参照電圧Ｖｒｅｆの値を制御することも可能である。

続いて、デルタシグマ変調器１０１の入力と出力との関係について説明する。図２は、デルタシグマ変調器１０１における入力Ｘと出力Ｙとの関係を説明するためのブロック図である。図２に示すように、デルタシグマ変調器１０１には、アナログ信号である入力Ｘが入力される。これに対し、出力Ｙは、ＰＤＭ信号として出力される。例えば、単位時間当たりの入力Ｘが単位時間当たりの帰還量Ｖよりもわずかに小さい場合には、ＰＤＭ信号におけるＨＩＧＨ状態の密度が高くなるように動作する。他方、単位時間あたりの入力Ｘが単位時間当たりの帰還量Ｖに比べてより小さくなると、ＰＤＭ信号におけるＨＩＧＨ状態の密度が低くなるように動作する。つまり、出力Ｙは、単位時間当たりの入力Ｘと単位時間当たりの帰還量Ｖとの比によって、ＨＩＧＨ状態の密度が変化する。従って、ＰＤＭ信号のＨＩＧＨ状態の密度はＸ／Ｖに比例するので、デジタル出力ＤＯはＸ／Ｖに比例する。

デルタシグマ変調器１０１の場合、入力振幅電圧をＶｉｎ、単位時間をＴｓ（クロック周期）、可変抵抗Ｒ２１の抵抗値をＲｉｎとすると、単位時間当たりの入力Ｘは、以下の式（１）で表される。

また、容量Ｃ３１の容量値をＣｄａｃとすると、単位時間当たりの帰還量Ｖは、以下の式（２）で表される。

上述のように、デジタル出力ＤＯはＸ／Ｙに比例する。従って、デジタル出力ＤＯは以下の式（３）で表される。

ここで、入力振幅電圧Ｖｉｎの代わりに、既知の参照電圧Ｖｒｅｆｃが入力される場合について検討する。参照電圧Ｖｒｅｆｃは、バンドギャップリファレンス回路等により生成される、一定の電圧である。よって、参照電圧Ｖｒｅｆｃは、製造ばらつきや温度変化によらず一定の値に維持される。この場合、可変抵抗Ｒ２１の抵抗値Ｒｉｎ、容量Ｃ３１の容量値Ｃｄａｃ、参照電圧Ｖｒｅｆの値が一定であれば、デジタル出力ＤＯは一定の期待値となる。

参照電圧Ｖｒｅｆは、参照電圧Ｖｒｅｆｃと同様に、バンドギャップリファレンス回路等により生成される一定の電圧である。よって、参照電圧Ｖｒｅｆは、製造ばらつきや温度変化によらず一定の値に維持される。従って、デジタル出力ＤＯのばらつきは、製造ばらつきや温度変化による、可変抵抗Ｒ２１の抵抗値Ｒｉｎ及び容量Ｃ３１の容量値Ｃｄａｃのばらつき（以下、ＲＣばらつきと呼称する）のみに依存することになる。

図３は、デジタル出力ＤＯのＲＣばらつき依存性を模式的に示すグラフである。図３に示すように、入力に対するデジタル出力ＤＯの値は、ＲＣばらつきにより変動する。従って、参照電圧Ｖｒｅｆｃを入力した状態で、デジタル出力ＤＯが所定の値になるように可変抵抗Ｒ２１の抵抗値Ｒｉｎを決定すれば、製造ばらつきや温度変化によらず、Ｒｉｎ×Ｃｄａｃの値を一定にすることができる。ここで、半導体集積回路においては、容量Ｃ３１の容量値Ｃｄａｃと積分器２１の容量Ｃ２１の容量値Ｃｆとは、同様のばらつきを有する。そのため、Ｒｉｎ×Ｃｄａｃの値を一定にすると、Ｒｉｎ×Ｃｆの値も同様に一定に保つことが可能となる。つまり、既知の参照電圧Ｖｒｅｆｃを供給して可変抵抗Ｒ２１の抵抗値Ｒｉｎの値を調整することにより、所望の期待値（出力）を得ることができるようにデルタシグマ変調器１０１のキャリブレーションを行うことが可能である。

続いて、本実施の形態にかかる半導体装置１０００の動作について説明する。制御ロジック回路５は、外部からのキャリブレーション開始信号（不図示）に応じて、デルタシグマ変調器１０１のキャリブレーションを行う。キャリブレーションを行うために、比較部５ｂは、制御信号Ｖｃｏｎにより、参照電圧生成回路６が出力する参照電圧Ｖｒｅｆｃの値を設定する。そして、比較部５ｂは、制御信号Ｓｃｏｎにより、切り換えスイッチ１１の接続を、参照電圧Ｖｒｅｆｃ側に切り換える。

その後、デジタル出力生成部５ａは、積分器２１に参照電圧Ｖｒｅｆｃが供給されている状態で、ＰＤＭ信号ＰＤＭを監視する。ここで、比較部５ｂには、設定した参照電圧Ｖｒｅｆｃ（入力Ｘ）に対するデジタル出力ＤＯの期待値が、予め記憶されている。比較部５ｂは、デジタル出力ＤＯと期待値とを比較する。そして、比較部５ｂは、比較結果に応じて、積分器２１の可変抵抗Ｒ２１の抵抗値を調整する。すなわち、制御ロジック回路５は、積分器２１のＲＣ時定数を調整することができる。

比較部５ｂは、デジタル出力ＤＯが期待値よりも小さい場合には、デジタル出力ＤＯの値が期待値に近づくように、可変抵抗Ｒ２１の抵抗値を小さくする。他方、デジタル出力ＤＯが期待値よりも大きい場合には、デジタル出力ＤＯの値が期待値に近づくように、可変抵抗Ｒ２１の抵抗値を大きくする。これにより、制御ロジック回路５は、デジタル出力ＤＯの値と期待値とが一致するように、可変抵抗Ｒ２１の抵抗値を決定する。

可変抵抗Ｒ２１の抵抗値の調整が完了したならば、比較部５ｂは、制御信号Ｖｃｏｎにより、入力切り換えスイッチ１１を入力振幅電圧Ｖｉｎ側に切り換えて、キャリブレーション動作を終了する。

なお、可変抵抗Ｒ２１を複数の抵抗Ｒにより構成し、直列接続又は並列接続された抵抗Ｒの数を変化させることにより可変抵抗Ｒ２１の抵抗値を変化させることができる。この構成では、可変抵抗Ｒ２１の抵抗値は離散的に変化する。

本構成によれば、簡単な構成の制御ロジック回路により、デルタシグマ変調器のキャリブレーションが可能である。そのため、図１０におけるような、ＲＣばらつきを補正するための回路を別途設ける必要が無い。すなわち、本構成によれば、プロセスばらつきや温度変化による積分器のＲＣばらつきに起因する、ノイズシェーピング特性の悪化を防止することが可能である。また、本構成の回路構成は、可変抵抗の抵抗値を調整するための軽微な部品を追加するのみであるので、回路面積及び消費電力を削減することが可能となる。なお、参照電圧Ｖｒｅｆｃは半導体装置で普通に用いられる参照電圧生成回路で容易に生成することができるため、参照電圧Ｖｒｅｆの供給による回路規模の増加は無視し得る程小さい。

実施の形態２
次に、実施の形態２にかかる半導体装置２０００について説明する。図４は、実施の形態２にかかる半導体装置２０００の要部の構成を示すブロック図である。半導体装置２０００は、実施の形態１にかかるＡ／Ｄ変換器１００をＡ／Ｄ変換器２００に入れ換えた構成を有する。Ａ／Ｄ変換器２００は、デルタシグマ変調器１０１をデルタシグマ変調器２０１に入れ換えた構成を有する。デルタシグマ変調器２０１は、積分器２１及び帰還Ｄ／Ａ変換器３１を、それぞれ積分器２２及び帰還Ｄ／Ａ変換器３２に入れ換えた構成を有する。デルタシグマ変調器２０１のその他の構成は、デルタシグマ変調器１０１と同様であるので、説明を省略する。また、制御ロジック回路５の比較部５ｂは、予め記憶された期待値とデジタル出力ＤＯとの値を比較する。比較部５ｂは、比較結果に応じて、制御信号Ｓｃｏｎ、Ｃｃｏｎ１、Ｃｃｏｎ２及びＶｃｏｎを生成する。半導体装置２０００のその他の構成は、半導体装置１０００と同様であるので、説明を省略する。

積分器２２は、抵抗Ｒ２２、増幅器ＡＭＰ、可変容量Ｃ２２を有する。抵抗Ｒ２２は、入力切り換えスイッチ１１の出力と増幅器ＡＭＰの入力との間に接続される。増幅器ＡＭＰの出力は、量子化器４の入力と接続される。可変容量Ｃ２２は、増幅器ＡＭＰの入出力間に接続される。可変容量Ｃ２２は、制御ロジック回路５からの制御信号Ｃｃｏｎ１により、容量値が制御される。

帰還Ｄ／Ａ変換器３２は、帰還Ｄ／Ａ変換器３１の容量Ｃ３１を可変容量Ｃ３２に入れ換えた構成を有する。可変容量Ｃ３２は、制御ロジック回路５からの制御信号Ｃｃｏｎ２により、容量値が制御される。帰還Ｄ／Ａ変換器３２のその他の構成は、帰還Ｄ／Ａ変換器３１と同様であるので、説明を省略する。

続いて、本実施の形態にかかる半導体装置２０００の動作について説明する。本実施の形態においては、抵抗Ｒ２２の抵抗値はＲｉｎ、可変容量Ｃ２２の容量値はＣｆ、可変容量Ｃ３２の容量値はＣｄａｃである。よって、半導体装置２０００においても、上述の式（１）〜（３）が成立する。

制御ロジック回路５は、外部からのキャリブレーション開始信号（不図示）に応じて、デルタシグマ変調器２０１のキャリブレーションを行う。キャリブレーションを行うために、比較部５ｂは、制御信号Ｖｃｏｎにより、参照電圧生成回路６が出力する参照電圧Ｖｒｅｆｃの値を設定する。そして、比較部５ｂは、制御信号Ｓｃｏｎにより、入力切り換えスイッチ１１の接続を、参照電圧Ｖｒｅｆｃ側に切り換える。

その後、デジタル出力生成部５ａは、積分器２２に参照電圧Ｖｒｅｆｃが供給されている状態で、ＰＤＭ信号ＰＤＭを監視する。ここで、比較部５ｂには、設定した参照電圧Ｖｒｅｆｃ（入力Ｘ）に対するデジタル出力ＤＯの期待値が、予め記憶されている。比較部５ｂは、デジタル出力ＤＯと期待値とを比較する。そして、比較部５ｂは、比較結果に応じて、帰還Ｄ／Ａ変換器３２の可変容量Ｃ３２の容量値Ｃｄａｃを調整する。

比較部５ｂは、デジタル出力ＤＯが期待値よりも小さい場合には、デジタル出力ＤＯの値が期待値に近づくように、可変容量Ｃ３２の容量値Ｃｄａｃを小さくする。他方、デジタル出力ＤＯが期待値よりも大きい場合には、デジタル出力ＤＯの値が期待値に近づくように、可変容量Ｃ３２の容量値Ｃｄａｃを大きくする。

また、可変容量Ｃ３２の容量値Ｃｄａｃと積分器２２の可変容量Ｃ２２の容量値Ｃｆとは、同様のばらつきを有する。よって、比較部５ｂは、可変容量Ｃ３２の容量値Ｃｄａｃの調整幅に対応して、可変容量Ｃ２２の容量値Ｃｆを調整する。すなわち、制御ロジック回路５は、積分器２２のＲＣ時定数を調整することができる。

可変容量Ｃ２２及びＣ３２の面積が同等である場合には、比較部５ｂは、可変容量Ｃ３２の容量値Ｃｄａｃの調整幅と同じ分だけ、可変容量Ｃ２２の容量値Ｃｆを調整する。また、可変容量Ｃ２２及びＣ３２の面積が異なる場合には、比較部５ｂは、可変容量Ｃ３２の容量値Ｃｄａｃの調整幅に、可変容量Ｃ３２に対する可変容量Ｃ２２の面積比を乗じた分だけ、可変容量Ｃ２２の容量値Ｃｆを調整する。これにより、制御ロジック回路５は、デジタル出力ＤＯの値と期待値とが一致するように、可変容量Ｃ２２及びＣ３２の抵抗値を決定する。

可変容量Ｃ２２及びＣ３２の容量値の調整が完了したならば、比較部５ｂは、制御信号Ｖｃｏｎにより、入力切り換えスイッチを入力振幅電圧Ｖｉｎ側に切り換えて、キャリブレーション動作を終了する。

なお、可変容量Ｃ３２を複数の容量Ｃにより構成し、直列接続又は並列接続された容量Ｃの数を変化させることにより可変容量Ｃ３２の容量値Ｃｄａｃを変化させることができる。この構成では、可変容量Ｃ３２の容量値Ｃｄａｃは離散的に変化する。これは、可変容量Ｃ２２でも同様である。

よって、本構成によれば、半導体装置１０００と同様の作用効果を奏する半導体装置２０００を提供することが可能である。

実施の形態３
次に、実施の形態３にかかる半導体装置３０００について説明する。図５は、実施の形態３にかかる半導体装置３０００の要部の構成を示すブロック図である。半導体装置３０００は、実施の形態１にかかるＡ／Ｄ変換器１００をＡ／Ｄ変換器３００に入れ換えた構成を有する。Ａ／Ｄ変換器３００は、実施の形態１にかかるＡ／Ｄ変換器１００の入力切り換えスイッチ１１を、入力切り換えスイッチ１２に入れ換えた構成を有する。半導体装置３０００のその他の構成は、半導体装置１０００と同様であるので、説明を省略する。なお、参照電圧生成回路６は、参照電圧Ｖｒｅｆｃ及びＶｒｅｆ以外にも、参照電圧Ｖｒｅｆｃを反転させた参照電圧−Ｖｒｅｆｃを出力する。

入力切り換えスイッチ１２は、３つの入力に、それぞれ参照電圧Ｖｒｅｆｃ、参照電圧−Ｖｒｅｆｃ、入力振幅電圧Ｖｉｎが入力される。入力切り換えスイッチ１２は、制御ロジック回路５からの制御信号Ｓｃｏｎに応じて、参照電圧Ｖｒｅｆｃ、参照電圧−Ｖｒｅｆｃ及び入力振幅電圧Ｖｉｎのいずれかを、積分器２１へ出力する。

つまり、本実施の形態では、参照電圧Ｖｒｅｆｃ及び参照電圧−Ｖｒｅｆｃについて、２通りのキャリブレーション動作を行うことが可能である。図６は、半導体装置３０００におけるキャリブレーション動作を模式的に示すグラフである。図６において、値Ｖａｌ１は、キャリブレーション前のデルタシグマ変調器１０１に参照電圧Ｖｒｅｆｃを供給した場合のデジタル出力ＤＯの値である。値Ｖａｌ２は、キャリブレーション前のデルタシグマ変調器１０１に参照電圧−Ｖｒｅｆｃを供給した場合のデジタル出力ＤＯの値である。期待値＋Ｅは、デルタシグマ変調器１０１に参照電圧Ｖｒｅｆｃを供給した場合に出力されるべきデジタル出力ＤＯの期待値である。期待値−Ｅは、デルタシグマ変調器１０１に参照電圧Ｖｒｅｆｃを供給した場合に出力されるべきデジタル出力ＤＯの期待値である。なお、キャリブレーション前のデルタシグマ変調器１０１の特性を特性線Ｌ６１で表示し、キャリブレーション後の目標特性を特性線Ｌ６２で表示する。

図６に示すように、キャリブレーション前（特性線Ｌ６１）においては、値Ｖａｌ１及び値Ｖａｌ２が、それぞれ期待値＋Ｅ及び−Ｅから乖離しているのみならず、特性線Ｌ６１は、原点を通過していない。つまり、キャリブレーション前のデルタシグマ変調器１０１の特性を２点測定することで、ＲＣばらつき（特性線Ｌ６１の傾き）のみならず、ＲＣばらつき以外の、例えばＤＣオフセット等のデルタシグマ変調器１０１の特性のずれを検出することができる。

つまり、本構成によれば、参照電圧Ｖｒｅｆｃ及び−Ｖｒｅｆｃを供給してキャリブレーションを行うことにより、デルタシグマ変調器１０１の特性を特性線Ｌ６２に一致させることが可能である。従って、本構成によれば、ＲＣばらつき（特性線Ｌ６１の傾き）のみならず、ＲＣばらつき以外の特性のずれを補正することができる半導体装置を提供することができる。

実施の形態４
次に、実施の形態４にかかる半導体装置４０００について説明する。図７は、実施の形態４にかかる半導体装置４０００の要部の構成を示すブロック図である。半導体装置４０００は、参照電圧生成回路６から、入力切り換えスイッチ１１及びスイッチＳＷに、同一の参照電圧Ｖｒｅｆが入力される。半導体装置４０００のその他の構成は、半導体装置１０００と同様であるので、説明を省略する。

本構成によれば、参照電圧生成回路６が生成する参照電圧の数を削減することができる。これにより、参照電圧生成回路６の構成を簡易化し、参照電圧生成回路６の回路規模を抑制することが可能となる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１〜３においても、実施の形態４と同様に、入力切り換えスイッチ及び帰還Ｄ／Ａ変換器のスイッチに、同一の参照電圧を供給してもよい。また、実施の形態１、２及び４においても、実施の形態３と同様に、入力切り換えスイッチ１１を入力切り換えスイッチ１２に入れ換えることができる。

実施の形態１及び２は、適宜組み合わせて、可変抵抗の抵抗値及び可変容量の抵抗値を調整することも可能である。また、実施の形態１及び２にかかる構成を組み合わせた、可変抵抗の抵抗値及び可変容量の抵抗値を調整する構成に、実施の形態３にかかる入力切り換えスイッチ１２を適用することも可能である。さらに、本構成においても、実施の形態４と同様に、入力切り換えスイッチ及び帰還Ｄ／Ａ変換器のスイッチに、同一の参照電圧を供給してもよい。

上述の実施の形態では、連続型デルタシグマ変調器の構成として、最もシンプルな１次の積分器を使った構成について説明したが、この例に限られない。つまり、２次以上の積分器を適用するＤ／Ａ変換器を構成とすることが可能である。また、上述の実施の形態では、説明を簡略化するためにシングルエンドの構成について説明したが、差動構成においても同様の作用効果を奏することができることはいうまでもない。

上述の実施の形態では、制御ロジック回路を独立した回路ブロックとして説明したが、制御ロジック回路は、半導体装置内に設けられた別のロジック回路に組み込まれていてもよい。通常、連続型デルタシグマ変調器の場合には、量子化器の出力側には、ＰＤＭ信号をデジタルコードに変換するデシメーションフィルタが設けられる。従って、例えば、制御ロジック回路は、デシメーションフィルタが設けられたロジック回路内に組み込まれてもよい。

上述の実施の形態では、参照電圧生成回路はＡ／Ｄ変換器の外部に設けられているが、例えば、Ａ／Ｄ変換器の内部に設けられてもよい。

４量子化器
５制御ロジック回路
５ａデジタル出力生成部
５ｂ比較部
６参照電圧生成回路
１１、１２入力切り換えスイッチ
２１、２２、４１積分器
３１、３２、４４帰還Ｄ／Ａ変換器
４２、５３比較器
４４Ｄ／Ａ変換器デコーダ
４５、６３、ＳＷスイッチ
５１フィルタ
５２ロジック回路
６０被比較回路
６１可変電流源
６２、Ｃ２１、Ｃ３１、Ｃｓ容量
７０基準回路
７１電流源
７２抵抗
１０００、２０００、３０００、４０００半導体装置
１００、２００、３００Ａ／Ｄ変換器
１０１、２０１デルタシグマ変調器
４００連続型デルタシグマＡ／Ｄ変換器
ＡＭＰ、ＡＭＰ４１、ＡＭＰ４２増幅器
Ｃ２２、Ｃ３２可変容量
Ｌ６１、Ｌ６２特性線
ＰＤＭＰＤＭ信号
Ｒ２１可変抵抗
Ｒ２２、Ｒ３１、ＲＤＡＣ、Ｒｉ抵抗
Ｓ２デジタル信号
Ｓ３比較結果電圧
ＳＣＬＫサンプリングクロック
Ｖ帰還量
Ｖｃｏｎ、Ｓｃｏｎ、Ｒｃｏｎ、Ｃｃｏｎ１、Ｃｃｏｎ２制御信号
Ｖｉｎ入力振幅電圧
Ｖｒｃ過渡電圧
Ｖｒｅｆ、Ｖｒｅｆｃ参照電圧
ＶＲＥＦ基準電圧

Claims

制御信号に応じて内部回路の時定数を変更可能なデルタシグマ変調器と、
入力信号及び所定の基準電圧のいずれかを、前記デルタシグマ変調器へ選択的に入力させる切替回路と、
前記デルタシグマ変調器の出力に結合され、前記制御信号を生成する制御回路と、を備える、
半導体装置。
前記制御回路は、前記切替回路が前記所定の基準電圧を選択している期間内に、前記制御信号により前記時定数を変化させ、前記デルタシグマ変調器の出力信号があらかじめ決められた所定の値となるように自動調整することを特徴とする、
請求項１に記載の半導体装置。
前記制御回路が、前記デルタシグマ変調器の出力信号を帯域制限するデジタルフィルタを構成するＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）であることを特徴とする、
請求項２に記載の半導体装置。
前記デルタシグマ変調器の参照電圧を生成する参照電圧生成回路を更に備え、
前記所定の基準電圧が前記参照電圧であることを特徴とする、
請求項３に記載の半導体装置。
第１の抵抗及び第１の容量を有し、前記第１の抵抗及び前記第１の容量により決定される時定数を有する積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器からのデジタル信号をアナログ信号に変換して、前記積分器に帰還させる帰還Ｄ／Ａ変換器と、
切り換えにより入力振幅電圧又は参照電圧生成回路からの第１の参照電圧を前記積分器に供給する第１のスイッチと、
前記第１のスイッチの切り換えを制御し、前記量子化器からの前記デジタル信号に応じて生成したデジタル出力に応じて前記積分器の時定数を制御する制御回路と、を備える、
Ａ／Ｄ変換器。
前記制御回路は、
前記量子化器からの前記デジタル信号をデジタル出力に変換するデジタル出力生成部と、
前記積分器に前記第１の参照電圧が供給される場合に出力されるべき前記デジタル出力の期待値が格納され、前記デジタル出力と前記期待値とを比較する比較部と、を備え、
前記比較部は、前記第１のスイッチを切り換えることにより、前記積分器に前記第１の参照電圧を供給し、前記デジタル出力と前記期待値とが一致するように、前記積分器の時定数を制御することを特徴とする、
請求項５に記載のＡ／Ｄ変換器。
前記積分器は、増幅器を更に有し、
前記第１の抵抗は、前記増幅器の入力と前記第１のスイッチとの間に接続され、
前記第１の容量は、前記増幅器の前記入力と出力との間に接続されることを特徴とする、
請求項５又は６に記載のＡ／Ｄ変換器。
前記帰還Ｄ／Ａ変換器は、
前記量子化器からの前記デジタル信号に応じて開閉する第２のスイッチと、
前記第２のスイッチと直列に接続される第２の容量及び第２の抵抗と、を備え
前記第２のスイッチは、前記量子化器からの前記デジタル信号に応じて前記第２の容量を充電し、前記第２の容量に充電した電荷を前記増幅器の前記入力に供給することを特徴とする、
請求項７に記載のＡ／Ｄ変換器。
前記第２のスイッチは、前記参照電圧生成回路からの第２の参照電圧を前記第２の容量に供給することにより、前記第２の容量を充電することを特徴とする、
請求項８に記載のＡ／Ｄ変換器。
前記第１の抵抗は可変抵抗であり、
前記比較部は、前記第１の抵抗の抵抗値を変化させることにより、前記積分器の前記時定数を制御することを特徴とする、
請求項８又は９に記載のＡ／Ｄ変換器。
前記比較部は、
前記デジタル出力が前記期待値よりも小さい場合には、前記第１の抵抗の抵抗値を小さくし、
前記デジタル出力が前記期待値よりも大きい場合には、前記第１の抵抗の抵抗値を大きくすることを特徴とする、
請求項１０に記載のＡ／Ｄ変換器。
前記第１の抵抗は、複数の抵抗素子を備え、
前記比較部は、直列接続又は並列接続される前記抵抗素子の数を変化させることにより、前記第１の抵抗の抵抗値を変化させることを特徴とする、
請求項１０又は１１に記載のＡ／Ｄ変換器。
前記第１の容量は可変容量であり、
前記比較部は、前記第１の容量の容量値を変化させることにより、前記積分器の前記時定数を制御することを特徴とする、
請求項８又は９に記載のＡ／Ｄ変換器。
前記比較部は、
前記デジタル出力が前記期待値よりも小さい場合には、前記第１の容量の容量値を小さくし、
前記デジタル出力が前記期待値よりも大きい場合には、前記第１の容量の容量値を大きくすることを特徴とする、
請求項１３に記載のＡ／Ｄ変換器。
前記第１の容量は、複数の第１の容量素子からなり、
前記比較部は、直列接続又は並列接続される前記第１の容量素子の数を変化させることにより、前記第１の容量の容量値を変化させることを特徴とする、
請求項１３又は１４に記載のＡ／Ｄ変換器。
前記第２の容量は、可変容量であり、
前記比較部は、
前記量子化器からの前記デジタル出力と前記期待値とが一致するように、前記第２の容量の容量値を制御し、
前記制御による前記第２の容量の容量値の変動幅に応じて、前記第１の容量の容量値を変動させることを特徴とする、
請求項１３乃至１５のいずれか一項に記載のＡ／Ｄ変換器。
前記比較部は、前記第２の容量の容量値の変動幅に前記第２の容量に対する前記第１の容量の面積比を乗じた値だけ、前記第１の容量の容量値を変動させることを特徴とする、
請求項１６に記載のＡ／Ｄ変換器。
前記第２の容量は、複数の第２の容量素子を備え、
前記比較部は、直列接続又は並列接続される前記第２の容量素子の数を変化させることにより、前記第２の容量の容量値を変化させることを特徴とする、
請求項１６又は１７に記載のＡ／Ｄ変換器。
前記比較部は、前記参照電圧生成回路から出力される前記第２の参照電圧の電圧値を制御することを特徴とする、
請求項９乃至１８のいずれか一項に記載のＡ／Ｄ変換器。
前記比較部は、前記参照電圧生成回路から出力される前記第１の参照電圧の電圧値を制御することを特徴とする、
請求項５乃至１９のいずれか一項に記載のＡ／Ｄ変換器。
前記参照電圧生成回路は、相互に電圧値が異なる複数の第１の参照電圧を出力し、
前記第１のスイッチは、切り換えにより、前記入力振幅電圧、又は、複数の前記第１の参照電圧のいずれかを、前記積分器に供給することを特徴とする、
請求項５乃至２０のいずれか一項に記載のＡ／Ｄ変換器。
前記第１の参照電圧は、前記第２の参照電圧と同一の電圧であることを特徴とする、
請求項９乃至２０のいずれか一項に記載のＡ／Ｄ変換器。
前記制御回路は、外部から供給される開始信号に応じて、前記積分器の時定数の制御を開始することを特徴とする、
請求項５乃至２２のいずれか一項に記載のＡ／Ｄ変換器。
前記参照電圧生成回路を更に備えることを特徴とする、
請求項５乃至２３のいずれか一項に記載のＡ／Ｄ変換器。
請求項２４に記載のＡ／Ｄ変換器を備えることを特徴とする、
半導体装置。
請求項５乃至２３のいずれか一項に記載のＡ／Ｄ変換器と、
前記参照電圧生成回路と、を備えることを特徴とする、
半導体装置。