JP5834377B2 - フィルタ回路 - Google Patents

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Description

本発明はフィルタ特性を切り替え可能なフィルタ回路に係り、特に、フィルタ特性の可変幅が細かく且つ範囲が広い場合であっても、回路の増大を抑制できると共に、コストを抑制し得るフィルタ回路に関する。
フィルタ回路の適用として、例えば無線通信機器を考える。この無線通信機器において、高速のデータ通信と、多端末での接続の両立が必要である。そのため、接続端末数が少ない状況では１つの端末で広帯域を使用して高速データ通信を行い、接続端末数が多い状況では１つの端末で狭帯域を使用してデータ通信を行う場合がある。
例えば図２３に示すような一般的な無線通信受信回路の構成の場合には、ミキサ２０３，２０４で変換されたベースバンド信号についてチャネル選択を行うローパスフィルタ（ＬＰＦ）２０７，２０８において、カットオフ周波数を可変にする必要がある。つまり、接続端末数が少ない状況では１つの端末で広帯域を使用することから、図２６（ａ）に示すように、カットオフ周波数を相対的に高くして広帯域にする。また逆に、接続端末数が多い状況では１つの端末で狭帯域を使用することから、図２６（ｂ）に示すように、カットオフ周波数を相対的に低くして狭帯域にする。
ここで、ＬＰＦ２０７，２０８を演算増幅器、抵抗およびキャパシタで構成されるアクティブフィルタで実現し、ＬＳＩに内蔵する場合を考える。フィルタ回路のカットオフ周波数を可変する方法としては、該フィルタ回路内の時定数を決定している素子、即ち抵抗またはキャパシタを可変にすることが考えられる。
例えば、図２７（ａ）に示すＲＣ−ＬＰＦの回路構成では、カットオフ周波数は１/（ＲＦ１・ＣＦ１）に比例することから、抵抗ＲＦ１の値を可変にすることでカットオフ周波数を可変することができる。なお、図２７（ａ）では、抵抗ＲＦ１の値を可変とした場合に、フィルタ回路の利得も変化するので、利得を一定とするために抵抗ＲＧ１の値も可変とする構成としている。
抵抗ＲＦ１を可変抵抗とする構成としては、例えば図２７（ｂ）に示すように、それぞれ抵抗値Ｒ〜抵抗値Ｒｎを持つ抵抗３１１〜３１ｎを並列接続し、個々の抵抗３１１〜３１ｎにスイッチＳ１〜Ｓｎを直列接続した構成がある。ＬＳＩでは、例えば図２７（ｃ）のレイアウト概念図に示すように、ユニット抵抗を多数並べて、各スイッチＳ１〜Ｓｎのオン／オフにより接続するか否かを選択して、抵抗可変を実現することとなる。
また、図２８（ａ）に示すＲＣ−ＬＰＦの回路構成では、カットオフ周波数は１/（ＲＦ２・ＣＦ２）に比例することから、キャパシタＣＦ２の値を可変にすることでカットオフ周波数を可変することができる。
キャパシタＣＦ２を可変容量とする構成としては、例えば図２８（ｂ）に示すように、ユニットキャパシタ３２１〜３２ｎを並列接続し、個々のユニットキャパシタ３２１〜３２ｎにスイッチＳ１〜Ｓｎを直列接続した構成がある。ＬＳＩでは、例えば図２８（ｃ）のレイアウト概念図に示すように、ユニットキャパシタを多数並べて、各スイッチＳ１〜Ｓｎのオン／オフにより接続するか否かを選択して、抵抗容量を実現することとなる。
また、フィルタ回路は、無線通信機器に限らず他の種々の装置へ適用されるが、本発明に間接的に関連するものとして、ΔΣ変調方式を用いたＤＡＣ（Ｄ／Ａ変換器）に適用されるフィルタ回路において（非特許文献１参照。）、該フィルタ特性を切り換える従来技術について例示しておく。
まず、特許文献１に開示の「Ｄ／Ａ変換装置」では、入力信号がゼロの時を検出し、それに応じてＬＰＦの利得を切り換えることで、入力ゼロ時にもリミットサイクルによるノイズを低減させる技術が提案されている。
また、特許文献２に開示の「可変抵抗回路及びＤ／Ａ変換器」では、ゼロデータ検出ソフトミュート機能を備えたＤ／Ａ変換器において、出力部にあるＬＰＦの帰還抵抗を段階的に小さくしていく技術が提案されている。
特開２００３−２７３７４０号公報 特開２００１−７７６４９号公報
M.コザック（Kozak）及びI.ケイル(Kale), "分数分周方式ＰＰＬ周波数合成のためのΔΣ変調器の厳密な解析（Rigorous Analysis of Delta-Sigma Modulators for Fractional-N PLL Frequency Synthesis）",米国電子・電気学会(IEEE)トランザクションズ・オン・サーキッツ・アンド・システムズ（Transactions on Circuits and Systems）, vol.51, pp1148-1162, ２００４年６月.
上述したように、従来技術においては、フィルタ回路のフィルタ特性を切り換えるために、フィルタ特性を決定している素子（抵抗またはキャパシタ等）を可変にしている。可変とするためには、多数のユニット素子を並べる必要があるため、特に可変幅が細かく且つ範囲が広い場合には、大きな面積につながりコスト増につながるという問題があった。
例えば、受信器や送信器等の無線通信機器において、特にフィルタ回路のカットオフ周波数を広い範囲で細かく切り替える必要がある場合には、ＬＳＩにおける回路面積が増大し、コスト増につながるという問題があった。
本発明は、上記従来の事情に鑑みてなされたものであって、フィルタ特性の可変幅が細かく且つ範囲が広い場合であっても、回路の増大を抑制できると共に、コストを抑制し得るフィルタ回路を提供することを目的としている。
上記目的を達成するために、本発明の一態様によれば、デジタルコード入力をシグマデルタ変調するシグマデルタ（ΣΔ）変調器を備え、当該フィルタ回路のフィルタ特性を決定する少なくとも１種の素子の素子値を、ΣΔ変調器の出力、或いは該ΣΔ変調器出力をコード変換する変換器を介した信号に基づき変化させるフィルタ回路であることを要旨とする。
本発明によれば、フィルタ特性の可変幅が細かく且つ範囲が広い場合であっても、より少ないユニット素子でフィルタ特性を決定している素子を可変とすることができ、ＬＳＩにおける回路面積の増大を抑制できると共に、コストを抑制することができるフィルタ回路を提供することができる。
本発明のフィルタ回路の図である。 本発明のフィルタ回路の基本動作を説明する説明図であり、図２（ａ）はフィルタ回路の図、図２（ｂ）はΣΔ変調器１の出力の時間的推移を例示する説明図である。 本発明をＲＣ−ＬＰＦ回路に適用した図であり、図３（ａ）は利得一定でカットオフ周波数を可変とするＲＣ−ＬＰＦ回路の図、図３（ｂ）はカットオフ周波数を可変とするＲＣ−ＬＰＦ回路の図である。 本発明をＲＣ−ハイパスフィルタ（ＨＰＦ）回路に適用した図であり、図４（ａ）は利得一定でカットオフ周波数を可変とするＲＣ−ＨＰＦ回路の図、図４（ｂ）はカットオフ周波数を可変とするＲＣ−ＨＰＦ回路の図である。 本発明を全差動ＲＣ−ＬＰＦ回路に適用した図（実施例１）であり、利得一定でカットオフ周波数を可変とする全差動ＲＣ−ＬＰＦ回路の図である。 図６（ａ）〜図６（ｃ）は、本発明の全差動ＲＣアクティブフィルタ回路に使用する可変抵抗モジュールの回路図である。 本発明の実施例１に係るカットオフ周波数および利得を可変とする全差動ＲＣ−ＬＰＦ回路の回路図である。 図８（ａ）及び図８（ｂ）は、実施例１におけるΣΔ変調器出力に応じた可変抵抗モジュールの抵抗値設定を例示する説明図である。 本発明を全差動ＲＣ−ＬＰＦ回路に適用した図（実施例２）であり、利得一定でカットオフ周波数を可変とする全差動ＲＣ−ＬＰＦ回路の図である。 本発明の実施例２に係るカットオフ周波数および利得を可変とする全差動ＲＣ−ＬＰＦ回路の回路図である。 図１１（ａ）及び図１１（ｂ）は、実施例２におけるΣΔ変調器出力に応じた可変抵抗モジュールの抵抗値設定を例示する説明図である。 本発明をＲＣバイククワッドＬＰＦ回路に適用した図（実施例３）であり、カットオフ周波数を可変とする全差動ＲＣバイククワッドＬＰＦ回路の図である。 本発明の実施例３に係るカットオフ周波数を可変とする全差動ＲＣバイククワッドＬＰＦ回路の回路図である。 本発明を全差動ＲＣ−ＬＰＦ回路に適用した図（実施例４）であり、カットオフ周波数を可変とする全差動ＲＣ−ＬＰＦ回路の図である。 本発明の実施例４に係るカットオフ周波数を可変とする全差動ＲＣ−ＬＰＦ回路の回路図である。 本発明をＲＣバイククワッドＬＰＦ回路に適用した図（実施例５）であり、カットオフ周波数を可変とする全差動ＲＣバイククワッドＬＰＦ回路の図である。 本発明の実施例５に係るカットオフ周波数を可変とする全差動ＲＣバイククワッドＬＰＦ回路の回路図である。 本発明を全差動ＲＣ−ＬＰＦ回路に適用した図（実施例６）であり、カットオフ周波数を可変とする全差動ＲＣ−ＬＰＦ回路の図である。 図１９（ａ）及び図１９（ｂ）は、全差動フィルタ回路に使用する可変容量モジュールの回路図である。 本発明のフィルタ回路の周波数特性（シミュレーション結果）を例示する説明図である。 本発明をパッシブフィルタ回路に適用した図（実施例７）であり、図２１（ａ）は抵抗を可変とする回路図、図２１（ｂ）は容量を可変とする回路図である。 ミキサ機能を追加したカットオフ周波数可変のフィルタ回路の図である。 一般的な無線通信受信回路の構成を例示する図である。 無線受信回路への適用例を例示する図である。 無線送信回路への適用例を例示する図である。 無線通信機器におけるチャネル選択を説明する説明図である。 従来のＲＣ−ＬＰＦの説明図（その１）であり、図２７（ａ）はフィルタ回路の回路図、図２７（ｂ）は可変抵抗の回路図、図２７（ｃ）は可変抵抗のレイアウト概念図である。 従来のＲＣ−ＬＰＦの説明図（その２）であり、図２８（ａ）はフィルタ回路の回路図、図２８（ｂ）は可変容量の回路図、図２８（ｃ）は可変容量のレイアウト概念図である。
まず、図１〜図６を参照して、本発明に係るフィルタ回路の基本的構成、並びに、本発明をＲＣアクティブフィルタに適用したときの種々の基本的形態について説明する。
まず図１に示す本発明のフィルタ回路は、ΣΔ変調器１と、デコーダ（変換器）４と、フィルタ回路２を備える。ここで、ΣΔ変調器１は、動作クロックＣＬＫに基づきデジタルコード入力Ｃｏｄｅをシグマデルタ変調する変調器である。
また、フィルタ回路２は、低周波帯域の信号を炉波するローパスフィルタ（ＬＰＦ）、高周波帯域の信号を炉波するハイパスフィルタ（ＨＰＦ）、或いは、中間周波数帯域の信号を炉波するバンドパスフィルタ（ＢＰＦ）の何れであっても良い。またフィルタ回路２の種別もパッシブフィルタまたはアクティブフィルタ等、デジタルフィルタを除く方式の何れであっても良い。
本発明のフィルタ回路は、フィルタ回路２のフィルタ特性を決定する少なくとも１種の素子（可変素子）３の素子値を、ΣΔ変調器１の出力、或いは該ΣΔ変調器１の出力をコード変換するデコーダ４を介した信号に基づき変化させる点に特徴がある。
ここでいうフィルタ特性は、時定数（カットオフ周波数の逆数）または利得である。また、フィルタ特性を決定する素子３は、フィルタ回路の種別に応じて異なり、例えば、抵抗、キャパシタ、相互コンダクタンスであり、該素子３を可変素子（可変抵抗、可変容量、可変相互コンダクンス）として構成する。
可変素子３は、例えばユニット素子を並列接続して個々のユニット素子に直列接続されているスイッチのオン／オフ制御により素子値を可変とする。そのオン／オフ制御を行う制御信号に、ΣΔ変調器１の出力、或いは該ΣΔ変調器１の出力をコード変換するデコーダ４を介した信号を用いる。なお、ΣΔ変調器１の出力、或いは該ΣΔ変調器１の出力をコード変換するデコーダ４を介した信号の何れであっても良いが、以下の実施例の説明では、デコーダ４を用いた構成を例示して説明する。
例えば、ＲＣアクティブ−ＬＰＦ回路に本発明を適用した場合、図２（ａ）に示す回路構成となる。図２（ａ）の回路例は、ＲＣアクティブ−ＬＰＦ回路のカットオフ周波数を切り換えるために、オペアンプＡＭの帰還抵抗ＲＦおよび入力抵抗ＲＧを可変にする。
ΣΔ変調器１では、動作クロックＣＬＫに基づきｎビット（ｎは正整数）のデジタルコード入力Ｃｏｄｅ（値Ｈ）をシグマデルタ変調して、例えば図２（ｂ）に示すような時間的推移を持つ信号を出力する。このように、ΣΔ変調器１の出力は瞬間的には低ビット（低分解能；図２（ｂ）では｛２，１，０，−１，−２｝の５値）であるが、相対的に長周期（＝２×ｎ）の平均値（図２（ｂ）では０．６２５）はデジタルコード入力Ｃｏｄｅに応じた値（＝Ｈ／２ｎ）をとる。つまり、デジタルコード入力Ｃｏｄｅの値Ｈの設定により、長周期の平均値は０から１までの間を２ｎ段階変化させることができ、ΣΔ変調器１の出力は瞬間的には低ビット（低分解能）だが、長周期の平均値は高分解能（高ビット）であると言える。
なお、ΣΔ変調器１の出力は、動作クロックＣＬＫの周波数で図２（ｂ）に示すような変化を刻むことから、発生するノイズのフィルタ回路への影響が問題となる。しかしながら、ΣΔ変調方式の特徴として、ノイズを周波数的に高域に移動させる、いわゆるノイズ・シェーピング効果を有することから、相対的に低周波域ではノイズが少なく、相対的に高周波域でノイズが大きくなる。したがって、動作クロックＣＬＫの周波数を、フィルタ回路のカットオフ周波数のオーダーよりも高いオーダーに設定することにより、ＬＰＦやＢＰＦの場合は、ノイズの影響を低減することができる。
このΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、可変抵抗ＲＦおよびＲＧを構成するユニット素子のオン／オフ制御が行われ、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ段階のカットオフ周波数を切り換えることが可能となる。
なお、帰還抵抗ＲＦおよび入力抵抗ＲＧを同一のオン／オフ制御信号で変化させる場合には、利得は（ＲＦ／ＲＧ）に比例することから一定となる。また、同時にカットオフ周波数および利得を切り換えるためには、それぞれ独立したΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、可変抵抗ＲＦおよびＲＧを構成するユニット素子のオン／オフ制御を行う必要がある。
以上のように、本発明では、フィルタ特性（カットオフ周波数）の可変幅が細かく且つ範囲が広い場合であっても、より少ないユニット素子でフィルタ特性を決定している素子を可変とすることができ、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
次に、より具体的に、本発明をＲＣアクティブフィルタ（ＲＣアクティブ−ＬＰＦ回路）に適用したときの基本的形態について説明する。図３（ａ），（ｂ）には、本発明を適用したＲＣアクティブ−ＬＰＦ回路を示す。
図３（ａ）に示すフィルタ回路は、ΣΔ変調器１、デコーダ４およびＲＣアクティブ−ＬＰＦ回路１１を備える。ＲＣアクティブ−ＬＰＦ回路１１は、オペアンプＡＭ１、入力抵抗ＲＧ１、帰還抵抗ＲＦ１および帰還キャパシタＣＦ１を含む。このフィルタ回路の構成では、カットオフ周波数は１/（ＲＦ１・ＣＦ１）に比例し、また利得は（ＲＦ１／ＲＧ１）となる。ここで、入力抵抗ＲＧ１および帰還抵抗ＲＦ１を可変抵抗とし、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
また、図３（ｂ）に示すフィルタ回路は、ΣΔ変調器１、デコーダ４およびＲＣアクティブ−ＬＰＦ回路１２を備える。ＲＣアクティブ−ＬＰＦ回路１２は、オペアンプＡＭ２、入力抵抗ＲＧ２、帰還抵抗ＲＦ２および帰還キャパシタＣＦ２を備える。ここで、帰還キャパシタＣＦ２を可変容量とし、デコーダ４の出力信号に基づき、該可変容量を構成するユニットキャパシタのオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えることが可能となる。
次に、本発明をＲＣアクティブフィルタ（ＲＣアクティブ−ＨＰＦ回路）に適用したときの基本的形態について説明する。図４（ａ），（ｂ）には、本発明を適用したＲＣアクティブ−ＨＰＦ回路を示す。
図４（ａ）に示すフィルタ回路は、ΣΔ変調器１、デコーダ４およびＲＣアクティブ−ＨＰＦ回路１３を備える。ＲＣアクティブ−ＨＰＦ回路１３は、オペアンプＡＭ３、入力抵抗ＲＧ３、帰還抵抗ＲＦ３および入力キャパシタＣＧ３を含む。このフィルタ回路の構成では、カットオフ周波数は１/（ＲＦ３・ＣＧ３）に比例し、また利得は（ＲＦ３／ＲＧ３）となる。ここで、入力抵抗ＲＧ３および帰還抵抗ＲＦ３を可変抵抗とし、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
また、図４（ｂ）に示すフィルタ回路は、ΣΔ変調器１、デコーダ４およびＲＣアクティブ−ＨＰＦ回路１４を備える。ＲＣアクティブ−ＨＰＦ回路１４は、オペアンプＡＭ４、入力抵抗ＲＧ４、帰還抵抗ＲＦ４および入力キャパシタＣＧ４を備える。ここで、入力キャパシタＣＧ４を可変容量とし、デコーダ４の出力信号に基づき、該可変容量を構成するユニットキャパシタのオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えることが可能となる。
次に、以上説明したフィルタ回路の基本的構成、並びに、本発明をＲＣアクティブフィルタに適用したときの種々の基本的形態を踏まえて実施例の説明を行う。以下では、ＲＣアクティブフィルタに適用したときの様々な展開的形態への適用について、実施例１から実施例６まで順に図面を参照して詳細に説明する。また、本発明のパッシブフィルタへの適用を実施例７で説明する。さらに、本発明の受信器および送信器への適用について、実施例８から実施例１０まで順に図面を参照して詳細に説明する。
まず、図５および図６を参照して、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したときの基本的形態について説明する。図５には、本発明を適用した全差動ＲＣアクティブ−ＬＰＦ回路の図を示し、図６（ａ），（ｂ），（ｃ）には可変抵抗モジュールの回路図をそれぞれ示す。
図５に示すフィルタ回路は、ΣΔ変調器１、デコーダ４および全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣアクティブ−ＬＰＦ回路は、全差動オペアンプＡＭ１０、入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎ、帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎ、並びに帰還キャパシタＣＦ１０ｐおよびＣＦ１０ｎを含む。なお、入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎ、並びに帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎは可変抵抗である。また、それぞれのペア、即ち入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎ、並びに帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎは同一の回路構成を持つ。
また、帰還キャパシタＣＦ１０ｐは全差動オペアンプＡＭ１０の正極入力端子および負極出力端子間に接続され、帰還キャパシタＣＦ１０ｎは全差動オペアンプＡＭ１０の負極入力端子および正極出力端子間に接続される。
また、入力抵抗ＲＧ１０ｐの第１端子および同極第２端子間は全差動オペアンプＡＭ１０の正極入力端子およびフィルタ回路の正極入力端子ＩＮｐ間に接続される。また、入力抵抗ＲＧ１１ｐの第１端子および逆極第２端子間は全差動オペアンプＡＭ１０の正極入力端子およびフィルタ回路の負極入力端子ＩＮｎ間に接続される。また、入力抵抗ＲＧ１０ｎの第１端子および同極第２端子間は全差動オペアンプＡＭ１０の負極入力端子およびフィルタ回路の負極入力端子ＩＮｐに接続される。またさらに、入力抵抗ＲＧ１０ｎの第１端子および逆極第２端子間は全差動オペアンプＡＭ１０の負極入力端子およびフィルタ回路の正極入力端子ＩＮｎに接続される。
また、帰還抵抗ＲＦ１０ｐの第１端子および同極第２端子間は全差動オペアンプＡＭ１０の正極入力端子および負極出力端子間に接続される。また、帰還抵抗ＲＦ１０ｐの第１端子および逆極第２端子間は全差動オペアンプＡＭ１０の正極入力端子および正極出力端子間に接続される。また、帰還抵抗ＲＦ１０ｎの第１端子および同極第２端子間は全差動オペアンプＡＭ１０の負極入力端子および正極出力端子に接続される。またさらに、帰還抵抗ＲＦ１０ｎの第１端子および逆極第２端子間は全差動オペアンプＡＭ１０の負極入力端子および負極出力端子間に接続される。
このフィルタ回路の構成では、カットオフ周波数は１/（ＲＦ１０ｘ・ＣＦ１０ｘ）（ｘ＝ｐまたはｎ）に比例し、また利得は（ＲＦ１０ｘ／ＲＧ１０ｘ）となる。ここで、入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎ並びに帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎを可変抵抗とし、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
また、本発明の可変抵抗に用いる可変抵抗モジュールの回路構成を図６に例示する。なお、以下の第１、第２および第３の可変抵抗モジュールの回路構成は、単なる例示であり、本発明がこれらに限定されるものではない。また、本実施例では第１の可変抵抗モジュール（図６（ａ））および第２の可変抵抗モジュール（図６（ｂ））が適用可能であり、第３の可変抵抗モジュール（図６（ｃ））については後述する。
まず、第１の可変抵抗モジュールは、図６（ａ）に示すように、第１端子ＩＡ、第１端子ＩＡと同極性の同極第２端子ＯＡおよび逆極性の逆極第２端子ＯＢを備えて２個の内部抵抗１０３，１０４を有する。それぞれの内部抵抗１０３，１０４の一方の端子はスイッチ１０１，１０２を介して第１端子ＩＡに接続され、一方の内部抵抗１０３の他方の端子は同極第２端子ＯＡに接続され、他方の内部抵抗１０４の他方の端子は逆極第２端子ＯＢに接続される。また、一方の内部抵抗１０３に接続されるスイッチ１０１のオンオフ制御信号は、他方の内部抵抗１０４に接続されるスイッチ１０２のオンオフ制御信号の反転信号である。
また、第２の可変抵抗モジュールは、図６（ｂ）に示すように、第１端子ＩＡ、第１端子ＩＡと同極性の同極第２端子ＯＡおよび逆極性の逆極第２端子ＯＢを備えて、それぞれ同数個（４個）の内部抵抗１２１〜１２４及び内部抵抗１２５〜１２８をそれぞれ持つ２個の内部可変抵抗群を有する。各内部可変抵抗群において、それぞれの内部抵抗１２１〜１２８の一方の端子はスイッチ１１１〜１１８を介して第１端子ＩＡに接続される。また、一方の内部可変抵抗群においてそれぞれの内部抵抗１２５〜１２８の他の端子は同極第２端子ＯＡに接続され、他方の内部可変抵抗群においてそれぞれの内部抵抗１２１〜１２４の他方の端子は逆極第２端子ＯＢに接続される。また、一方の内部可変抵抗群に接続されるスイッチ１１５〜１１８のオンオフ制御信号は、他方の内部可変抵抗群に接続されるスイッチ１１１〜１１４のオンオフ制御信号の反転信号である。
次に、図７および図８を参照して、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したときの展開的形態について説明する。図７には、本発明を適用した全差動ＲＣアクティブ−ＬＰＦ回路の具体的な回路図を示す。また、図８（ａ）には使用した第２の可変抵抗モジュールの回路図を、図８（ｂ）には可変抵抗モジュールにおけるΣΔ変調器１に応じた抵抗値設定を説明する説明図をそれぞれ示す。
図７に示すフィルタ回路は、ΣΔ変調器１、デコーダ５および全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣアクティブ−ＬＰＦ回路は、全差動オペアンプＡＭ１０、入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎ、帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎ、並びに帰還キャパシタＣＦ１０ｐおよびＣＦ１０ｎを備え、図５と同一の回路構成である。
本実施例では、ΣΔ変調器１として３段ＭＡＳＨΣΔ変調器を使用する。３段ＭＡＳＨΣΔ変調器１は、加算器ＳＧ１およびディレイＤ１を備えてｎビットのデジタルコード入力Ｃｏｄｅを累積加算する第１段積分器と、加算器ＳＧ２およびディレイＤ２を備えて第１段積分器の出力を累積加算する第２段積分器と、加算器ＳＧ３およびディレイＤ３を備えて第２段積分器の出力を累積加算する第３段積分器と、を備えている。これら第１段積分器、第２段積分器および第３段積分器がシグマデルタ変調のシグマ（Σ）機能を司る。
また、３段ＭＡＳＨΣΔ変調器１は、ディレイＤ４〜Ｄ８および加算器ＡＤ１〜ＡＤ４を備えて、第１段積分器、第２段積分器および第３段積分器のそれぞれのオーバーフロー信号を微分（差分）する差分器を備えている。この差分器がシグマデルタ変調のデルタ（Δ）機能を司る。なお、加算器ＡＤ１〜ＡＤ４において、マイナス入力として扱う部分にのみ符号「−」を附しており、その他の入力についてはプラス入力として扱う。
また、図７で例示する３段ＭＡＳＨΣΔ変調器１の構成は、非特許文献１のＦｉｇ．９（ｐ１１５６）に示された構成（Digital Implementation）と同等のものであり、Ｆｉｇ．３（ｐ１１５０）に示されているモデル（Discrete-time model）から導かれるものである。より詳しくは非特許文献１を参照されたい。
本実施例では、全差動ＲＣアクティブ−ＬＰＦ回路において、入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎ並びに帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎを可変抵抗とし、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ５の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。なお、可変抵抗としては、図８（ａ）に示すように第２の可変抵抗モジュールを用いる。
３段ＭＡＳＨΣΔ変調器１は動作クロックＣＬＫに基づき動作し、ｎビットのデジタルコード入力Ｃｏｄｅをシグマデルタ変調して、図２（ｂ）と同様の時間的推移を持つ信号を出力する。但し、３段ＭＡＳＨΣΔ変調器１の出力は−３〜＋４の離散値をとる。
デコーダ５では、３段ＭＡＳＨΣΔ変調器１の出力（−３〜＋４）に応じて、第２の可変抵抗モジュールの８個の内部抵抗１２１〜１２８にそれぞれ直列接続されるスイッチ１１１〜１１８のオン／オフ制御信号を生成する。
３段ＭＡＳＨΣΔ変調器１の出力が＋４のときには、抵抗値Ｒの抵抗１２８が選択されて、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値Ｒの抵抗を持ち、第１端子および逆極第２端子間は開放となる。また、出力が＋３のときには、抵抗値４／３×Ｒの抵抗１２７が選択されて、第１端子および同極第２端子間に抵抗値４／３×Ｒの抵抗を持ち、第１端子および逆極第２端子間は開放となる。また、出力が＋２のときには、抵抗値２Ｒの抵抗１２６が選択されて、第１端子および同極第２端子間に抵抗値２Ｒの抵抗を持ち、第１端子および逆極第２端子間は開放となる。また、出力が＋１のときには、抵抗値４Ｒの抵抗１２５が選択されて、第１端子および同極第２端子間に抵抗値４Ｒの抵抗を持ち、第１端子および逆極第２端子間は開放となる。
また、３段ＭＡＳＨΣΔ変調器１の出力が−１のときには、抵抗値−４Ｒの抵抗１２４が選択されて、可変抵抗モジュールの第１端子および逆極第２端子間に抵抗値−４Ｒの抵抗を持ち、第１端子および同極第２端子間は開放となる。また、出力が−２のときには、抵抗値−２Ｒの抵抗１２３が選択されて、可変抵抗モジュールの第１端子および逆極第２端子間に抵抗値−２Ｒの抵抗を持ち、第１端子および同極第２端子間は開放となる。さらに、出力が−３のときには、抵抗値−４／３×Ｒの抵抗１２２が選択されて、可変抵抗モジュールの第１端子および逆極第２端子間に抵抗値−４／３×Ｒの抵抗を持ち、第１端子および同極第２端子間は開放となる。なお、３段ＭＡＳＨΣΔ変調器１の出力が０のときには内部抵抗は選択されず、何れの帰還路も開放となる。
なお、内部抵抗１２２〜１２４の抵抗値をマイナス、内部抵抗１２５〜１２８の抵抗値をプラスとしているのは、内部抵抗１２２〜１２４選択時に選択された内部抵抗に流れる電流の向きが、内部抵抗１２５〜１２８選択時に選択された内部抵抗に流れる電流の向きとは逆向きに流れ、見かけ上で負値の抵抗値を持つからである。
また、内部抵抗１２１が選択されることはなく、実質的には７個の内部抵抗１２２〜１２８で可変抵抗モジュールを構成可能である。本実施例でこのような構成を採るのは、全差動方式の回路をＬＳＩ上で実現する際の対称性の観点からの理由である。
このような内部抵抗１２１〜１２８の選択により、当該フィルタ回路のカットオフ周波数は、抵抗値Ｒの抵抗１２８を選択したときを１として、次のようになる。つまり、抵抗値４／３×Ｒの抵抗１２７を選択したときには３／４に、抵抗値２Ｒの抵抗１２６を選択したときには１／２に、抵抗値４Ｒの抵抗１２５を選択したときには１／４に、それぞれ切り替わる。また、抵抗値−４／３×Ｒの抵抗１２２を選択したときには−３／４に、抵抗値−２Ｒの抵抗１２３を選択したときには−１／２に、抵抗値−４Ｒの抵抗１２４を選択したときには−１／４に、それぞれ切り替わることとなる。
また、３段ＭＡＳＨΣΔ変調器１は、動作クロックＣＬＫに基づき動作して、図２（ｂ）と同様の時間的推移を持つ信号を出力するが、長周期の平均値はｎビットのデジタルコード入力Ｃｏｄｅの値Ｈに応じて変化する。すなわち、長周期の平均値＝Ｈ／２ｎである。例えば、ｎ＝１０の場合、デジタルコード入力Ｃｏｄｅの値Ｈ＝１６０Ｄ（１０進数表記）＝０Ａ０Ｈ（１６進数表記）＝０１０１００００Ｂ（２進数表記）のとき、長周期の平均値＝Ｈ／２ｎ＝１６０／１０２４＝０．６２５となる。つまり、デジタルコード入力Ｃｏｄｅの値Ｈの設定により、長周期の平均値は０から１までの間を２ｎ＝１０２４段階変化させることができる。
以上説明したように、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したフィルタ回路では、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ５の出力信号に基づき、可変抵抗の可変制御が行われる。すなわち、入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎ並びに帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎを構成するユニット抵抗のオン／オフ制御が行われる。これにより、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ段階のカットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
なお、本実施例では、入力抵抗ＲＧ１０ｐおよびＲＧ１０ｎに、帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎと同一構造の可変抵抗モジュールを使用して、同一のオン／オフ制御信号で両者を同じく変化させ、（ＲＦ１０ｘ／ＲＧ１０ｘ）に比例する利得を一定に保っている。同時にカットオフ周波数および利得を切り換えるためには、それぞれ独立したΣΔ変調器１出力をコード変換したデコーダの出力信号に基づき、可変抵抗を構成するユニット抵抗のオン／オフ制御を行うようにすれば良い。
このように、本実施例では、フィルタ特性（カットオフ周波数）の可変幅が細かく且つ範囲が広い場合であっても、より少ないユニット抵抗（１つの可変抵抗モジュールにつき８個、但し実質的には７個あれば良い。）でフィルタ特性（カットオフ周波数）を決定している素子（帰還抵抗ＲＦ１０ｐおよびＲＦ１０ｎ）を可変とすることができ、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
次に、図９および図６（ｃ）を参照して、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したときの他の基本的形態について説明する。図９には、本発明を適用した全差動ＲＣアクティブ−ＬＰＦ回路を示す。
図９に示すフィルタ回路は、ΣΔ変調器１、デコーダ４および全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣアクティブ−ＬＰＦ回路は、全差動オペアンプＡＭ１１、入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎ、帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎ、並びに帰還キャパシタＣＦ１１ｐおよびＣＦ１１ｎを備える。なお、入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎ、並びに帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎは可変抵抗である。また、それぞれのペア、即ち入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎ、並びに帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎは同一の回路構成を持つ。
また、帰還キャパシタＣＦ１１ｐは全差動オペアンプＡＭ１１の正極入力端子および負極出力端子間に接続され、帰還キャパシタＣＦ１１ｎは全差動オペアンプＡＭ１１の負極入力端子および正極出力端子間に接続される。
また、入力抵抗ＲＧ１１ｐの第１端子および同極第２端子間は全差動オペアンプＡＭ１１の正極入力端子およびフィルタ回路の正極入力端子ＩＮｐ間に接続される。また、入力抵抗ＲＧ１１ｐの第１端子および逆極第２端子間は全差動オペアンプＡＭ１１の負極入力端子およびフィルタ回路の正極入力端子ＩＮｐ間に接続される。また、入力抵抗ＲＧ１１ｎの第１端子および同極第２端子間は全差動オペアンプＡＭ１１の負極入力端子およびフィルタ回路の負極入力端子ＩＮｎに接続される。またさらに、入力抵抗ＲＧ１１ｎの第１端子および逆極第２端子間は全差動オペアンプＡＭ１１の正極入力端子およびフィルタ回路の負極入力端子ＩＮｎに接続される。
また、帰還抵抗ＲＦ１１ｐの第１端子および同極第２端子間は全差動オペアンプＡＭ１１の負極入力端子および正極出力端子間に接続される。また、帰還抵抗ＲＦ１１ｐの第１端子および逆極第２端子間は全差動オペアンプＡＭ１１の正極入力端子および正極出力端子間に接続される。また、帰還抵抗ＲＦ１１ｎの第１端子および同極第２端子間は全差動オペアンプＡＭ１１の正極入力端子および負極出力端子に接続される。またさらに、帰還抵抗ＲＦ１１ｎの第１端子および逆極第２端子間は全差動オペアンプＡＭ１１の負極入力端子および負極出力端子間に接続される。
このフィルタ回路の構成では、カットオフ周波数は１/（ＲＦ１１ｘ・ＣＦ１１ｘ）（ｘ＝ｐまたはｎ）に比例し、また利得は（ＲＦ１１ｘ／ＲＧ１１ｘ）となる。ここで、入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎ並びに帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎを可変抵抗とし、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
また、本実施例の可変抵抗に用いる第３の可変抵抗モジュールの回路構成を図６（ｃ）に例示する。第３の可変抵抗モジュールは、同図に示すように、第１端子ＯＡ、第１端子ＯＡと同極性の同極第２端子ＩＡおよび逆極性の逆極第２端子ＩＢを備えて２×ｎ＋１個（ｎ＝３で７個）の内部抵抗１５２〜１５８を有する。７個の内部抵抗１５２〜１５８は、抵抗値がＲ（Ｒは任意の値）であり、一方の端子は第１端子ＯＡに接続される。また、他方の端子は、内部抵抗１５２〜１５８毎に独立の第１制御信号でオンオフ制御される第１スイッチ１３４，１３６，１３８，１４０，１４２，１４４，１４６を介して同極第２端子ＩＡに、また第１制御信号の反転信号である第２制御信号でオンオフ制御される第２スイッチ１３３，１３５，１３７、１３９，１４１，１４３，１４５を介して逆極第２端子ＩＢにそれぞれ接続される。
次に、図１０および図１１を参照して、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したときの展開的形態について説明する。図１０には、本発明を適用した全差動ＲＣアクティブ−ＬＰＦ回路の具体的な回路図を示す。また、図１１（ａ）には使用した第３の可変抵抗モジュールの回路図を、図１１（ｂ）には可変抵抗モジュールにおけるΣΔ変調器１に応じた抵抗値設定を説明する説明図をそれぞれ示す。
図１０に示すフィルタ回路は、ΣΔ変調器１、デコーダ６および全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣアクティブ−ＬＰＦ回路は、全差動オペアンプＡＭ１１、入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎ、帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎ、並びに帰還キャパシタＣＦ１１ｐおよびＣＦ１１ｎを備え、図９と同一の回路構成である。また、ΣΔ変調器１として実施例１と同等の３段ＭＡＳＨΣΔ変調器を使用する。
本実施例では、全差動ＲＣアクティブ−ＬＰＦ回路において、入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎ並びに帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎを可変抵抗とし、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ６の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。なお、可変抵抗として図１１（ａ）に示す第３の可変抵抗モジュールを用いる。
３段ＭＡＳＨΣΔ変調器１は動作クロックＣＬＫに基づき動作し、ｎビットのデジタルコード入力Ｃｏｄｅをシグマデルタ変調して、図２（ｂ）と同様の時間的推移を持つ信号を出力する。但し、３段ＭＡＳＨΣΔ変調器１の出力は−３〜＋４の離散値をとる。
デコーダ６では、３段ＭＡＳＨΣΔ変調器１の出力（−３〜＋４）に応じて、第３の可変抵抗モジュールに供給されるオン／オフ制御信号Ｓ０〜Ｓ６を生成する。
３段ＭＡＳＨΣΔ変調器１の出力が＋４のときには、第１端子および同極第２端子間で７個の抵抗１５２〜１５８が選択されて、第１端子および逆極第２端子間では選択されない。この時、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値１/７×Ｒの抵抗を持つこととなる。また、出力が＋３のときには、第１端子および同極第２端子間で６個の抵抗１５２〜１５７が選択されると共に、第１端子および逆極第２端子間では１個の抵抗１５８が選択される。この時、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値１/６×Ｒの抵抗を持ち、第１端子および逆極第２端子間に抵抗値Ｒの抵抗を持つこととなる。
また、３段ＭＡＳＨΣΔ変調器１の出力が＋２のときには、第１端子および同極第２端子間で５個の抵抗１５２〜１５６が選択されると共に、第１端子および逆極第２端子間では２個の抵抗１５７，１５８が選択される。この時、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値１/５×Ｒの抵抗を持ち、第１端子および逆極第２端子間に抵抗値−１/２×Ｒの抵抗を持つこととなる。また、出力が＋１のときには、第１端子および同極第２端子間で４個の抵抗１５２〜１５５が選択されると共に、第１端子および逆極第２端子間では３個の抵抗１５６〜１５８が選択される。この時、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値１/４×Ｒの抵抗を持ち、第１端子および逆極第２端子間に抵抗値１/３×Ｒの抵抗を持つこととなる。
また、３段ＭＡＳＨΣΔ変調器１の出力が０のときには、第１端子および同極第２端子間で３個の抵抗１５２〜１５４が選択されると共に、第１端子および逆極第２端子間では４個の抵抗１５５〜１５８が選択される。この時、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値１/３×Ｒの抵抗を持ち、第１端子および逆極第２端子間に抵抗値−１／４×Ｒの抵抗を持つこととなる。また、出力が−１のときには、第１端子および同極第２端子間で２個の抵抗１５２，１５３が選択されると共に、第１端子および逆極第２端子間では５個の抵抗１５４〜１５８が選択される。この時、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値１/２×Ｒの抵抗を持ち、第１端子および逆極第２端子間に抵抗値−１/５×Ｒの抵抗を持つこととなる。
また、３段ＭＡＳＨΣΔ変調器１の出力が−２のときには、第１端子および同極第２端子間で１個の抵抗１５２が選択されると共に、第１端子および逆極第２端子間では６個の抵抗１５３〜１５８が選択される。この時、可変抵抗モジュールの第１端子および同極第２端子間に抵抗値Ｒの抵抗を持ち、第１端子および逆極第２端子間に抵抗値１/６×Ｒの抵抗を持つこととなる。さらに、出力が−３のときには、第１端子および同極第２端子間では抵抗が選択されず、第１端子および逆極第２端子間では７個の抵抗１５２〜１５８が選択される。この時、第１端子および逆極第２端子間に抵抗値１/７×Ｒの抵抗を持つこととなる。
なお、第１端子および逆極第２端子間の抵抗値をマイナスとしているのは、第１端子および逆極第２端子間に流れる電流の向きが、第１端子および同極第２端子間に流れる電流の向きとは逆向きに流れ、見かけ上で負値の抵抗値を持つからである。
このようなオン／オフ制御信号Ｓ０〜Ｓ６のスイッチ制御により、当該フィルタ回路のカットオフ周波数は、例えば第１端子および同極第２端子間でみたとき、次のようになる。つまり、３段ＭＡＳＨΣΔ変調器１の出力が＋４のときを７として、出力が＋３のときには５に、出力が＋２のときには３に、出力が＋１のときには１に、それぞれ切り替わる。また、出力が０のときには−１に、出力が−１のときには−３に、出力が−２のときには−５に、出力が−３のときには−７に、それぞれ切り替わることとなる。
また、３段ＭＡＳＨΣΔ変調器１は、動作クロックＣＬＫに基づき動作して、図２（ｂ）と同様の時間的推移を持つ信号を出力するが、長周期の平均値はｎビットのデジタルコード入力Ｃｏｄｅの値Ｈに応じて変化する。すなわち、長周期の平均値＝Ｈ／２ｎである。例えば、ｎ＝１０の場合、デジタルコード入力Ｃｏｄｅの値Ｈ＝１６０Ｄ（１０進数表記）＝０Ａ０Ｈ（１６進数表記）＝０１０１００００Ｂ（２進数表記）のとき、長周期の平均値＝Ｈ／２ｎ＝１６０／１０２４＝０．６２５となる。つまり、デジタルコード入力Ｃｏｄｅの値Ｈの設定により、長周期の平均値は０から１までの間を２ｎ＝１０２４段階変化させることができる。
以上説明したように、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したフィルタ回路では、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ５の出力信号に基づき、可変抵抗の可変制御が行われる。すなわち、入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎ並びに帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎを構成するユニット抵抗のオン／オフ制御が行われる。これにより、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ段階のカットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
なお、本実施例では、入力抵抗ＲＧ１１ｐおよびＲＧ１１ｎに、帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎと同一構造の可変抵抗モジュールを使用して、同一のオン／オフ制御信号で両者を同じく変化させて（ＲＦ１１ｘ／ＲＧ１１ｘ）に比例する利得を一定に保っている。同時にカットオフ周波数および利得を切り換えるためには、それぞれ独立したΣΔ変調器１出力をコード変換したデコーダの出力信号に基づき、可変抵抗を構成するユニット抵抗のオン／オフ制御を行うようにすれば良い。
このように、本実施例では、フィルタ特性（カットオフ周波数）の可変幅が細かく且つ範囲が広い場合であっても、より少ないユニット抵抗（１つの可変抵抗モジュールにつき８個、但し実質的には７個あれば良い。）でフィルタ特性（カットオフ周波数）を決定している素子（帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎ）を可変とすることができ、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
次に、図１２を参照して、本発明を全差動ＲＣバイククワッドＬＰＦ回路に適用したときの基本的形態について説明する。図１２には、本発明を適用した全差動ＲＣバイククワッドＬＰＦ回路を示す。
図１２に示すフィルタ回路は、ΣΔ変調器１、デコーダ４および全差動ＲＣバイククワッドＬＰＦ回路を備える。全差動ＲＣバイククワッドＬＰＦ回路は、実施例２の全差動ＲＣ−ＬＰＦ回路と同等の第１段フィルタ回路および第２段フィルタ回路と、第２段フィルタ回路の出力を第１段フィルタ回路の入力側へ帰還させる段間帰還抵抗ＲＦ１４ｐおよびＲＦ１４ｎと、を備える。
フィルタ回路の第１段は、全差動オペアンプＡＭ１２、入力抵抗ＲＧ１２ｐおよびＲＧ１２ｎ、帰還抵抗ＲＦ１２ｐおよびＲＦ１２ｎ、並びに帰還キャパシタＣＦ１２ｐおよびＣＦ１２ｎを備える。また、フィルタ回路の第２段は、全差動オペアンプＡＭ１３、入力抵抗ＲＧ１３ｐおよびＲＧ１３ｎ、帰還抵抗ＲＦ１４ｐおよびＲＦ１４ｎ、並びに帰還キャパシタＣＦ１３ｐおよびＣＦ１３ｎを備える。
なお、入力抵抗ＲＧ１２ｐ、ＲＧ１２ｎ、ＲＧ１３ｐおよびＲＧ１３ｎ、帰還抵抗ＲＦ１２ｐおよびＲＦ１２ｎ、並びに、段間帰還抵抗ＲＦ１４ｐおよびＲＦ１４ｎは可変抵抗である。また、それぞれのペア、即ち入力抵抗ＲＧ１２ｐおよびＲＧ１２ｎ、入力抵抗ＲＧ１３ｐおよびＲＧ１３ｎ、並びに帰還抵抗ＲＦ１２ｐおよびＲＦ１２ｎは同一の回路構成を持つ。
また、段間帰還抵抗ＲＦ１４ｐの第１端子および同極第２端子間は、フィルタ回路の負極端子出力ＯＵＴｎと全差動オペアンプＡＭ１２の負極端子入力に接続される。また、段間帰還抵抗ＲＦ１４ｐの第１端子および逆極第２端子間は、フィルタ回路の負極端子出力ＯＵＴｎと全差動オペアンプＡＭ１２の正極入力端子に接続される。また、段間帰還抵抗ＲＦ１４ｎの第１端子および同極第２端子間は、フィルタ回路の正極出力端子ＯＵＴｐと全差動オペアンプＡＭ１２の負極入力端子に接続される。また、段間帰還抵抗ＲＦ１４ｎの第１端子および逆極第２端子間はフィルタ回路の正極出力端子ＯＵＴｐと全差動オペアンプＡＭ１２の負極出力端子に接続される。
なお、フィルタ回路の第１段内の接続関係は、実施例２のＲＣアクティブ−ＬＰＦ回路における接続関係と同等であり、フィルタ回路の第２段内の接続関係は、実施例２のＲＣアクティブ−ＬＰＦ回路におけるフィードバック抵抗ＲＦ１１ｐおよびＲＦ１１ｎを削除したものと同等である。
次に、図１３を参照して、本発明を全差動ＲＣバイククワッドＬＰＦ回路に適用したときの展開的形態について説明する。図１３には、本発明を適用した全差動ＲＣバイククワッドＬＰＦ回路の具体的な回路図を示す。
図１３に示すフィルタ回路は、ΣΔ変調器１、デコーダ６および全差動ＲＣバイククワッドＬＰＦ回路を備える。全差動ＲＣバイククワッドＬＰＦ回路は、フィルタ回路の第１段目および第２段目と、第２段目の出力を第１段目の入力側へ帰還させる段間帰還抵抗ＲＦ１４ｐおよびＲＦ１４ｎと、を備え、図１２と同一の回路構成である。また、ΣΔ変調器１として実施例１および実施例２と同等の３段ＭＡＳＨΣΔ変調器を使用する。
本実施例では、全差動ＲＣアクティブ−ＬＰＦ回路において、入力抵抗ＲＧ１２ｐ、ＲＧ１２ｎ、ＲＧ１３ｐおよびＲＧ１３ｎ、帰還抵抗ＲＦ１２ｐおよびＲＦ１２ｎ、並びに、段間帰還抵抗ＲＦ１４ｐおよびＲＦ１４ｎを可変抵抗とする。また、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ６の出力信号に基づき、可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。なお、可変抵抗として実施例２で説明した第３の可変抵抗モジュールを用いる。
また、３段ＭＡＳＨΣΔ変調器１は、動作クロックＣＬＫに基づき実施例２と同様に動作して、長周期の平均値はｎビットのデジタルコード入力Ｃｏｄｅの値Ｈに応じて変化する。すなわち、長周期の平均値＝Ｈ／２ｎであり、例えばｎ＝１０の場合、デジタルコード入力Ｃｏｄｅの値Ｈの設定により、長周期の平均値は０から１までの間を２ｎ＝１０２４段階変化させることができる。
ここで、本実施例のフィルタ回路の構成では、カットオフ周波数は（ＲＧ１３ｘ・ＲＦ１４ｘ・ＣＦ１２ｘ・ＣＦ１３ｘ）−１／２（ｘ＝ｐまたはｎ）に比例し、また利得は（ＲＦ１４ｘ／ＲＧ１２ｘ）（ｘ＝ｐまたはｎ）に比例すると考えられる。したがって、３段ＭＡＳＨΣΔ変調器１の変調出力に基づき可変抵抗の可変制御を行うことで、カットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
以上説明したように、本実施例では、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ６の出力信号に基づき、可変抵抗の可変制御を行う。すなわち、入力抵抗ＲＧ１２ｐ、ＲＧ１２ｎ、ＲＧ１３ｐおよびＲＧ１３ｎ、帰還抵抗ＲＦ１２ｐおよびＲＦ１２ｎ、並びに、段間帰還抵抗ＲＦ１４ｐおよびＲＦ１４ｎを構成するユニット抵抗のオン／オフ制御を行う。これにより、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ段階のカットオフ周波数を切り換えると共に、利得を一定に保つことが可能となる。
また、本実施例では、フィルタ特性（カットオフ周波数）の可変幅が細かく且つ範囲が広い場合であっても、より少ないユニット抵抗（１つの可変抵抗モジュールにつき７個）でフィルタ特性（カットオフ周波数）を決定している素子を可変とすることができ、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
次に、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したときの基本的形態（その３）について説明する。図１４には、本発明を適用した全差動ＲＣアクティブ−ＬＰＦ回路の回路図を示す。
図１４に示すフィルタ回路は、ΣΔ変調器１、デコーダ４および全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣ−ＬＰＦ回路は、全差動オペアンプＡＭ１５、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎ、帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎ、並びに帰還キャパシタＣＦ１５ｐおよびＣＦ１５ｎを備える。
なお、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎ、並びに帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎは可変抵抗である。但し、帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎは、実施例２の構成（図９参照）と同様にΣΔ変調器１の出力に基づき抵抗値の可変制御を行うが、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎの抵抗値の可変制御は、実施例２とは異なりΣΔ変調器１の出力に基づかない。また、帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎは同一の回路構成を持つ。
また、帰還キャパシタＣＦ１５ｐは全差動オペアンプＡＭ１５の正極入力端子および負極出力端子間に接続され、帰還キャパシタＣＦ１５ｎは全差動オペアンプＡＭ１１の負極入力端子および正極出力端子間に接続される。
また、帰還抵抗ＲＦ１５ｐの第１端子および同極第２端子間は全差動オペアンプＡＭ１５の正極入力端子および負極出力端子間に接続される。また、帰還抵抗ＲＦ１５ｐの第１端子および逆極第２端子間は全差動オペアンプＡＭ１５の負極入力端子および負極出力端子間に接続される。また、帰還抵抗ＲＦ１５ｎの第１端子および同極第２端子間は全差動オペアンプＡＭ１５の負極入力端子および正極出力端子に接続される。またさらに、帰還抵抗ＲＦ１５ｎの第１端子および逆極第２端子間は全差動オペアンプＡＭ１５の正極入力端子および正極出力端子間に接続される。
このフィルタ回路の構成では、カットオフ周波数は１/（ＲＦ１５ｘ・ＣＦ１５ｘ）（ｘ＝ｐまたはｎ）に比例する。ここで、帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎを可変抵抗とし、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えることが可能となる。
また、（ＲＦ１５ｘ／ＲＧ１５ｘ）（ｘ＝ｐまたはｎ）に比例する利得については、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎを可変抵抗とし、ΣΔ変調器１の出力を用いずに他のコード生成手段を用いて該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、実施例２の（ΣΔ変調器１の出力を用いた）構成と比較して、利得特性についてΣΔ変調器１による高周波ノイズの影響を抑制することができる。
次に、図１５を参照して、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したときの展開的形態（その３）について説明する。図１５には、本発明を適用した全差動ＲＣアクティブ−ＬＰＦ回路の具体的な回路図を示す。
図１５に示すフィルタ回路は、ΣΔ変調器１、デコーダ６および全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣアクティブ−ＬＰＦ回路は、全差動オペアンプＡＭ１５、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎ、帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎ、並びに帰還キャパシタＣＦ１５ｐおよびＣＦ１５ｎを備え、図１２と同一の回路構成である。また、ΣΔ変調器１として実施例２と同等の３段ＭＡＳＨΣΔ変調器を使用する。
本実施例では、全差動ＲＣアクティブ−ＬＰＦ回路において、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎ並びに帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎを可変抵抗とする。帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎについては、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ６の出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。また、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎについては、ΣΔ変調器１以外の他のコード生成手段を用いて該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。なお、帰還抵抗ＲＦ１５ｐおよびＲＦ１５ｎには、実施例２と同様に第３の可変抵抗モジュールを用いる。
以上説明したように、本発明を全差動ＲＣアクティブ−ＬＰＦ回路に適用したフィルタ回路では、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ６の出力信号に基づき、帰還抵抗ＲＦ１１ｐおよびＲＦ１１ｎを構成するユニット抵抗のオン／オフ制御が行われる。これにより、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ段階のカットオフ周波数を切り換えることが可能となり、結果として、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
また、入力抵抗ＲＧ１５ｐおよびＲＧ１５ｎを可変抵抗とし、ΣΔ変調器１の出力を用いずに他のコード生成手段を用いて該可変抵抗を構成するユニット抵抗のオン／オフ制御については、他のコード生成手段を用いて行う。これにより、実施例２の（ΣΔ変調器１の出力を用いた）構成と比較して、利得特性についてΣΔ変調器１による高周波ノイズの影響を抑制することができる。
次に、図１６を参照して、本発明を全差動ＲＣバイククワッドＬＰＦ回路に適用したときの基本的形態（その２）について説明する。図１６には、本発明を適用した全差動ＲＣバイククワッドＬＰＦ回路を示す。
図１６に示すフィルタ回路は、ΣΔ変調器１、デコーダ４および全差動ＲＣバイククワッドＬＰＦ回路を備える。全差動ＲＣバイククワッドＬＰＦ回路は、実施例３と同様に、第１段フィルタ回路および第２段フィルタ回路と、第２段フィルタ回路の出力を第１段フィルタ回路の入力側へ帰還させる段間帰還抵抗ＲＦ１８ｐおよびＲＦ１８ｎと、を備える。但し、フィルタ回路の第２段については実施例３と同様であるが、フィルタ回路の第１段については、実施例４の全差動ＲＣ−ＬＰＦ回路と同等の構成である点が実施例３の構成とは異なる。
フィルタ回路の第１段は、全差動オペアンプＡＭ１６、入力抵抗ＲＧ１６ｐおよびＲＧ１６ｎ、帰還抵抗ＲＦ１６ｐおよびＲＦ１６ｎ、並びに帰還キャパシタＣＦ１６ｐおよびＣＦ１６ｎを備える。また、フィルタ回路の第２段は、全差動オペアンプＡＭ１７、入力抵抗ＲＧ１７ｐおよびＲＧ１７ｎ、並びに帰還キャパシタＣＦ１７ｐおよびＣＦ１７ｎを備える。
なお、入力抵抗ＲＧ１６ｐ、ＲＧ１６ｎ、ＲＧ１７ｐおよびＲＧ１７ｎ、帰還抵抗ＲＦ１６ｐ、ＲＦ１６ｎ、並びに、段間帰還抵抗ＲＦ１８ｐおよびＲＦ１８ｎは可変抵抗である。ここで、入力抵抗ＲＧ１７ｐおよびＲＧ１７ｎ、帰還抵抗ＲＦ１６ｐおよびＲＦ１６ｎ、並びに、段間帰還抵抗ＲＦ１８ｐおよびＲＦ１８ｎは、実施例３の構成（図１２参照）と同様にΣΔ変調器１の出力に基づき抵抗値の可変制御を行う。但し、入力抵抗ＲＧ１６ｐおよびＲＧ１６ｎの抵抗値の可変制御は、実施例３とは異なりΣΔ変調器１の出力に基づかない。また、それぞれのペアは同一の回路構成を持つ。
また、段間帰還抵抗ＲＦ１８ｐおよびＲＦ１８ｎの接続関係、並びにフィルタ回路の第２段内の接続関係は、実施例のＲＣバイククワッドＬＰＦ回路における接続関係と同等であるので、説明を省略する。また、フィルタ回路の第１段内の接続関係は、実施例４のＲＣアクティブ−ＬＰＦ回路における接続関係と同等であるので、説明を省略する。
次に、図１７を参照して、本発明を全差動ＲＣバイククワッドＬＰＦ回路に適用したときの展開的形態（その２）について説明する。図１７には、本発明を適用した全差動ＲＣバイククワッドＬＰＦ回路の具体的な回路図を示す。
図１７に示すフィルタ回路は、ΣΔ変調器１、デコーダ６および全差動ＲＣバイククワッドＬＰＦ回路を備える。全差動ＲＣバイククワッドＬＰＦ回路は、フィルタ回路の第１段目および第２段目と、第２段目の出力を第１段目の入力側へ帰還させる段間帰還抵抗ＲＦ１８ｐおよびＲＦ１８ｎと、を備え、図１６と同一の回路構成である。また、ΣΔ変調器１として実施例１および実施例２と同等の３段ＭＡＳＨΣΔ変調器を使用する。
本実施例では、全差動ＲＣアクティブ−ＬＰＦ回路において、入力抵抗ＲＧ１７ｐおよびＲＧ１７ｎ、帰還抵抗ＲＦ１６ｐおよびＲＦ１６ｎ、並びに、段間帰還抵抗ＲＦ１８ｐおよびＲＦ１８ｎを可変抵抗とする。また、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ６の出力信号に基づき、可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。また、入力抵抗ＲＧ１６ｐおよびＲＧ１６ｎについては、ΣΔ変調器１以外の他のコード生成手段を用いて該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。なお、可変抵抗としては、ＲＧ１７ｐ、ＲＧ１７ｎ、ＲＦ１６ｐ、ＲＦ１６ｎ、ＲＦ１８ｐ、ＲＦ１８ｎは、実施例２と同様の第３の可変抵抗モジュールを用いれば良い。
以上説明したように、本実施例では、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ６の出力信号に基づき、可変抵抗の可変制御が行われる。すなわち、入力抵抗ＲＧ１７ｐおよびＲＧ１７ｎ、帰還抵抗ＲＦ１６ｐおよびＲＦ１６ｎ、並びに、段間帰還抵抗ＲＦ１８ｐおよびＲＦ１８ｎを構成するユニット抵抗のオン／オフ制御である。これにより、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ段階のカットオフ周波数を切り換えることが可能となり、結果として、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
また、入力抵抗ＲＧ１６ｐおよびＲＧ１６ｎを可変抵抗とし、ΣΔ変調器１の出力を用いずに他のコード生成手段を用いて該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、実施例３の（ΣΔ変調器１の出力を用いた）構成と比較して、ΣΔ変調器１による高周波ノイズの影響を抑制することができる。
次に、図１８および図１９を参照して、本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣ−ＬＰＦ回路）に適用したときの基本的形態（その４）について説明する。図１８には、本発明を適用した全差動ＲＣ−ＬＰＦ回路を示し、図１９（ａ），（ｂ）には可変容量モジュールの回路図をそれぞれ示す。
図１８に示すフィルタ回路は、ΣΔ変調器１、デコーダ４および全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣアクティブ−ＬＰＦ回路は、全差動オペアンプＡＭ１９、入力抵抗ＲＧ１９ｐおよびＲＧ１９ｎ、帰還抵抗ＲＦ１９ｐおよびＲＦ１９ｎ、並びに帰還キャパシタＣＦ１９ｐおよびＣＦ１９ｎを備える。なお、帰還キャパシタＣＦ１９ｐおよびＣＦ１９ｎは可変容量であり、両者は同一の回路構成を持つ。
また、帰還抵抗ＲＦ１９ｐは全差動オペアンプＡＭ１９の正極入力端子および負極出力端子間に接続され、帰還抵抗ＲＦ１９ｎは全差動オペアンプＡＭ１９の負極入力端子および正極出力端子間に接続される。また、入力抵抗ＲＧ１９ｐは正極入力端子ＩＮｐおよび全差動オペアンプＡＭ１９の正極入力端子間に接続され、入力抵抗ＲＧ１９ｎは負極入力端子ＩＮｎおよび全差動オペアンプＡＭ１９の負極入力端子間に接続される。
また、帰還キャパシタＣＦ１９ｐの第１端子および同極第２端子間は全差動オペアンプＡＭ１９の正極入力端子および負極出力端子間に接続される。また、帰還キャパシタＣＦ１９ｐの第１端子および逆極第２端子間は全差動オペアンプＡＭ１９の正極入力端子および正極出力端子間に接続される。また、帰還キャパシタＣＦ１９ｎの第１端子および同極第２端子間は全差動オペアンプＡＭ１９の負極入力端子および正極出力端子に接続される。またさらに、帰還キャパシタＣＦ１９ｎの第１端子および逆極第２端子間は全差動オペアンプＡＭ１９の負極入力端子および負極出力端子間に接続される。
このフィルタ回路の構成では、カットオフ周波数は１/（ＲＦ１９ｘ・ＣＦ１９ｘ）（ｘ＝ｐまたはｎ）に比例する。ここで、帰還キャパシタＣＦ１９ｐおよびＣＦ１９ｎを可変容量とし、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき、該可変容量を構成するユニットキャパシタのオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えることが可能となる。
また、可変容量に用いる可変容量モジュールの回路構成を図１９に例示する。なお、以下の第１および第２の可変容量モジュールの回路構成は、単なる例示であり、本発明がこれらに限定されるものではない。
まず、第１の可変抵抗モジュールは、図１９（ａ）に示すように、第１端子ＩＡ、第１端子ＩＡと同極性の同極第２端子ＯＡおよび逆極性の逆極第２端子ＯＢを備えて２個の内部キャパシタ１６３，１６４を有する。それぞれの内部キャパシタ１６３，１６４の一方の端子は第１端子ＩＡに接続され、一方の内部キャパシタ１６３の他方の端子は同極第２端子ＯＡに接続され、他方の内部キャパシタ１６４の他方の端子は逆極第２端子ＯＢに接続される。また、一方の内部キャパシタ１６３に並列接続されるスイッチ１６１のオンオフ制御信号は、他方の内部キャパシタ１６４に並列接続されるスイッチ１６２のオンオフ制御信号の反転信号である。
また、第２の可変抵抗モジュールは、図１９（ｂ）に示すように、第１端子ＩＡ、第１端子ＩＡと同極性の同極第２端子ＯＡおよび逆極性の逆極第２端子ＯＢを備えて、それぞれ同数個（４個）の内部キャパシタ１８１〜１８４及び内部キャパシタ１８５〜１８８をそれぞれ持つ２個の内部可変キャパシタ群を有する。各内部可変キャパシタ群において、該内部可変キャパシタ群を構成する内部キャパシタ１８１〜１８４及び内部キャパシタ１８５〜１８８はそれぞれ直列接続され、それぞれの内部キャパシタ１８１〜１８８に固有のスイッチ１７１〜１７８が並列接続される。また、一方の内部可変キャパシタ群において一方の端子は第１端子ＩＡに接続され、他の端子は同極第２端子ＯＡに接続される。また、他方の内部可変キャパシタ群において一方の端子は第１端子ＩＡに接続され、他の端子は逆極第２端子ＯＢに接続される。なお、一方の内部可変キャパシタ群に並列接続されるスイッチ１７５〜１７８のオンオフ制御信号は、他方の内部可変キャパシタ群に並列接続されるスイッチ１７１〜１７４のオンオフ制御信号の反転信号である。
図１８に示した本発明を全差動ＲＣアクティブフィルタ（全差動ＲＣアクティブ−ＬＰＦ回路）に適用したときの基本的形態（その４）は、実施例１と同様の展開的形態が可能である。即ち、ΣΔ変調器１として３段ＭＡＳＨΣΔ変調器を使用し、可変容量に第２の可変容量モジュールを用いる構成である。
この場合、３段ＭＡＳＨΣΔ変調器１出力をコード変換したデコーダ５の出力信号に基づき、可変容量、即ち帰還キャパシタＣＦ１９ｐおよびＣＦ１９ｎを構成するユニットキャパシタのオン／オフ制御が行われる。これにより、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ段階のカットオフ周波数を切り換えることが可能となる。またその結果として、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
次に、本発明を全差動ＲＣアクティブフィルタに適用した場合（実施例１〜実施例６）の効果を確認するため、シミュレーション実験を行った。シミュレーション実験は、実施例２の全差動ＲＣバイククワッドＬＰＦ回路、即ち本発明を全差動ＲＣバイククワッドＬＰＦ回路に適用したときの展開的形態（図１３を参照）で行った。また全差動オペアンプは理想モデルを適用した。
３段ＭＡＳＨΣΔ変調器１を使用して、ｎビット（ｎ＝９）のデジタルコード入力Ｃｏｄｅの値Ｈを１６，３２，６４，１２８，２５６と変化させ、図２０に示す周波数特性を得た。デジタルコード入力Ｃｏｄｅの値Ｈ＝１６，３２，６４，１２８，２５６に対するそれぞれの周波数特性は、図２０中の特性Ａ，特性Ｂ，特性Ｃ，特性Ｄ，特性Ｅとなった。
この適用例では、ｎビットのデジタルコード入力Ｃｏｄｅで２ｎ＝５１２段階のカットオフ周波数を切り換えることが可能である。実験結果からは、デジタルコード入力Ｃｏｄｅの値Ｈを１６から２５６まで約２５０段階変化させることで、カットオフ周波数を第１桁以上の範囲（図２０では１０６［Ｈｚ］のオーダーおよびその近傍の範囲）で切り替え可能であることが確認できた。
次に、図２１を参照して、本発明をパッシブフィルタ回路に適用したときの基本的形態について説明する。図２１（ａ）には抵抗を可変とする回路図を、図２１（ｂ）には容量を可変とする回路図をそれぞれ示す。
まず、抵抗を可変として、パッシブフィルタ回路のカットオフ周波数を切り換える回路構成について説明する。図２１（ａ）に示すフィルタ回路は、ΣΔ変調器１、デコーダ４およびパッシブフィルタ回路１７を備える。パッシブフィルタ回路１７は、１次ローパスフィルタであり、可変抵抗ＲＰ１およびキャパシタＣＰ１を備える。
このフィルタ回路の構成では、カットオフ周波数は１／（ＲＰ1・ＣＰ１）に比例するから、可変抵抗ＲＰ１を構成するユニット抵抗のオン／オフ制御を、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき行うことにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えることが可能となる。
次に、キャパシタを可変として、パッシブフィルタ回路のカットオフ周波数を切り換える回路構成について説明する。図２１（ｂ）に示すフィルタ回路は、ΣΔ変調器１、デコーダ４およびパッシブフィルタ回路１８を備える。パッシブフィルタ回路１８は、１次ローパスフィルタであり、抵抗ＲＰ２および可変容量キャパシタＣＰ２を備える。
このフィルタ回路の構成では、カットオフ周波数は１／（ＲＰ２・ＣＰ２）に比例するから、可変容量キャパシタＣＰ２を構成するユニットキャパシタのオン／オフ制御を、ΣΔ変調器１出力をコード変換したデコーダ４の出力信号に基づき行うことにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えることが可能となる。
次に、図２２および図２３を参照して、実施例１のフィルタ回路、即ち本発明を全差動ＲＣアクティブ−ＬＰＦ回路に適用したときの基本的形態（図５参照）に、ミキサ機能を追加したフィルタ回路について説明する。図２２（ａ）には本実施例の全差動ＲＣアクティブ−ＬＰＦ回路を示す。また図２３には、本実施例の全差動ＲＣアクティブ−ＬＰＦ回路が適用される一般的な無線通信受信回路を示す。
図２２（ａ）に示すフィルタ回路は、ΣΔ変調器１、掛け算器ＭＸ１、デコーダ（変換器）７ａおよび７ｂ並びに全差動ＲＣアクティブ−ＬＰＦ回路を備える。全差動ＲＣアクティブ−ＬＰＦ回路は、全差動オペアンプＡＭ２０、入力抵抗ＲＧ２０ｐおよびＲＧ２０ｎ、帰還抵抗ＲＦ２０ｐおよびＲＦ２０ｎ、並びに帰還キャパシタＣＦ２０ｐおよびＣＦ２０ｎを備え、図７と同等の回路構成である。なお、図２２では、ΣΔ変調器１を特に限定していないが、例えば実施例１と同等の３段ＭＡＳＨΣΔ変調器を使用すれば良い。
また、本実施例では、全差動ＲＣアクティブ−ＬＰＦ回路において、入力抵抗ＲＧ２０ｐおよびＲＥ２０ｎ並びに帰還抵抗ＲＦ２０ｐおよびＲＦ２０ｎを可変抵抗としている。ここで、帰還抵抗ＲＦ２０ｐおよびＲＦ２０ｎについては、ΣΔ変調器１出力をコード変換したデコーダ７ａの出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。また、入力抵抗ＲＧ２０ｐおよびＲＧ２０ｎについては、ΣΔ変調器１出力を掛け算器ＭＸ１で周波数変換した後の信号をデコーダ７ｂでコード変換し、該デコーダ７ａの出力信号に基づき可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。なお、可変抵抗としては、図６に例示した第１または第２の可変抵抗モジュールの何れを用いても良い。
ここで、掛け算器ＭＸ１による周波数変換機能について説明しておく。非特許文献２「RF MICROELECTRONICS」のＦｉｇ６．１５（ｐ１８１）にあるように、入力信号に、ある周波数の信号（ＬＯ）により反転／非反転を切り替えることで周波数変換（ミキサ）動作をさせることができる。図２２（ａ）では、掛け算器ＭＸ１により、ΣΔ変調器１出力に、所定周波数で反転／非反転を繰り返すミキシング信号ＶＬＯを掛け合わせている。
これにより、図２２（ｃ）の信号強度の周波数特性に示すように、周波数Ｆ＿ｃｌｋに信号強度を持っていたフィルタ入力を、図２２（ｄ）の信号強度の周波数特性に示すように、炉波後のフィルタ出力では信号強度を持つ周波数が変化することとなる。このようにして、カットオフ周波数可変のフィルタ回路に周波数変換機能を追加することができる。
このフィルタ回路の構成では、カットオフ周波数は（１/ＲＦ２０ｘ・ＣＦ２０ｘ）（ｘ＝ｐまたはｎ）に比例する。ここで、帰還抵抗ＲＦ２０ｐおよびＲＦ２０ｎを可変抵抗とし、ΣΔ変調器１出力をコード変換したデコーダ７ａの出力信号に基づき、該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、低ビットのデジタルコードで多段階のカットオフ周波数を切り換えることが可能となる。
また、（ＲＦ２０ｘ／ＲＧ２０ｘ）（ｘ＝ｐまたはｎ）に比例する利得については、入力抵抗ＲＧ２０ｐおよびＲＧ２０ｎを可変抵抗とし、ΣΔ変調器１の出力を用いずに他のコード生成手段を用いて該可変抵抗を構成するユニット抵抗のオン／オフ制御を行う。これにより、実施例１の（ΣΔ変調器１の出力を用いた）構成と比較して、利得特性についてΣΔ変調器１による高周波ノイズの影響を抑制することができる。
次に、本実施例の全差動ＲＣアクティブ−ＬＰＦ回路が適用される一般的な無線通信受信回路の構成について簡単に説明しておく。図２３に例示する無線受信回路は、アンテナ２０１、低雑音アンプ（ＬＮＡ）２０２、ミキサ（ＭＩＸ）２０３および２０４、シフタ（ＳＦＴ）２０５、局部発振器（ＶＣＯ）２０６、ローパスフィルタ（ＬＰＦ）２０７および２０８、並びに可変利得アンプ（ＶＧＡ）２０９および２１０を備える。
低雑音アンプ（ＬＮＡ）２０２では、アンテナ２０１で受信したＲＦ信号を微弱な信号でも雑音に埋もれることなく増幅され、大信号も歪み無く増幅される。また、ミキサ（ＭＩＸ）２０３および２０４では、局部発振器２０６の局部発信周波信号をシフタ２０５でシフトしたローカル信号に基づき、低雑音アンプ２０２出力のＲＦ信号を中間周波信号に変換する。また、ローパスフィルタ２０７および２０８では、受信すべきチャネルを選択する。さらに、可変利得アンプ２０９および２１０では、信号を復調可能なレベルまで増幅する。
本実施例の全差動ＲＣアクティブ−ＬＰＦ回路は、ローパスフィルタ２０７および２０８に適用される。この適用により、無線通信受信回路において、ローパスフィルタ２０７および２０８のカットオフ周波数を広い範囲で細かく切り替える必要がある場合であっても、より少ないユニット素子でフィルタ特性を決定している素子（帰還抵抗）を可変とすることができ、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
次に、図２４を参照して、本発明のフィルタ回路を無線受信回路に適用したときの形態について説明する。図２４には本実施例の無線受信回路を示す。
図２４に示す無線受信回路は、アンテナ、低雑音アンプ（ＬＮＡ）２２２、ミキサ（ＭＩＸ）２２３および２２４、シフタ（ＳＦＴ）２２５、局部発振器（ＶＣＯ）２２６、ローパスフィルタ（ＬＰＦ）２２０、可変利得アンプ（ＶＧＡ）２２９および２３０、並びに分周器（ＤＩＶ）２２７を備える。
ここで、ローパスフィルタ（ＬＰＦ）２２０は、ΣΔ変調器１、デコーダ４並びにフィルタ（ＬＰＦ）回路２ａおよび２ｂを備える。なお、フィルタ（ＬＰＦ）回路２ａおよび２ｂは、該フィルタ（ＬＰＦ）回路２ａおよび２ｂのフィルタ特性（カットオフ周波数）を決定する可変素子３ａおよび３ｂを持つ。フィルタ（ＬＰＦ）回路２ａおよび２ｂは、上述した実施例１〜実施例７またはその変形の何れの構成であっても良い。可変素子３ａおよび３ｂは抵抗またはキャパシタである。
ΣΔ変調器１を動作させる動作クロックＣＬＫとして、局部発振器（ＶＣＯ）２２６の出力である局部発信周波信号を用いる。より具体的には、局部発信周波信号を分周器（ＤＩＶ）２２７により所定分周比で分周した信号を用いる。なお、局部発振器（ＶＣＯ）２２６の出力である局部発信周波信号を（分周器（ＤＩＶ）２２７を介さず）そのまま動作クロックＣＬＫとして使用しても良い。
またさらに、ΣΔ変調器１を動作させる動作クロックＣＬＫとして、ミキサ（ＭＩＸ）２２３または２２４で用いるローカル信号、即ち局部発振器２２６の局部発信周波信号をシフタ２２５で分周したローカル信号を用いる構成とすることも可能である。
また、ｎビットのデジタルコード入力Ｃｏｄｅは図示しないフィルタ特性（カットオフ周波数）設定手段等から供給される。
このような本発明のフィルタ回路の無線受信回路への適用により、ローパスフィルタ２２０のカットオフ周波数を広い範囲で細かく切り替える必要がある場合であっても、より少ないユニット素子でフィルタ特性を決定している素子（帰還抵抗）を可変とすることができ、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
次に、図２５を参照して、本発明のフィルタ回路を無線送信回路に適用したときの形態について説明する。図２５には本実施例の無線送信回路の図を示す。
図２５に示す無線送信回路は、アンテナ２４１、パワーアンプ（ＰＡ）２４２、ミキサ（ＭＩＸ）２４３および２４４、シフタ（ＳＦＴ）２４５、局部発振器（ＶＣＯ）２４６、ローパスフィルタ（ＬＰＦ）２４０、可変利得アンプ（ＶＧＡ）２４９および２５０、並びに分周器（ＤＩＶ）２４７を備える。
ここで、ローパスフィルタ（ＬＰＦ）２４０は、ΣΔ変調器１、デコーダ４並びにフィルタ（ＬＰＦ）回路２ａおよび２ｂを備える。なお、フィルタ（ＬＰＦ）回路２ａおよび２ｂは、該フィルタ（ＬＰＦ）回路２ａおよび２ｂのフィルタ特性（カットオフ周波数）を決定する可変素子３ａおよび３ｂを持つ。フィルタ（ＬＰＦ）回路２ａおよび２ｂは、上述した実施例１〜実施例７またはその変形の何れの構成であっても良い。可変素子３ａおよび３ｂは抵抗またはキャパシタである。
ΣΔ変調器１を動作させる動作クロックＣＬＫとして、局部発振器（ＶＣＯ）２４６の出力である局部発信周波信号を用いる。より具体的には、局部発信周波信号を分周器（ＤＩＶ）２４７により所定分周比で分周した信号を用いる。なお、局部発振器（ＶＣＯ）２４６の出力である局部発信周波信号を（分周器（ＤＩＶ）２４７を介さず）そのまま動作クロックＣＬＫとして使用しても良い。
またさらに、ΣΔ変調器１を動作させる動作クロックＣＬＫとして、ミキサ（ＭＩＸ）２４３または２４４で用いるローカル信号、即ち局部発振器２４６の局部発信周波信号をシフタ２４５で分周したローカル信号を用いる構成とすることも可能である。
また、ｎビットのデジタルコード入力Ｃｏｄｅは図示しないフィルタ特性（カットオフ周波数）設定手段等から供給される。
このような本発明のフィルタ回路の無線送信回路への適用により、ローパスフィルタ２４０のカットオフ周波数を広い範囲で細かく切り替える必要がある場合であっても、より少ないユニット素子でフィルタ特性を決定している素子（帰還抵抗）を可変とすることができ、ＬＳＩにおける回路のレイアウト面積の増大を抑制できると共に、コストを抑制することができる。
（付記１） デジタルコード入力をシグマデルタ変調するΣΔ変調器を有し、
当該フィルタ回路のフィルタ特性を決定する少なくとも１種の素子の素子値を、前記ΣΔ変調器の出力、或いは該ΣΔ変調器出力をコード変換する変換器を介した信号に基づき変化させることを特徴とするフィルタ回路。
（付記２） 前記フィルタ特性は時定数または利得であることを特徴とする付記１に記載のフィルタ回路。
（付記３） 付記１に記載のフィルタ回路はアクティブフィルタであって、
前記フィルタ特性を時定数として、該時定数を決定する抵抗の抵抗値を変化させることを特徴とする付記１に記載のフィルタ回路。
（付記４） 付記１に記載のフィルタ回路はアクティブフィルタであって、
前記フィルタ特性を時定数として、該時定数を決定するキャパシタの容量値を変化させることを特徴とする付記１に記載のフィルタ回路。
（付記５） 付記１に記載のフィルタ回路はパッシブフィルタであって、
前記フィルタ特性を時定数として、該時定数を決定する抵抗の抵抗値を変化させることを特徴とする付記１に記載のフィルタ回路。
（付記６） 付記１に記載のフィルタ回路はパッシブフィルタであって、
前記フィルタ特性を時定数として、該時定数を決定するキャパシタの容量値を変化させることを特徴とする付記１に記載のフィルタ回路。
（付記７） 付記１に記載のフィルタ回路は全差動アクティブフィルタであって、
前記フィルタ特性を時定数として、該時定数を決定する抵抗の抵抗値を変化させることを特徴とする付記１に記載のフィルタ回路。
（付記８） 前記フィルタ特性を利得として、該利得のみを決定する抵抗の抵抗値を変化させることを特徴とする付記７に記載のフィルタ回路。
（付記９） 前記ΣΔ変調器の出力に、所定周波数で極性が反転する極性反転信号を掛け合わせる掛け算器を有し、
利得のみを決定する抵抗の抵抗値を、前記掛け算器の出力、或いは該掛け算器出力をコード変換する変換器を介した信号に基づき変化させることを特徴とする付記８に記載のフィルタ回路。
（付記１０） 抵抗値を変化させる抵抗は、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子を備えて２個の内部抵抗を有し、
それぞれの内部抵抗の一方の端子はスイッチを介して前記第１端子に接続され、一方の内部抵抗の他方の端子は同極第２端子に接続され、他方の内部抵抗の他方の端子は逆極第２端子に接続され、一方の内部抵抗に接続されるスイッチのオンオフ制御信号は、他方の内部抵抗に接続されるスイッチのオンオフ制御信号の反転信号であることを特徴とする付記７〜付記９の何れかに記載のフィルタ回路。
（付記１１） 抵抗値を変化させる抵抗は、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子を備えて、それぞれ同数個の内部抵抗を持つ２個の内部可変抵抗群を有し、
各内部可変抵抗群においてそれぞれの内部抵抗の一方の端子はスイッチを介して前記第１端子に接続され、一方の内部可変抵抗群においてそれぞれの内部抵抗の他方の端子は同極第２端子に接続され、他方の内部可変抵抗群においてそれぞれの内部抵抗の他方の端子は逆極第２端子に接続され、複数のスイッチのうち１つがオンすることを特徴とする付記７〜付記９の何れかに記載のフィルタ回路。
（付記１２） 抵抗値を変化させる抵抗は、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子を備え、
前記抵抗は２×ｎ＋１個（ｎは正整数）の内部抵抗を有し、
各内部抵抗は、抵抗値がＲであり、一方の端子は前記第１端子に接続され、他方の端子は第１制御信号でオンオフ制御される第１スイッチを介して前記同極第２端子に、また前記第１制御信号の反転信号である第２制御信号でオンオフ制御される第２スイッチを介して前記逆極第２端子に接続され、
それぞれの内部抵抗は、該内部抵抗毎に独立した前記第１及び第２の制御信号でオンオフ制御されることを特徴とする付記７〜付記９の何れかに記載のフィルタ回路。
（付記１３） 少なくともミキサ回路と、付記１〜付記１２の何れかに記載のフィルタ回路を備えた送信器であって、
局部発振器の出力、或いは該局部発振器の出力を分周した信号を前記ΣΔ変調器を動作させる基準クロック信号とすること特徴とする送信器。
（付記１４） 少なくともミキサ回路と、付記１〜付記１２の何れかに記載のフィルタ回路を備えた受信器であって、
局部発振器の出力、或いは該局部発振器の出力を分周した信号を前記ΣΔ変調器を動作させる基準クロック信号とすること特徴とする受信器。
（付記１５） 少なくともミキサ回路と、付記１〜付記１２の何れかに記載のフィルタ回路を備えた送信器であって、
前記ミキサ回路のローカル信号、或いは該ミキサ回路のローカル信号を分周した信号を前記ΣΔ変調器を動作させる基準クロック信号とすること特徴とする送信器。
（付記１６） 少なくともミキサ回路と、付記１〜付記１２の何れかに記載のフィルタ回路を備えた受信器であって、
前記ミキサ回路のローカル信号、或いは該ミキサ回路のローカル信号を分周した信号を前記ΣΔ変調器を動作させる基準クロック信号とすること特徴とする受信器。
１ ΣΔ変調器（３段ＭＡＳＨΣΔ変調器）
２，２ａ，２ｂ フィルタ回路
３，３ａ，３ｂ 可変素子
４〜６，７ａ，７ｂ デコーダ（変換器）
１７，１８ パッシブフィルタ回路
１０１，１０２，１１１〜１１８，１３１〜１４８，１６１，１６２，１７１〜１７８ スイッチ
１０３，１０４，１２１〜１２８，１５１〜１５９ 内部抵抗
１６３，１６４，１８１〜１８８ 内部キャパシタ
２０１，２４１ アンテナ
２０２，２２２ 低雑音アンプ（ＬＮＡ）
２０３，２０４，２２３，２２４，２４３，２４４ ミキサ（ＭＩＸ）
２０５，２２５，２４５ シフタ（ＳＦＴ）
２０６，２２６，２４６ 局部発振器（ＶＣＯ）
２０７，２０８，２２０，２４０ ローパスフィルタ（ＬＰＦ）
２０９，２１０，２２９，２３０，２４９，２５０ 可変利得アンプ（ＶＧＡ）
２２７，２４７ 分周器（ＤＩＶ）
２４２ パワーアンプ（ＰＡ）
３１１〜３１ｎ…抵抗
３２１〜３２ｎ…ユニットキャパシタ
ＡＭ，ＡＭ１〜ＡＭ１１５ オペアンプ
ＡＭ１０〜ＡＭ２０ 全差動オペアンプ
ＲＧ，ＲＧ１〜ＲＧ４ 入力抵抗
ＲＧ１０ｐ〜ＲＧ２０ｐ，ＲＧ１０ｎ〜ＲＧ２０ｎ 入力抵抗
ＲＦ，ＲＦ１〜ＲＦ４ 帰還抵抗
ＲＦ１０ｐ〜ＲＦ２０ｐ，ＲＦ１０ｎ〜ＲＦ２０ｎ 帰還抵抗
ＶＲ１ 第１の可変抵抗モジュール
ＶＲ２ 第２の可変抵抗モジュール
ＶＲ３ 第３の可変抵抗モジュール
ＣＦ，ＣＦ１〜ＣＦ２ 帰還キャパシタ
ＣＦ１０ｐ〜ＣＦ２０ｐ，ＣＦ１０ｎ〜ＣＦ２０ｎ 帰還キャパシタ
ＣＧ３ 入力キャパシタ
ＣＰ１ キャパシタ
ＣＰ２ 可変容量キャパシタ
ＲＰ２ 抵抗
ＲＰ１ 可変抵抗
ＭＸ１ 掛け算器

Claims (10)

  1. 所望のカットオフ周波数に対応する入力信号をΣΔ変調するΣΔ変調器と、
    全差動型アクティブフィルタとを有し、
    前記全差動型アクティブフィルタは、
    正極入力端子と、負極入力端子と、正極出力端子と、負極出力端子とを有し、前記正極入力端子と前記負極入力端子とに入力される入力差動信号を増幅して前記正極出力端子と前記負極出力端子に増幅された出力差動信号を出力する差動増幅器と、
    前記正極出力端子と前記正極入力端子との間に設けられた第１の可変帰還抵抗と、
    前記正極出力端子と前記負極入力端子との間に設けられた第２の可変帰還抵抗と、
    前記負極出力端子と前記負極入力端子との間に設けられた第３の可変帰還抵抗と、
    前記負極出力端子と前記正極入力端子との間に設けられた第４の可変帰還抵抗とを有し、
    前記第１乃至第４の可変帰還抵抗の値が前記ΣΔ変調器の出力に応じて設定されて、前記全差動型アクティブフィルタが前記所望のカットオフ周波数を有し、
    更に、
    第１の入力端子と前記正極入力端子との間に設けられた第１の可変入力抵抗と、
    前記第１の入力端子と前記負極入力端子との間に設けられた第２の可変入力抵抗と、
    第２の入力端子と前記負極入力端子との間に設けられた第３の可変入力抵抗と、
    前記第２の入力端子と前記正極入力端子との間に設けられた第４の可変入力抵抗と、
    前記ΣΔ変調器の出力に、所定周波数で極性が反転する極性反転信号を掛け合わせる掛け算器を有し、
    前記第１乃至第４の可変入力抵抗の抵抗値を、前記掛け算器の出力、或いは該掛け算器出力をコード変換する変換器を介した信号に基づき変化させるフィルタ回路。
  2. 所望のカットオフ周波数に対応する入力信号をΣΔ変調するΣΔ変調器と、
    全差動型アクティブフィルタとを有し、
    前記全差動型アクティブフィルタは、
    正極入力端子と、負極入力端子と、正極出力端子と、負極出力端子とを有し、前記正極入力端子と前記負極入力端子とに入力される入力差動信号を増幅して前記正極出力端子と前記負極出力端子に増幅された出力差動信号を出力する差動増幅器と、
    前記正極出力端子と前記正極入力端子との間に設けられた第１の可変帰還抵抗と、
    前記正極出力端子と前記負極入力端子との間に設けられた第２の可変帰還抵抗と、
    前記負極出力端子と前記負極入力端子との間に設けられた第３の可変帰還抵抗と、
    前記負極出力端子と前記正極入力端子との間に設けられた第４の可変帰還抵抗とを有し、
    前記第１乃至第４の可変帰還抵抗の値が前記ΣΔ変調器の出力に応じて設定されて、前記全差動型アクティブフィルタが前記所望のカットオフ周波数を有し、
    前記第１及び第４の可変帰還抵抗を有する帰還抵抗ユニットと，前記第２及び第３の可変帰還抵抗を有する帰還抵抗ユニットはそれぞれ、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子と、第１及び第２の内部抵抗とを含み、
    前記第１及び第４の可変帰還抵抗を有する帰還抵抗ユニットは、前記第１端子が前記正極入力端子に、前記同極第２端子が前記正極出力端子に、前記逆極第２端子が前記負極出力端子にそれぞれ接続され、
    前記第２及び第３の可変帰還抵抗を有する帰還抵抗ユニットは、前記第１端子が前記負極入力端子に、前記同極第２端子が前記負極出力端子に、前記逆極第２端子が前記正極出力端子にそれぞれ接続され、
    前記第１及び第２の内部抵抗の一方の端子はスイッチを介して前記第１端子に接続され、前記第１の内部抵抗の他方の端子は同極第２端子に接続され、前記第２の内部抵抗の他方の端子は逆極第２端子に接続され、前記第１の内部抵抗に接続されるスイッチのオンオフ制御信号は、前記第２の内部抵抗に接続されるスイッチのオンオフ制御信号の反転信号であり、前記オンオフ制御信号は前記ΣΔ変調器の出力に基づいて生成されるフィルタ回路。
  3. 所望のカットオフ周波数に対応する入力信号をΣΔ変調するΣΔ変調器と、
    全差動型アクティブフィルタとを有し、
    前記全差動型アクティブフィルタは、
    正極入力端子と、負極入力端子と、正極出力端子と、負極出力端子とを有し、前記正極入力端子と前記負極入力端子とに入力される入力差動信号を増幅して前記正極出力端子と前記負極出力端子に増幅された出力差動信号を出力する差動増幅器と、
    前記正極出力端子と前記正極入力端子との間に設けられた第１の可変帰還抵抗と、
    前記正極出力端子と前記負極入力端子との間に設けられた第２の可変帰還抵抗と、
    前記負極出力端子と前記負極入力端子との間に設けられた第３の可変帰還抵抗と、
    前記負極出力端子と前記正極入力端子との間に設けられた第４の可変帰還抵抗とを有し、
    前記第１乃至第４の可変帰還抵抗の値が前記ΣΔ変調器の出力に応じて設定されて、前記全差動型アクティブフィルタが前記所望のカットオフ周波数を有し、
    前記第１及び第４の可変帰還抵抗を有する帰還抵抗ユニットと，前記第２及び第３の可変帰還抵抗を有する帰還抵抗ユニットはそれぞれ、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子と、それぞれ複数の内部抵抗を持つ第１及び第２の内部可変抵抗群を有し、
    前記第１及び第４の可変帰還抵抗を有する帰還抵抗ユニットは、前記第１端子が前記正極入力端子に、前記同極第２端子が前記正極出力端子に、前記逆極第２端子が前記負極出力端子にそれぞれ接続され、
    前記第２及び第３の可変帰還抵抗を有する帰還抵抗ユニットは、前記第１端子が前記負極入力端子に、前記同極第２端子が前記負極出力端子に、前記逆極第２端子が前記正極出力端子にそれぞれ接続され、
    前記第１及び第２の内部可変抵抗群それぞれにおいてそれぞれの内部抵抗の一方の端子はスイッチを介して前記第１端子に接続され、前記第１の内部可変抵抗群においてそれぞれの内部抵抗の他方の端子は同極第２端子に接続され、前記第２の内部可変抵抗群においてそれぞれの内部抵抗の他方の端子は逆極第２端子に接続され、前記ΣΔ変調器の出力に基づいて前記スイッチのうち１つがオンするフィルタ回路。
  4. 前記第１及び第２の内部可変抵抗群それぞれが持つ前記複数の内部抵抗は同数個であり、各複数の内部抵抗は抵抗値が異なる請求項３に記載のフィルタ回路。
  5. 所望のカットオフ周波数に対応する入力信号をΣΔ変調するΣΔ変調器と、
    全差動型アクティブフィルタとを有し、
    前記全差動型アクティブフィルタは、
    正極入力端子と、負極入力端子と、正極出力端子と、負極出力端子とを有し、前記正極入力端子と前記負極入力端子とに入力される入力差動信号を増幅して前記正極出力端子と前記負極出力端子に増幅された出力差動信号を出力する差動増幅器と、
    前記正極出力端子と前記正極入力端子との間に設けられた第１の可変帰還抵抗と、
    前記正極出力端子と前記負極入力端子との間に設けられた第２の可変帰還抵抗と、
    前記負極出力端子と前記負極入力端子との間に設けられた第３の可変帰還抵抗と、
    前記負極出力端子と前記正極入力端子との間に設けられた第４の可変帰還抵抗とを有し、
    前記第１乃至第４の可変帰還抵抗の値が前記ΣΔ変調器の出力に応じて設定されて、前記全差動型アクティブフィルタが前記所望のカットオフ周波数を有し、
    前記第１及び第２の可変帰還抵抗を有する帰還抵抗ユニットと，前記第３及び第４の可変帰還抵抗を有する帰還抵抗ユニットはそれぞれ、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子と、複数の内部抵抗を有し、
    前記第１及び第２の可変帰還抵抗を有する帰還抵抗ユニットは、前記第１端子が前記正極出力端子に、前記同極第２端子が前記正極入力端子に、前記逆極第２端子が前記負極入力端子にそれぞれ接続され、
    前記第３及び第４の可変帰還抵抗を有する帰還抵抗ユニットは、前記第１端子が前記負極出力端子に、前記同極第２端子が前記負極入力端子に、前記逆極第２端子が前記正極入
    力端子にそれぞれ接続され、
    各内部抵抗は、一方の端子は前記第１端子に接続され、他方の端子は第１制御信号でオンオフ制御される第１スイッチを介して前記同極第２端子に、また前記第１制御信号の反転信号である第２制御信号でオンオフ制御される第２スイッチを介して前記逆極第２端子に接続され、
    前記内部抵抗それぞれの第１、第２スイッチは、該内部抵抗毎に生成される前記第１及び第２の制御信号でオンオフ制御され、前記第１及び第２の制御信号は前記ΣΔ変調器の出力に基づいて生成されるフィルタ回路。
  6. 前記複数の内部抵抗は２×ｎ＋１個（ｎは正整数）であり、抵抗値が同じである請求項５に記載のフィルタ回路。
  7. 所望のカットオフ周波数に対応する入力信号をΣΔ変調するΣΔ変調器と、
    全差動型アクティブフィルタとを有し、
    前記全差動型アクティブフィルタは、
    正極入力端子と、負極入力端子と、正極出力端子と、負極出力端子とを有し、前記正極入力端子と前記負極入力端子とに入力される入力差動信号を増幅して前記正極出力端子と前記負極出力端子に増幅された出力差動信号を出力する差動増幅器と、
    前記正極出力端子と前記正極入力端子との間に設けられた第１の可変帰還容量と、
    前記正極出力端子と前記負極入力端子との間に設けられた第２の可変帰還容量と、
    前記負極出力端子と前記負極入力端子との間に設けられた第３の可変帰還容量と、
    前記負極出力端子と前記正極入力端子との間に設けられた第４の可変帰還容量とを有し、
    前記第１乃至第４の可変帰還容量の値が前記ΣΔ変調器の出力に応じて設定されて、前記全差動型アクティブフィルタが前記所望のカットオフ周波数を有し、
    前記第１及び第４の可変帰還容量を有する帰還容量ユニットと，前記第２及び第３の可変帰還容量を有する帰還容量ユニットはそれぞれ、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子と、前記第１端子と前記同極第２端子との間に並列に設けられた第１内部容量と第１のスイッチと、前記第１端子と前記逆極第２端子との間に並列に設けられた第２内部容量と第２スイッチとを含み、
    前記第１及び第４の可変帰還容量を有する帰還容量ユニットは、前記第１端子が前記正極入力端子に、前記同極第２端子が前記正極出力端子に、前記逆極第２端子が前記負極出力端子にそれぞれ接続され、
    前記第２及び第３の可変帰還容量を有する帰還容量ユニットは、前記第１端子が前記負極入力端子に、前記同極第２端子が前記負極出力端子に、前記逆極第２端子が前記正極出力端子にそれぞれ接続され、
    前記第１のスイッチのオンオフ制御信号は、前記第２のスイッチのオンオフ制御信号の反転信号であり、前記オンオフ制御信号は前記ΣΔ変調器の出力に基づいて生成されるフィルタ回路。
  8. 所望のカットオフ周波数に対応する入力信号をΣΔ変調するΣΔ変調器と、
    全差動型アクティブフィルタとを有し、
    前記全差動型アクティブフィルタは、
    正極入力端子と、負極入力端子と、正極出力端子と、負極出力端子とを有し、前記正極入力端子と前記負極入力端子とに入力される入力差動信号を増幅して前記正極出力端子と前記負極出力端子に増幅された出力差動信号を出力する差動増幅器と、
    前記正極出力端子と前記正極入力端子との間に設けられた第１の可変帰還容量と、
    前記正極出力端子と前記負極入力端子との間に設けられた第２の可変帰還容量と、
    前記負極出力端子と前記負極入力端子との間に設けられた第３の可変帰還容量と、
    前記負極出力端子と前記正極入力端子との間に設けられた第４の可変帰還容量とを有し、
    前記第１乃至第４の可変帰還容量の値が前記ΣΔ変調器の出力に応じて設定されて、前記全差動型アクティブフィルタが前記所望のカットオフ周波数を有し、
    前記第１及び第４の可変帰還容量を有する帰還容量ユニットと，前記第２及び第３の可変帰還容量を有する帰還容量ユニットはそれぞれ、第１端子、前記第１端子と同極性の同極第２端子および逆極性の逆極第２端子と、前記第１端子と前記同極第２端子との間に直列に設けられた複数の第１内部容量と第１のスイッチの組と、前記第１端子と前記逆極第２端子との間に直列に設けられた複数の第２内部容量と第２スイッチの組とを含み、前記第１内部容量と第１のスイッチは並列に接続され、前記第２内部容量と第２スイッチも並列に接続され、
    前記第１及び第４の可変帰還容量を有する帰還容量ユニットは、前記第１端子が前記正極入力端子に、前記同極第２端子が前記正極出力端子に、前記逆極第２端子が前記負極出力端子にそれぞれ接続され、
    前記第２及び第３の可変帰還容量を有する帰還容量ユニットは、前記第１端子が前記負極入力端子に、前記同極第２端子が前記負極出力端子に、前記逆極第２端子が前記正極出力端子にそれぞれ接続され、
    前記第１のスイッチのオンオフ制御信号は前記ΣΔ変調器の出力に基づいて生成されるフィルタ回路。
  9. 前記全差動型アクティブフィルタは利得を有することを特徴とする請求項１〜８のいずれかに記載のフィルタ回路。
  10. 更に、
    第１の入力端子と前記正極入力端子との間に設けられた第１の可変入力抵抗と、
    前記第１の入力端子と前記負極入力端子との間に設けられた第２の可変入力抵抗と、
    第２の入力端子と前記負極入力端子との間に設けられた第３の可変入力抵抗と、
    前記第２の入力端子と前記正極入力端子との間に設けられた第４の可変入力抵抗とを有し、
    前記第１乃至第４の可変入力抵抗の抵抗値の値を、前記ΣΔ変調器の出力に応じて変化させることを特徴とする請求項２〜９のいずれかに記載のフィルタ回路。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5505557B2 (ja) * 2011-03-18 2014-05-28 富士通株式会社 Ｍａｓｈ方式シグマデルタ・モジュレータおよびｄａ変換回路
JP5846840B2 (ja) * 2011-10-14 2016-01-20 ルネサスエレクトロニクス株式会社 フィルタ回路及び受信装置
US9958986B2 (en) * 2011-12-28 2018-05-01 Silicon Works Co., Ltd. Touch sensing apparatus
US9300331B2 (en) * 2012-11-09 2016-03-29 Omnivision Technologies, Inc. Method, apparatus and system for providing pre-emphasis in a signal
KR102087332B1 (ko) * 2013-08-30 2020-03-10 엘지디스플레이 주식회사 터치 스크린 장치와 그 구동방법
US10623008B2 (en) * 2015-04-30 2020-04-14 Xilinx, Inc. Reconfigurable fractional-N frequency generation for a phase-locked loop
US9743182B2 (en) * 2015-12-18 2017-08-22 Cirrus Logic, Inc. Systems and methods of configuring a filter having at least two frequency response configurations
CN107850970B (zh) * 2016-04-01 2021-04-27 深圳市汇顶科技股份有限公司 积分电路及信号处理模块
US10291207B2 (en) * 2016-07-07 2019-05-14 Analog Devices, Inc. Wide range programmable resistor for discrete logarithmic control, and tuning circuit for variable gain active filter using same
US10312868B2 (en) * 2017-04-20 2019-06-04 Aura Semiconductor Pvt. Ltd Correcting for non-linearity in an amplifier providing a differential output
CN108736855B (zh) * 2017-04-21 2021-12-21 展讯通信（上海）有限公司 无源滤波电路及发射电路
JP7211871B2 (ja) * 2019-03-29 2023-01-24 株式会社日立製作所 センサ端末および無線センサシステム
CN116232281B (zh) * 2023-03-13 2023-11-14 青岛艾诺仪器有限公司 一种自定义滤波器的控制方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58165443A (ja) * 1982-03-26 1983-09-30 Victor Co Of Japan Ltd 信号の符号化記憶装置
JPS63276909A (ja) * 1987-01-14 1988-11-15 Toshiba Corp フイルタ回路
KR100190766B1 (ko) * 1996-06-24 1999-06-01 김영환 고조파 왜곡을 감소시킨 스위치드 캐패시터 디지탈-아날로그변환기
JP3425344B2 (ja) * 1997-12-05 2003-07-14 株式会社東芝 Ｄ／ａ変換器
US6163286A (en) * 1998-06-02 2000-12-19 Cirrus Logic, Inc. Digitally driven analog test signal generator
JP3677181B2 (ja) 1999-09-06 2005-07-27 株式会社東芝 可変抵抗回路及びｄ／ａ変換器
JP2003273740A (ja) 2002-03-14 2003-09-26 Ricoh Co Ltd Ｄ／ａ変換装置
TW586264B (en) * 2003-04-14 2004-05-01 Realtek Semiconductor Corp Amplifying circuit
US7583948B2 (en) * 2005-04-28 2009-09-01 Kabushiki Kaisha Toshiba Time constant automatic adjusting circuit, filter circuit system, and method of automatically adjusting time constant
JP2007074442A (ja) 2005-09-07 2007-03-22 Sharp Corp スイッチング増幅器およびオーディオ機器
US7680227B2 (en) * 2006-03-02 2010-03-16 Broadcom Corporation Method and system for filter calibration using fractional-N frequency synthesized signals
JP2008160554A (ja) * 2006-12-25 2008-07-10 Matsushita Electric Ind Co Ltd フィルタ装置およびそれを有する送受信機
JP2008205560A (ja) * 2007-02-16 2008-09-04 Fujitsu Ltd 可変利得増幅回路、フィルタ回路、及び半導体装置
US7691104B2 (en) * 2007-07-25 2010-04-06 Olympus Medical Systems Corporation Endoscopic treatment tool
WO2009065621A2 (en) * 2007-11-23 2009-05-28 St Wireless Sa Amplitude modulation controller for polar transmitter
US8526901B2 (en) * 2008-05-19 2013-09-03 Nec Corporation Band adjustment device of polyphase filter and band adjustment method of polyphase filter
JP5210042B2 (ja) * 2008-05-21 2013-06-12 株式会社冨永樹脂工業所 水中生物飼育システムおよび水槽用浄化ユニット
GB2464770B (en) * 2008-10-31 2013-03-27 Cambridge Silicon Radio Ltd Variable gain amplifier
US7852248B1 (en) * 2008-12-09 2010-12-14 Alvand Technology, Inc. Analog-to-digital converter (ADC) with reduced jitter sensitivity and power consumption
US8199038B2 (en) * 2009-07-28 2012-06-12 Electronics And Telecommunications Research Institute Active resistance-capacitor integrator and continuous-time sigma-delta modulator with gain control function
JP2012165169A (ja) * 2011-02-07 2012-08-30 Renesas Electronics Corp Ａ／ｄ変換器及び半導体装置

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