JP4692461B2 - 受信機、受信方法、フィルタ回路、制御方法 - Google Patents

受信機、受信方法、フィルタ回路、制御方法 Download PDF

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Description

本発明は、受信機、受信方法、フィルタ回路、制御方法に関し、特に、複数の無線通信システムのそれぞれの要求仕様を満たしつつ、簡単な構成で、小型、かつ消費電力を抑えた回路を実現することができるようにした受信機、受信方法、フィルタ回路、制御方法に関する。
近年、半導体の微細化が進み、ディジタル回路においては、低消費電力かつ高速動作が可能となり、実装面積もより小さくなってきている。
一方、アナログ回路においては、ディジタル回路のような実装面積の小型化は期待できず、また、電源電圧の低下やトランジスタのミスマッチの影響等による特性劣化は不可避である。
このような状況を考慮すると、アナログ回路で実現されていた機能をディジタルドメインでの機能に移行して、アナログ信号処理部をいかに減少させるかということが受信機には求められる。
無線通信における受信機のアナログドメインの主な機能は、周波数変換、直交復調、チャネル選択、AGC(Automatic Gain Control)などであり、これらの機能をディジタルドメインの機能として効率的に移行するためには、動作周波数が速く、ダイナミックレンジが広いAD(Analog Digital)変換器が必要になる。
このような要求を効率的に満足させる方法として、低域通過タイプΣΔ変調を用いたダイレクトコンバージョン方式が提案されている（非特許文献１参照）。
図１は、非特許文献１に記載された従来の回路を示す図である。
図示せぬアンテナからの入力信号Ｓ（ｔ）は、BPF(Band Pass Filter)１において帯域制限され、ΣΔADC(Analog Digital Converter)２I，２Qに供給される。
ΣΔADC２Iは、入力信号Ｓ（ｔ）の搬送波周波数と同じ周波数のクロックに従って動作し、ΣΔADC２Qは、ΣΔADC２Iに入力されるクロックとの位相差がπ／２のクロックに従って動作する。ΣΔADC２I，２Qにおいては、BPF１から供給された信号が１bitのビット列に変換され、ディジタルの信号が出力される。
ΣΔADC２Iの出力信号は、LPF(Low Pass Filter)＆デシメータブロック３Iに供給され、フィルタリングと、サンプリングレートを所定の割合で減少させるデシメーションが行われた後、得られた信号がＩCHの信号として後段の回路に出力される。
同様に、ΣΔADC２Qの出力信号は、LPF＆デシメータブロック３Qに供給され、フィルタリングとデシメーションが行われた後、得られた信号がＱCHの信号として後段の回路に出力される。
このアーキテクチャの利点としては、
（ａ）搬送波周波数と同じ周波数のクロックと、それとの位相差がπ／２のクロックの２つのクロックでサンプリングするので、直交復調の機能を実現することができる。
（ｂ）搬送波周波数と同じ周波数でサンプリングされた信号のOSR(Over Sampling Ratio)は大きいため、構成が簡単という利点を有するΣΔADCを用いて、広いダイナミックレンジを実現することができる。一般的に、信号帯域に比較して搬送波周波数は非常に大きいから、搬送波周波数と同じ周波数でサンプリングが行われた場合、OSRは大きくなる。
（ｃ）ダイナミックレンジの広いAD変換器を実現することができるので、チャネル選択、AGCなどの機能をディジタルドメインの機能として実現することができる。
などが挙げられる。
しかし、上記のアーキテクチャは、消費電力の面では効率的ではない。非特許文献１に記載されているダイレクトコンバージョン方式においては、ΣΔADCを搬送波の周波数と同じ周波数のクロックに従って動作させることによって大きなOSRを確保しているが、GSM(Global System for Mobile Communications)やBluetooth（商標）などの狭帯域な信号を扱うアプリケーションを考えた場合、そのような大きなOSRは必ずしも必要なわけではない。
大きなOSRを確保するよりも、アプリケーションにとって最低限必要なOSRの信号に入力信号のサンプリングレートを下げて、より適した動作周波数でΣΔADCを動作させた方が、消費電力の面では効率的である。
非特許文献２、特許文献１には、入力信号を搬送波周波数とほぼ同じ周波数でサンプリングし、サンプリングして得られた信号のレートを、FIRフィルタやIIRフィルタなどを用いることによって、ΣΔADCの動作周波数で扱うことのできるサンプリングレートまで下げる方法が提案されている。
図２は、非特許文献２、特許文献１に記載されている従来の回路を示す図である。
図示せぬアンテナから供給された電圧入力信号は、トランスコンダクタンスアンプ１１において電流信号に変換され、スイッチ１２に供給される。
スイッチ１２は、入力信号の搬送波周波数と同等の周波数でON/OFFを切り換え、ONの状態にあるとき、後段に設けられるChと、図２の矢印Ａ1で示されるように、キャパシタ群１３，１４に含まれるCrの中のひとつのキャパシタである例えばCr２に電荷をチャージさせる。
図２の例においては、キャパシタ群１３はCr１乃至４、スイッチＳ1乃至Ｓ8から構成される。スイッチ１２の出力には、スイッチＳ1乃至Ｓ8のうちのスイッチＳ1，Ｓ3，Ｓ5，Ｓ7が接続され、スイッチ１２から出力された電荷をCr１にチャージするとき、スイッチＳ1は端子Ｔ1に接続され、Cr２にチャージするとき、スイッチＳ3は端子Ｔ3に接続される。また、スイッチ１２から出力された電荷をCr３にチャージするとき、スイッチＳ5は端子Ｔ5に接続され、Cr４にチャージするとき、スイッチＳ7は端子Ｔ7に接続される。
スイッチＳ1乃至Ｓ8のうちのスイッチＳ2は、Cr１にチャージされた電荷を後段に出力するとき端子Ｔ2に接続され、スイッチＳ4は、Cr２にチャージされた電荷を後段に出力するとき端子Ｔ4に接続される。スイッチＳ6は、Cr３にチャージされた電荷を後段に出力するとき端子Ｔ6に接続され、スイッチＳ8は、Cr４にチャージされた電荷を後段に出力するとき端子Ｔ8に接続される。
キャパシタ群１４も、キャパシタ群１３のCr１乃至４、スイッチＳ1乃至Ｓ8と同様に動作するCr５乃至８、スイッチＳ11乃至Ｓ18から構成される。
このような構成を有するキャパシタ群のそれぞれのCrに８サンプル分の電荷がチャージされ、それらがまとめて後段に出力されるようにすることにより、SINCフィルタと、１／８のデシメータの機能が実現される。
例えばCr１に８サンプル分の電荷がチャージされたとき、Cr１はOFFし、Cr２に電荷をチャージするようにスイッチが切り換えられる。このとき、Chにチャージされていた電荷もCr２にチャージされ、これにより、IIRフィルタの機能が実現される。
Cr２に８サンプル分の電荷がチャージされたとき、Cr２はOFFし、Cr３に電荷をチャージするようにスイッチが切り換えられる。このような動作が繰り返され、キャパシタ群１３に含まれる４つのCrに電荷がチャージされたとき、それらの電荷をすべてCbにチャージするように、キャパシタ群１３，１４に含まれるそれぞれのスイッチと、スイッチ１５が切り換えられる。これにより、SINCフィルタと、１／４のディシメータの機能が実現される。
Cbにチャージされた電荷は、後段に設けられるΣΔADCに、スイッチ１６を介してまとめて供給される。
キャパシタ群１３の４つのCrにチャージされた電荷がCbにチャージされている間も、トランスコンダクタンスアンプ１１からスイッチ１２に電流信号が供給されるから、スイッチ１２がONの状態にあるときにスイッチ１２から出力された信号は、次に、キャパシタ群１４に供給される。
キャパシタ群１４に含まれるキャパシタの中のCr５から順に、８サンプル分ずつ電荷がチャージされ、Cr５乃至８の４つのCrに電荷がチャージされたとき、キャパシタ群１３と１４の役割は逆転して動作する。
このような動作が繰り返されることによって、図２の回路によって、図３に示されるようなシステムが実現される。図３は、図２の回路によって実現される機能をシステム的に表すものである。
すなわち、図２のトランスコンダクタンスアンプ１１は図３のトランスコンダクタンスアンプ２１として表され、図２のスイッチ１２は図３のサンプラブロック２２として表される。また、図２のCh、キャパシタ群１３，１４、スイッチ１５、およびCbからなる回路は、図３のSINCフィルタ２３、デシメータブロック２４、IIR/SINCフィルタ２５、デシメータブロック２６として表される。
デシメータブロック２４は、図２のキャパシタ群１３，１４に含まれる１つのCrにチャージされる電荷の数に対応する１／８のデシメーションを実現し、デシメータブロック２６は、１つのキャパシタ群に設けられるCrの数に対応する１／４のデシメーションを実現する。
Ville Eerola, et al, "Direct Conversion Using Lowpass Sigma-Delta Modulation", ISCAS ’92, pp2653 2656 K. Muhammad, et al, "A Discrete-Time Bluetooth Receiver in a 0.13um Digital CMOS Process", ISSCC2004, pp268-269 US20030080888A1, “Sigma-delta (sigmadelta) analog-to-digital converter (ADC) structure incorporating a direct sampling mixer”
搬送波周波数とほぼ同じ周波数でサンプリングして得られた信号のレートを、ΣΔADCの前段でΣΔADCに適したサンプリングレートまで下げる以上のような方法は、デシメーションする過程でフィルタリングが行われることになるため、GSMやBluetoothのような狭帯域な信号を扱うアプリケーションには有効であるが、IEEE(Institute of Electrical and Electronics Engineers)802.11b，11g，11aのような広帯域な信号を扱うアプリケーションには適用することができない。
例えば、IEEE802.11b，11g，11aなどの広帯域な信号を扱うアプリケーションにおいては、図１を参照して説明したような方法によって、入力信号の搬送波周波数と同じ周波数のクロックでサンプリングしたとしても、得られる信号のOSRはそれほど高くない。すなわち、IEEE802.11gのOFDM(Orthogonal Frequency Division Multiplex)モードにおいては、搬送波周波数Ｆcw＝２．４GHz、周波数帯域幅BW＝２０MHzであるので、OSRは１２０程度である。ΣΔADCの回路構成の簡易さを維持しながら、要求仕様を満足させるためにはOSRは６０以上必要になる。
従って、非特許文献２、特許文献１に記載されているような、デシメーションを伴うIIRフィルタやSINCフィルタを多用してサンプリングレートを下げる回路を、広帯域な信号を扱うアプリケーションが搭載された受信機に用いることはできない。
従来、GSM，Bluetoothなどの狭帯域な信号から、IEEE802.11b，11g，11aなどの広帯域な信号までをカバーすることのできるマルチスタンダードに対応した受信機を実現するためには、それぞれのアプリケーションに適した受信パスを設計することによって、受信パスをアプリケーションごとに切り換えて用いたり、アナログで形成されるフィルタをそれぞれのアプリケーションに応じて設定したりする必要があるために、スイッチトキャパシタ回路の容量値や制御タイミングを切り換えることが行われている。
しかし、上述したような構成によってそのことを実現しようとすると、各構成の制御、回路の構成などが複雑になり、実装面積が増大することになる。
本発明はこのような状況に鑑みてなされたものであり、複数の無線通信システムのそれぞれの要求仕様を満たしつつ、簡単な構成で、小型、かつ消費電力を抑えた回路を実現することができるようにするものである。
本発明の一側面の受信装置は、異なる仕様を有する複数の無線通信システムに対応する受信機において、前記複数の無線通信システムのうちの選択された１つの無線通信システムで用いられる搬送波周波数に対応した値を設定する設定手段と、前記搬送波周波数と略同一の周波数である第１の周波数のクロックと、前記第１の周波数のクロックを前記設定手段により設定された値で分周した第２の周波数のクロックを生成するクロック生成回路と、アンテナで受信された信号に対応する受信電圧信号を電流信号に変換する電圧電流変換アンプと、前記第１の周波数のクロックに従って接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、前記第２の周波数のクロックに従って動作し、前記スイッチから供給された前記電流信号に基づいて得られた前段の積分器までの演算結果と、所定のアナログ値を入力信号とする、２以上のスイッチトキャパシタ回路に対してオペアンプが接続された積分器と、前記第２の周波数のクロックの立ち上がりと立ち下がりのタイミングで、前記積分器から供給された信号をディジタル値に変換するAD変換回路と、前記第２の周波数のクロックに従って動作し、前記AD変換回路による変換によって得られた前記ディジタル値に応じた値を前記所定のアナログ値として前記積分器にフィードバックするフィードバック回路とを備える。
前記第１または第２の周波数のクロックに従って動作する受信パスと、前記第１の周波数とπ／２の位相差があるクロックとそのクロックを前記設定手段により設定された値で分周したクロックに従って動作する受信パスを設け、それぞれの受信パスに前記電圧電流変換アンプ、前記スイッチ、前記積分器、前記AD変換回路、前記フィードバック回路を含ませることができる。
１ビット出力の２次ΣΔ変調器を有するようにすることができる。
前記積分器を構成するオペアンプのバイアス電流を調整する調整回路をさらに設けることができる。
前記AD変換回路から出力された前記ディジタル値が入力される可変ディジタルフィルタ回路をさらに設けることができる。
前記設定手段には、さらに、前記複数の無線通信システムのうちの選択された１つの無線通信システムに応じて、前記クロック生成回路がクロックを生成するのに用いる分周比、前記積分器を構成するオペアンプのバイアス電流値、前記可変ディジタルフィルタを制御する信号を生成させることができる。
本発明の一側面の受信方法は、アンテナで受信された信号に対応する受信電圧信号を電流信号に変換する電圧電流変換アンプと、第１の周波数のクロックに従って接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、第２の周波数のクロックに従って動作し、前記スイッチから供給された前記電流信号に基づいて得られた前段の積分器までの演算結果と、所定のアナログ値を入力信号とする、２以上のスイッチトキャパシタ回路に対してオペアンプが接続された積分器と、前記第２の周波数のクロックの立ち上がりと立ち下がりのタイミングで、前記積分器から供給された信号をディジタル値に変換するAD変換回路と、前記第２の周波数のクロックに従って動作し、前記AD変換回路による変換によって得られた前記ディジタル値に応じた値を前記所定のアナログ値として前記積分器にフィードバックするフィードバック回路とを備え、異なる仕様を有する複数の無線通信システムに対応する受信機の受信方法において、前記複数の無線通信システムのうちの選択された１つの無線通信システムで用いられる搬送波周波数に対応した値を設定し、前記搬送波周波数と略同一の周波数である前記第１の周波数のクロックと、前記第１の周波数のクロックを、設定した値で分周した前記第２の周波数のクロックを生成するステップを含む。
本発明の他の側面のフィルタ回路は、入力電圧信号に含まれる所定の周波数成分に対応する少なくとも１つの設定値を設定する設定手段と、（１）前記所定の周波数と略同一な第１の周波数を有する第１のクロック及び、（２）前記第１のクロックを前記設定値により分周した第２のクロック、を生成するクロック生成回路と、前記入力電圧信号を電流信号に変換する電圧電流変換アンプと、接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、前記スイッチから供給される信号を処理する複数の積分器が多段にて接続された演算部とを備え、前記スイッチは、前記第１のクロックに従って動作し、前記積分器は、前段の積分器までの演算結果及び所定のアナログ値が入力値とされるスイッチトキャパシタ回路にオペアンプを接続した構成を有すると共に、前記第２のクロックに従って動作する。
本発明の他の側面のフィルタ回路の制御方法は、入力電圧信号を電流信号に変換する電圧電流変換アンプと、接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、前記スイッチから供給される信号を処理する、前段の積分器までの演算結果及び所定のアナログ値が入力値とされるスイッチトキャパシタ回路にオペアンプを接続した構成をそれぞれが有する複数の積分器が多段にて接続された演算部とを備えるフィルタ回路の制御方法において、前記入力電圧信号に含まれる所定の周波数成分に対応する少なくとも１つの設定値を設定し、（１）前記所定の周波数と略同一な第１の周波数を有する第１のクロック及び、（２）前記第１のクロックを前記設定値により分周した第２のクロック、を生成し、前記スイッチを、前記第１のクロックに従って動作させ、前記積分器を、前記第２のクロックに従って動作させるステップを含む。
本発明の一側面においては、複数の無線通信システムのうちの選択された１つの無線通信システムで用いられる搬送波周波数に対応した値が設定され、前記搬送波周波数と略同一の周波数である前記第１の周波数のクロックと、前記第１の周波数のクロックを、設定した値で分周した前記第２の周波数のクロックが生成される。
本発明の他の側面においては、入力電圧信号に含まれる所定の周波数成分に対応する少なくとも１つの設定値が設定され、（１）前記所定の周波数と略同一な第１の周波数を有する第１のクロック及び、（２）前記第１のクロックを前記設定値により分周した第２のクロック、が生成され、スイッチが、前記第１のクロックに従って動作し、積分器が、前記第２のクロックに従って動作する。
本発明によれば、複数の無線通信システムのそれぞれの要求仕様を満たしつつ、簡単な構成で、小型、かつ消費電力を抑えた回路を実現することができる。
図４は、本発明の一実施形態に係る受信機に設けられるΣΔ直交復調器の構成例を示す図である。
図４のΣΔ直交復調器が設けられる受信機は、IEEE802.11b，11g，11aなどの周波数帯域幅の比較的広い信号を扱うアプリケーションと、GSMやBluetoothなどの周波数帯域幅の比較的狭い信号を扱うアプリケーションが搭載されたマルチスタンダードに対応した受信機である。マルチスタンダードとは、異なる仕様を有する複数の無線通信システムを指す。
図４のΣΔ直交復調器は、コントロール回路５１、クロック生成回路５２と、ＩCH側のパスの構成としての電圧電流変換アンプ５３I、スイッチ５４I，積分器５５−１I乃至５５−ｎI、ADC５６I、フィードバック回路５７I、可変ディジタルフィルタ５８I、ＱCH側のパスの構成としての電圧電流変換アンプ５３Q、スイッチ５４Q，積分器５５−１Q乃至５５−ｎQ、ADC５６Q、フィードバック回路５７Q、可変ディジタルフィルタ５８Qから構成される。
コントロール回路５１は、複数のアプリケーションの中から選択された１つのアプリケーションを表す情報であるアプリケーション選択情報が上位のコントローラから供給されたとき、選択されたアプリケーションに応じて、クロック生成回路５２、ＩCH側のパスの構成のうちの積分器５５−１I乃至５５−ｎI、可変ディジタルフィルタ５８I、ＱCH側のパスの構成のうちの積分器５５−１Q乃至５５−ｎQ、可変ディジタルフィルタ５８Qを制御する。
例えば、コントロール回路５１は、内部に設けられるVCO(Voltage Controlled Oscillator)の発振周波数と、分周器の分周比Ｎを制御する信号をクロック生成回路５２に出力し、内部に設けられるオペアンプのバイアス電流を制御する信号を積分器５５−１I乃至５５−ｎI、積分器５５−１Q乃至５５−ｎQのそれぞれに出力する。また、コントロール回路５１は、フィルタの特性を制御する信号を可変ディジタルフィルタ５８I，５８Qに出力する。
VCOの発振周波数、分周器の分周比Ｎ、バイアス電流値、フィルタの特性と、それぞれのアプリケーションを対応付けたテーブルを例えばコントロール回路５１は管理している。
クロック生成回路５２は、内部の発振器の発振周波数と分周器の分周比Ｎをコントロール回路５１から供給された信号に基づいて設定し、いま選択されているアプリケーションによって扱われる信号の搬送波の周波数と同じ、または比較的小さいオフセットを有する（略同一の）周波数（以下、Ｆcw）である周波数Ｆcwのクロックと、その周波数を分周比Ｎで分周した周波数Ｆcw／Ｎのクロックを生成する。
また、クロック生成回路５２は、周波数Ｆcwのクロックとの位相差がπ／２だけある周波数Ｆcw＋π／２のクロックと、そのクロックをＮ分周した周波数（Ｆcw＋π／２）／Ｎのクロックを生成する。
クロック生成回路５２は、周波数Ｆcwのクロックをスイッチ５４Iに、周波数Ｆcw／Ｎのクロックを積分器５５−１I乃至５５−ｎI、ADC５６I、フィードバック回路５７Iに、周波数Ｆcw＋π／２のクロックをスイッチ５４Qに、周波数（Ｆcw＋π／２）／Ｎのクロックを積分器５５−１Q乃至５５−ｎQ、ADC５６Q、フィードバック回路５７Qに、それぞれ出力する。
すなわち、図４のΣΔ直交復調器は、周波数Ｆcwのクロックと周波数Ｆcw／Ｎのクロックの２つの周波数のクロックだけで動作するようになされている。
例えば、広帯域な信号を扱うアプリケーションが選択されている場合、分周比Ｎとして小さい値が設定され、クロック生成回路５２により生成された高い周波数のクロックに従って各部が速い速度で動作する。一方、狭帯域な信号を扱うアプリケーションが選択されている場合、分周比Ｎとして大きい値が設定され、クロック生成回路５２により生成された低い周波数のクロックに従って各部が遅い速度で動作する。
ＩCH側のパスの構成である電圧電流変換アンプ５３Iは、電圧信号として供給された入力信号を電流信号に変換し、スイッチ５４Iに出力する。
電圧電流変換アンプ５３Iに対しては、アンテナにおいて受信された受信信号に対して、BPFによる帯域制限、LNA(Low Noise Amplifier)による増幅などの各種の処理が施された信号が入力信号として供給される。電圧電流変換アンプ５３Iに供給された入力信号と同じ信号はＱCH側のパスの構成である電圧電流変換アンプ５３Qにも供給される。
スイッチ５４Iは、クロック生成回路５２から供給された周波数Ｆcwのクロックに従ってON/OFFを切り換えることによって、電圧電流変換アンプ５３Iから供給された信号を周波数Ｆcwでサンプリングする。サンプリングして得られた信号は積分器５５−１Iに供給される。
積分器５５−１Iは、入力段にSC１乃至SCｍ（ｍは２以上の整数）の複数個のスイッチトキャパシタ回路、出力段にオペアンプOA１を有する回路であり、クロック生成回路５２から供給された周波数Ｆcw／Ｎのクロックに従って動作する。オペアンプOA１のバイアス電流値は、コントロール回路５１から供給された信号に従って制御される。
積分器５５−１Iには、スイッチ５４Iからの信号だけでなく、フィードバック回路５７Iからの信号も供給される。後述するように、積分器５５−１Iにより、SINCフィルタとデシメータの機能が実現される。
積分器５５−１Iの出力信号は、積分器５５−２Iに供給され、積分器５５−１Iと同様の信号処理が施された後、さらに後段の積分器に供給される。積分器の数だけ信号の入出力が繰り返され、最終的に得られた積分器５５−ｎIの出力信号はADC５６Iに供給される。
ADC５６Iは、クロック生成回路５２から供給された周波数Ｆcw／Ｎのクロックに従って動作し、積分器５５−ｎIから供給された信号をディジタル信号に変換して出力する。ADC５６Iの出力信号は、フィードバック回路５７Iと可変ディジタルフィルタ５８Iに供給される。
フィードバック回路５７Iは、クロック生成回路５２から供給された周波数Ｆcw／Ｎのクロックに従って動作し、ADC５６Iから供給されたディジタル信号をアナログ信号に変換し、変換して得られたアナログ信号を積分器５５−１I乃至５５−ｎIのそれぞれに出力する。
可変ディジタルフィルタ５８Iは、コントロール回路５１から供給された信号に従って特性を変え、ADC５６Iから供給されたディジタル信号に対してフィルタリングを施す。可変ディジタルフィルタ５８Iは、フィルタリングを施すことによって得られた信号をＩCHの信号として後段の回路に出力する。
ＱCH側のパスの各部においても、ＩCH側のパスの各部に供給されるクロックとπ／２の位相差があるクロックとそのクロックをＮ分周したクロックに従って、上述したＩCH側のパスの各部の動作と同じ動作が行われる。可変ディジタルフィルタ５８Qによって得られた信号はＱCHの信号として後段の回路に出力される。
図４の回路によって、図５に示されるようなシステムが実現される。図５は、図４の回路によって実現される機能をシステム的に表すものである。
アンテナにおいて受信された受信信号は、電圧電流変換アンプ７１で電流信号に変換され、サンプラブロック７２に供給される。サンプラブロック７２においては、電流信号のサンプリングが行われ、得られた信号が可変SINCフィルタ７３に入力される。可変SINCフィルタ７３の特性として、クロックの分周比Ｎが適宜変えられることによって所望の特性が選択される。
可変SINCフィルタ７３の出力信号は、デシメータブロック７４でサンプリングレートが１／Ｎ倍に間引きされる。デシメータブロック７４の出力信号は、ΣΔADC７５においてAD変換が行われた後、可変ディジタルフィルタ７６を通過して、後段の回路に出力される。
すなわち、図４の電圧電流変換アンプ５３I，５３Qは図５の電圧電流変換アンプ７１として表され、図４のスイッチ５４I，５４Qは図５のサンプラブロック７２として表される。
また、図４の積分器５５−１I乃至５５−ｎI，５５−１Q乃至５５−ｎQ、ADC５６I，５６Qからなる回路は、図５の可変SINCフィルタ７３、デシメータブロック７４、ΣΔADC７５として表され、図４の可変ディジタルフィルタ５８I，５８Qは図５の可変ディジタルフィルタ７６として表される。
このように、図４の構成によれば、マルチスタンダードに対応した受信機のΣΔ直交復調器を、それぞれの無線通信システムに応じた構成を別々に用意することなく実現することができる。また、２つの周波数のクロックだけで制御可能なΣΔ直交復調器を実現することができる。
次に、図４の各部の構成について説明する。
図６は、図４のクロック生成回路５２の構成例を示す図である。
図６に示されるように、クロック生成回路５２は、VCO９１、PLL(Phase Lock Loop)９２、反転回路９３、分周器９４、およびプログラマブル分周器９５から構成される。コントロール回路５１から供給された発振周波数を制御する信号はPLL９２に供給され、分周比Ｎを制御する信号はプログラマブル分周器９５に供給される。
PLL９２は、コントロール回路５１から供給された信号に基づいてVCO９１の発振周波数が２Ｆcwとなるように設定する。VCO９１から出力された周波数２Ｆcwのクロックは反転回路９３と分周器９４に供給される。
反転回路９３は、VCO９１から供給された周波数２Ｆcwのクロックの極性を反転し、得られたクロックを分周器９４に出力する。
分周器９４は、VCO９１から供給された非反転のクロックと、反転回路９３から供給された反転のクロックをそれぞれ２分周することにより、周波数Ｆcwのクロックと、そのクロックとπ／２の位相差を有する周波数Ｆcw＋π／２のクロックを生成し、生成したクロックを出力する。
分周器９４から出力された周波数Ｆcwのクロックと周波数Ｆcw＋π／２のクロックはプログラマブル分周器９５に供給される。分周器９４から出力されたクロックのうちの周波数Ｆcwのクロックは、図４のスイッチ５４Iにも供給され、周波数Ｆcw＋π／２のクロックは、図４のスイッチ５４Qにも供給される。
プログラマブル分周器９５は、分周器９４から供給された周波数Ｆcwのクロックと周波数Ｆcw＋π／２のクロックを、それぞれ２k分周することにより（ｋは１以上の整数）、２k分周した周波数Ｆcwのクロックと周波数Ｆcw＋π／２のクロックを生成し、生成したクロックの中から、コントロール回路５１から供給された信号によって表される分周比Ｎのクロックを選択する。
プログラマブル分周器９５は、選択した周波数Ｆcw／Ｎのクロックと周波数（Ｆcw＋π／２）／Ｎのクロックのうち、周波数Ｆcw／Ｎのクロックを積分器５５−１I乃至５５−ｎI、ADC５６I、フィードバック回路５７Iのそれぞれに出力し、周波数（Ｆcw＋π／２）／Ｎのクロックを積分器５５−１Q乃至５５−ｎQ、ADC５６Q、フィードバック回路５７Qのそれぞれに出力する。
図７は、図６のプログラマブル分周器９５の構成例を示す図である。
図７に示されるように、プログラマブル分周器９５は、フリップフロップ１０１−１乃至１０１−ｋ、セレクタ１０２から構成される。
分周器９４から供給され、フリップフロップ１０１−１のクロック入力端子に入力された周波数Ｆcwのクロックはフリップフロップ１０１−１において２分周され、得られた周波数Ｆcw／２のクロックがフリップフロップ１０１−２とセレクタ１０２に出力される。フリップフロップ１０１−１の非反転出力端子はフリップフロップ１０１−２の入力端子とセレクタ１０２に接続されている。また、フリップフロップ１０１−１の反転出力端子はフリップフロップ１０１−１のＤ端子に接続されている。
フリップフロップ１０１−１から出力され、フリップフロップ１０１−２のクロック入力端子に入力された周波数Ｆcw／２のクロックは、フリップフロップ１０１−２においてさらに２分周され、得られた周波数Ｆcw／４のクロックがフリップフロップ１０１−３とセレクタ１０２に出力される。フリップフロップ１０１−２の非反転出力端子はフリップフロップ１０１−３の入力端子とセレクタ１０２に接続されている。
他のフリップフロップにおいても同様に、前段のフリップフロップから供給されたクロックがさらに２分周され、得られたクロックが後段のフリップフロップとセレクタ１０２に出力される。
セレクタ１０２は、フリップフロップ１０１−１乃至１０１−ｋにより生成され、供給されたクロックの中から、コントロール回路５１から供給された信号によって表される分周比Ｎのクロックを選択し、周波数Ｆcw／Ｎのクロックを積分器５５−１I乃至５５−ｎI、ADC５６I、フィードバック回路５７Iのそれぞれに出力する。
例えば、広帯域な信号を扱うアプリケーションが選択されており、Ｎの値として４が設定されている場合、セレクタ１０２は、フリップフロップ１０１−２から供給された周波数Ｆcw／４のクロックを、各部に出力するクロックとして選択する。また、狭帯域な信号を扱うアプリケーションが選択されており、Ｎの値として８が設定されている場合、セレクタ１０２は、フリップフロップ１０１−３から供給された周波数Ｆcw／８のクロックを、各部に出力するクロックとして選択する。
このように、複数のフリップフロップを設け、それぞれのフリップフロップにおいて２分周されたクロックの中から選択することによって、簡易な構成で、分周比Ｎのクロックを各部に供給することができる。
なお、分周器９４から供給された周波数Ｆcw＋π／２のクロックに基づいて、周波数（Ｆcw＋π／２）／２kのクロックを生成するフリップフロップもプログラマブル分周器９５には設けられている。セレクタ１０２は、それらのフリップフロップから供給されたクロックの中から周波数（Ｆcw＋π／２）／Ｎのクロックを選択し、積分器５５−１Q乃至５５−ｎQ、ADC５６Q、フィードバック回路５７Qの各部に出力する。
図８は、図４の積分器５５−１Iに設けられるSC１の構成例を示す図である。以下においては、主に、ＩCH側のパスの各部の構成について説明するが、ＱCH側のパスの各部も同様の構成を有している。
図８に示されるように、クロック生成回路５２から供給された周波数Ｆcwのクロックに従ってON/OFFを切り換える初段のスイッチに相当するスイッチ５４Iには、その１／Ｎ倍の周波数のクロックに従って動作するSC１とSC２が並列接続される。図８には、積分器５５−１Iに設けられるスイッチトキャパシタ回路として２つのスイッチトキャパシタ回路であるSC１，SC２が示されている。
図８の例においては、上段のSC１はスイッチ１１１−１，１１２−１、キャパシタ１１３−１、スイッチ１１４−１，１１５−１から構成される。スイッチ１１１−１とスイッチ１１４−１がON、スイッチ１１２−１とスイッチ１１５−１がOFFの状態にあるとき、スイッチ１１１−１を通過した電流はキャパシタ１１３−１に供給され、キャパシタ１１３−１に電荷がチャージされる。キャパシタ１１３−１にチャージされた電荷は、スイッチ１１１−１とスイッチ１１４−１がOFF、スイッチ１１２−１とスイッチ１１５−１がONの状態にあるとき、オペアンプOA１に供給される。
下段のSC２はスイッチ１１１−２，１１２−２、キャパシタ１１３−２、スイッチ１１４−２，１１５−２から構成される。スイッチ１１１−２とスイッチ１１４−２がON、スイッチ１１２−２とスイッチ１１５−２がOFFの状態にあるとき、スイッチ１１１−２を通過した電流はキャパシタ１１３−２に供給され、キャパシタ１１３−２に電荷がチャージされる。キャパシタ１１３−２にチャージされた電荷は、スイッチ１１１−２とスイッチ１１４−２がOFF、スイッチ１１２−２とスイッチ１１５−２がONの状態にあるとき、オペアンプOA１に供給される。
SC１とSC２の２つのスイッチトキャパシタ回路は、一方が積分器５５−１Iの入力に、他方が積分器５５−１Iの出力に常に接続されており、周波数Ｆcw／Ｎのクロックに従ってスイッチのON/OFFが切り換えられることに応じて、それぞれのスイッチトキャパシタ回路の接続が入れ替わるように動作する。
図８の例においては、Ｎの値は４として設定されており、周波数Ｆcw／４のクロックがスイッチ１１１−１，１１４−１，１１２−２，１１５−２に、周波数Ｆcw／４のクロックを反転させたクロックがスイッチ１１２−１，１１５−１，１１１−２，１１４−２にそれぞれ供給される。
周波数Ｆcw／４のクロックに従って、スイッチ１１１−１，１１４−１，１１２−２，１１５−２がON、周波数Ｆcw／４のクロックを反転させたクロックに従って、スイッチ１１２−１，１１５−１，１１１−２，１１４−２がOFFの状態にあるとき、上段のSC１は積分器５５−１Iの入力に接続された状態になり、このとき、キャパシタ１１３−１に電荷がチャージされる。また、下段のオペアンプOA１の入力に接続された状態になり、このとき、キャパシタ１１３−２にチャージされていた電荷はオペアンプOA１に出力される。
反対に、周波数Ｆcw／４のクロックに従って、スイッチ１１１−１，１１４−１，１１２−２，１１５−２がOFF、周波数Ｆcw／４のクロックを反転させたクロックに従って、スイッチ１１２−１，１１５−１，１１１−２，１１４−２がONの状態にあるとき、下段のSC２は積分器５５−１Iの入力に接続された状態になり、このとき、キャパシタ１１３−２に電荷がチャージされる。また、上段のSC１はオペアンプOA１の入力に接続された状態になり、このとき、キャパシタ１１３−１にチャージされていた電荷がオペアンプOA１に出力される。
図９は、図８のスイッチ５４Iとスイッチトキャパシタ回路に流れる信号のタイミングチャートを示す図である。
図９の横軸は時間を表し、上の波形から順に、出力信号Is、周波数Ｆcwのクロック、周波数Ｆcw／４のクロック、周波数Ｆcw／４のクロックを反転させたクロックを表す。出力信号Isは電圧電流変換アンプ５３Iの出力信号である。
出力信号Isは、スイッチ５４IのON/OFFが周波数Ｆcwのクロックに従って切り換えられることによって、周波数Ｆcwの半周期の時間だけ、そのとき積分器５５−１Iの入力に接続されている方のスイッチトキャパシタ回路に供給される。
図９の例においては、時刻ｔ1からｔ2、時刻ｔ3からｔ4、時刻ｔ5からｔ6、・・・のそれぞれの時間に、出力信号Isはいずれかのスイッチトキャパシタ回路に供給されている。
また、時刻ｔ1からｔ5の時間においては、周波数Ｆcw／４のクロックとそのクロックを反転させたクロックに従って、SC１が積分器５５−１Iの入力に接続され、その時間に供給された出力信号Ｉsに応じて、キャパシタ１１３−１に電荷がチャージされている。
具体的には、時刻ｔ1からｔ2までの時間に出力信号Isが供給されることによって、その時間に積分器５５−１Iの入力に接続されているSC１のキャパシタ１１３−１には１サンプル分の電荷がチャージされ、時刻ｔ4からｔ5までの時間に出力信号Isが供給されることによって、その時間に積分器５５−１Iの入力に接続されているSC１のキャパシタ１１３−１には１サンプル分の電荷が追加してチャージされている。図９において、斜線を付して示す四角はキャパシタにチャージされた１サンプル分の電荷を表す。
SC１のキャパシタ１１３−１にチャージされた２サンプル分の電荷は、時刻ｔ5からｔ9の時間に、周波数Ｆcw／４のクロックとそのクロックを反転させたクロックに従ってSC１がオペアンプOA１の入力に接続されることによって、オペアンプOA１に出力される。
SC１が積分器５５−１Iの出力に接続される時刻ｔ5からｔ9までの時間においては、SC２が積分器５５−１Iの入力に接続され、その時間に供給された出力信号Ｉsに応じてSC２のキャパシタ１１３−２に２サンプル分の電荷がチャージされる。時刻ｔ9からｔ13の時間において接続が切り替わっているとき、SC２のキャパシタ１１３−２にそれまでチャージされていた電荷はオペアンプOA１に出力される。以降、同様の動作がSC１とSC２により繰り返される。
このように、積分器５５−１Iのスイッチトキャパシタ回路は、Ｆcw／４のクロックに従って動作するから、２サンプル分の電荷をチャージしたら後段に出力するように制御されることになる。このことがSC１とSC２によって交互に繰り返されることによって、SINCフィルタの機能が積分器５５−１Iのスイッチトキャパシタ回路によって実現される。
図１０は、SINCフィルタの特性を示す図である。
図１０に示されるように、Ｎの値を変えることによって、スイッチトキャパシタ回路によって実現されるSINCフィルタの特性が制御される。図１０の横軸は周波数を表し、縦軸はゲインを表す。
図１０の例においては、Ｎ＝４の場合、２サンプル加算し、平均化する効果がスイッチトキャパシタ回路によって得られるので、発振周波数Ｆcwの１／２倍の周波数にゼロ点を有する、実線で示されるような特性が実現される。
また、Ｎ＝８の場合、４サンプル加算し、平均化する効果がスイッチトキャパシタ回路によって得られるので、発振周波数Ｆcwの１／４倍、２／４倍、３／４倍の周波数にゼロ点を有する、点線で示されるような特性が実現される。
上述したように、広帯域な信号を扱うアプリケーションが選択されている場合、Ｎの値として例えばＮ＝４が選択され、図１０の実線で示されるような特性を有するSINCフィルタの機能を実現するようにスイッチトキャパシタ回路が制御される。
また、狭帯域な信号を扱うアプリケーションが選択されている場合、Ｎの値として例えばＮ＝８が選択され、図１０の点線で示されるような特性を有するSINCフィルタの機能を実現するようにスイッチトキャパシタ回路が制御される。
図１１は、図４のADC５６Iの構成例を示す図である。
図１１に示されるように、ADC５６Iは、コンパレータ回路１２１−１，１２１−２、スイッチ１２２−１，１２２−２、および反転回路１２３から構成される。
積分器５５−ｎIから供給された信号は、１ビット出力のコンパレータ回路１２１−１と１２１−２に供給され、コンパレータ回路１２１−１の出力はスイッチ１２２−１に、コンパレータ回路１２１−２の出力はスイッチ１２２−２にそれぞれ供給される。
Ｎ＝４として設定されているとき、クロック生成回路５２から供給された周波数Ｆcw／４のクロックは、そのままコンパレータ回路１２１−１とスイッチ１２２−１に供給されるとともに、反転回路１２３において極性が反転され、コンパレータ回路１２１−２とスイッチ１２２−２に供給される。
このように、コンパレータ回路とセレクタ回路（スイッチ）がそれぞれ２つ設けられ、それらが、周波数Ｆcw／４の非反転クロックと反転クロックに従って動作するように制御されることによって、Ｆcw／２の変換レートが実現される。すなわち、周波数Ｆcw／４のクロックの立ち上がりと立ち下がりのそれぞれのタイミングで、AD変換の結果がADC５６Iから出力されることになる。
例えば、広帯域な信号を扱うアプリケーションが選択されている場合、Ｎの値として小さい値が選択されるから、狭帯域な信号を扱うアプリケーションが選択されている場合に較べて、速い変換レートでAD変換を行うようにADC５６Iが制御される。
また、コンパレータ回路とセレクタ回路がそれぞれ２つ設けられ、それらが、周波数Ｆcw／４の非反転クロックと反転クロックに従って動作するように制御されることによって、他の回路で用いられているものと同じ、周波数Ｆcw／Ｎのクロックを用いてAD変換を行わせることができ、AD変換用のものとして、異なる周波数のクロックを別に生成する必要がない。
このような構成を有するADC５６Iの出力は、フィードバック回路５７Iと可変ディジタルフィルタ５８Iに供給される。
図１２は、図４のフィードバック回路５７Iの構成例を示す図である。
図１２の例においては、フィードバック先が積分器５５−１Iとされており、積分器５５−１IのオペアンプOA１の入力に、フィードバック回路５７Iからの出力信号が供給されているが、積分器５５−２I乃至５５−ｎIのそれぞれの積分器のオペアンプOAにも、同様に、フィードバック回路５７Iからの出力信号が供給される。オペアンプOA１の入力には、積分器５５−１Iのスイッチトキャパシタ回路からの信号も供給されている。また、オペアンプOA１には、コントロール回路５１から出力された制御信号も供給されている。この制御信号は、オペアンプOA１のバイアス電流を制御する信号である。
ADC５６Iから出力された１ビットの信号をアナログ信号に変換するために、ADC５６Iから出力された信号は、電流源を−Ｉrefとする電流のON/OFFを切り換えるスイッチ１３１に供給される。また、ADC５６Iから出力された信号は、反転回路１３２において極性が反転された後、電流源をＩrefとする電流のON/OFFを切り換えるスイッチ１３３にも供給される。
スイッチ１３１とスイッチ１３３がADC５６Iから供給された信号に応じてON/OFFを切り換えることにより、ディジタル信号に対応した電流源が選択され、選択された方の電流源からの出力信号が、並列接続されたスイッチトキャパシタ回路であるSC１１とSC１２に供給される。
図１２の例においては、上段のSC１１はスイッチ１３４−１，１３５−１、キャパシタ１３６−１、スイッチ１３７−１，１３８−１から構成される。スイッチ１３４−１とスイッチ１３８−１がON、スイッチ１３５−１とスイッチ１３７−１がOFFの状態にあるとき、SC１１に供給された信号はスイッチ１３４−１、キャパシタ１３６−１、スイッチ１３８−１を介してオペアンプOA１に供給される。
下段のSC１２はスイッチ１３４−２，１３５−２、キャパシタ１３６−２、スイッチ１３７−２，１３８−２から構成される。スイッチ１３４−２とスイッチ１３８−２がON、スイッチ１３５−２とスイッチ１３７−２がOFFの状態にあるとき、SC１２に供給された信号はスイッチ１３４−２、キャパシタ１３６−２、スイッチ１３８−２を介してオペアンプOA１に供給される。
このように、クロック生成回路５２から供給された周波数Ｆcw／Ｎのクロックを用いて動作させるために、SC１１とSC１２はバタフライ型で制御される。SC１１とSC１２のうち、一方のスイッチトキャパシタ回路はフィードバック回路５７Iの入出力に、他方のスイッチトキャパシタ回路はグランドに常に接続され、周波数Ｆcw／Ｎのクロックに従ってスイッチのON/OFFが切り換えられることに応じて、それぞれのスイッチトキャパシタ回路の接続が入れ替わる。
図１２の例においては、Ｎの値は４として設定されており、周波数Ｆcw／４のクロックがスイッチ１３４−１，１３８−１，１３５−２，１３７−２に、周波数Ｆcw／４のクロックの極性を反転させたクロックがスイッチ１３５−１，１３７−１，１３４−２，１３８−２にそれぞれ供給されている。
周波数Ｆcw／４のクロックに従って、スイッチ１３４−１，１３８−１，１３５−２，１３７−２がON、周波数Ｆcw／４のクロックを反転させたクロックに従って、スイッチ１３５−１，１３７−１，１３４−２，１３８−２がOFFの状態にあるとき、上段のSC１１はフィードバック回路５７Iの入出力に接続された状態になる。また、下段のSC１２はグランドに接続された状態になる。
反対に、周波数Ｆcw／４のクロックに従って、スイッチ１３４−１，１３８−１，１３５−２，１３７−２がOFF、周波数Ｆcw／４のクロックを反転させたクロックに従って、スイッチ１３５−１，１３７−１，１３４−２，１３８−２がONの状態にあるとき、下段のSC１２はフィードバック回路５７Iの入出力に接続された状態になる。また、上段のSC１１はグランドに接続された状態になる。
図１３は、オペアンプOA１の構成例を示す図である。
図１３に示されるように、オペアンプOA１は、バイアス電流調整回路１５１と差動アンプ１５２から構成される。コントロール回路５１からの制御信号はバイアス電流調整回路１５１に供給される。
バイアス電流調整回路１５１は、差動アンプ１５２に供給する電流量を、コントロール回路５１からの制御信号に応じて調整する。差動アンプ１５２からの出力信号は、積分器の出力に供給される。
これにより、広帯域な信号を扱うアプリケーションが選択されている場合には電流量を多くし、狭帯域な信号を扱うアプリケーションが選択されている場合には電流量を少なくするといったように、オペアンプOA１内で用いられる電流量をアプリケーションに応じて調整することができる。すなわち、狭帯域な信号を扱うアプリケーションが選択されている場合には、広帯域な信号を扱うアプリケーションが選択されている場合に較べて消費電力を抑えるといったように、アプリケーションに応じて、消費電力を適したものにすることができる。
図１４は、図１３のバイアス電流調整回路１５１の構成例を示す図である。
DAC(Digital Analog Converter)１６１は、コントロール回路５１から供給された制御信号に応じた量の電流を電流Ｉrefとして出力することによって、それに対応する電流を差動アンプ１５２に出力する。
例えば、広帯域な信号を扱うアプリケーションが選択されている場合には電流Ｉrefとして出力される電流量は多くなり、狭帯域な信号を扱うアプリケーションが選択されている場合には電流Ｉrefとして出力される電流量は少なくなるように、電流量が調整される。
図１５は、Ｎの値を４、ADC５７Iの出力を１ビットとし、２次ΣΔ変調を用いて構成される回路の例を示す図である。
図１５に示されるように、周波数Ｆcwのクロックに従ってサンプリングを行うスイッチ５４Iの出力には、図８を参照して説明したようなスイッチトキャパシタ回路を有する積分器５５−１Iが接続される。積分器５５−１Iの後段には、積分器５５−１Iと同様の構成を有する積分器５５−２Iが接続され、この積分器５５−２Iの後段には、コンパレータ回路などからなるADC５６Iが接続される。ADC５６Iは、例えば、図１１のようにＦcw／Ｎのクロックの立ち上り、立ち下りでデータを変換するように動作する。
ADC５６Iの出力はフィードバック回路５７Iと可変ディジタルフィルタ５８Iに接続される。フィードバック回路５７Iには、図１２を参照して説明したような回路が２つ設けられ、左側に示される回路の出力は積分器５５−１IのオペアンプOA１の入力に、右側に示される回路の出力は積分器５５−２IのオペアンプOA２の入力にそれぞれ接続される。
図１５に示されるものと同様の回路によって、ＱCH側の、可変ディジタルフィルタ５８Qの前段の回路までが構成される。
このように、図１５に示されるような回路によって、マルチスタンダードに対応した復調器を実現することができるため、複数の無線通信システムのそれぞれに応じた回路を別々に用意し、選択された１つのアプリケーションに応じて回路の動作を制御する場合に較べて、回路の実装面積を減らすことができるとともに、２つの周波数のクロックだけを用いて、簡単に、その制御を行うことが可能になる。
次に、図１６のフローチャートを参照して、以上のような構成を有する回路を制御するコントロール回路５１の処理について説明する。
ステップＳ１において、コントロール回路５１は、上位のコントローラから送信されてきたアプリケーション選択情報を受信する。
ステップＳ２において、コントロール回路５１は、あらかじめ用意されているテーブルを参照し、クロック生成回路５２に設けられるVCOの発振周波数、クロック生成回路５２に設けられる分周器の分周比Ｎ、積分器５５−１I乃至５５−ｎIと積分器５５−１Q乃至５５−ｎQの内部に設けられるオペアンプのバイアス電流、可変ディジタルフィルタ５８I，５８Qのフィルタの特性を制御する信号を、いま選択されているアプリケーションに応じて生成する。
ステップＳ３において、コントロール回路５１は、VCOの発振周波数と、分周器の分周比Ｎを制御する信号をクロック生成回路５２に出力し、オペアンプのバイアス電流を制御する信号を積分器５５−１I乃至５５−ｎIと積分器５５−１Q乃至５５−ｎQのそれぞれに出力する。また、コントロール回路５１は、フィルタの特性を制御する信号を可変ディジタルフィルタ５８I，５８Qに出力して、各部を制御する。
以上のような簡単な制御によって、マルチスタンダードに対応した受信機を実現することができる。また、そのことを、小さい回路規模で実現することができ、無線アプリケーション毎の要求仕様を満足しながら、オペアンプのバイアス電流を調整するなどして、消費電力を最適化したりすることもできる。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
従来の回路を示す図である。 従来の他の回路を示す図である。 図２の回路によって実現される機能をシステム的に表す図である。 本発明の一実施形態に係る受信機に設けられるΣΔ直交復調器の構成例を示す図である。 図４の回路によって実現される機能をシステム的に表す図である。 図４のクロック発生回路の構成例を示す図である。 図６のプログラマブル分周器の構成例を示す図である。 図４の積分器に設けられるスイッチトキャパシタ回路の構成例を示す図である。 タイミングチャートを示す図である。 SINCフィルタの特性を示す図である。 図４のADCの構成例を示す図である。 図４のフィードバック回路の構成例を示す図である。 図４の積分器に設けられるオペアンプの構成例を示す図である。 図１３のバイアス電流調整回路の構成例を示す図である。 ２次ΣΔ変調を用いて構成される回路の例を示す図である。 コントロール回路の処理について説明するフローチャートである。
符号の説明
５１ コントロール回路、 ５２ クロック生成回路， ５３I，５３Ｑ 電圧電流変換アンプ， ５４I，５４Q スイッチ， ５５−１I乃至５５−ｎI，５５−１Q乃至５５−ｎQ 積分器， ５６I，５６Q ADC， ５７I，５７Q フィードバック回路， ５８I，５８Ｑ 可変ディジタルフィルタ

Claims (9)

  1. 異なる仕様を有する複数の無線通信システムに対応する受信機において、
    前記複数の無線通信システムのうちの選択された１つの無線通信システムで用いられる搬送波周波数に対応した値を設定する設定手段と、
    前記搬送波周波数と略同一の周波数である第１の周波数のクロックと、前記第１の周波数のクロックを前記設定手段により設定された値で分周した第２の周波数のクロックを生成するクロック生成回路と、
    アンテナで受信された信号に対応する受信電圧信号を電流信号に変換する電圧電流変換アンプと、
    前記第１の周波数のクロックに従って接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、
    前記第２の周波数のクロックに従って動作し、前記スイッチから供給された前記電流信号に基づいて得られた前段の積分器までの演算結果と、所定のアナログ値を入力信号とする、２以上のスイッチトキャパシタ回路に対してオペアンプが接続された積分器と、
    前記第２の周波数のクロックの立ち上がりと立ち下がりのタイミングで、前記積分器から供給された信号をディジタル値に変換するAD変換回路と、
    前記第２の周波数のクロックに従って動作し、前記AD変換回路による変換によって得られた前記ディジタル値に応じた値を前記所定のアナログ値として前記積分器にフィードバックするフィードバック回路と
    を備える受信機。
  2. 前記第１または第２の周波数のクロックに従って動作する受信パスと、前記第１の周波数のクロックとπ／２の位相差があるクロックとそのクロックを前記設定手段により設定された値で分周したクロックに従って動作する受信パスを有し、
    それぞれの受信パスが前記電圧電流変換アンプ、前記スイッチ、前記積分器、前記AD変換回路、前記フィードバック回路を含む
    請求項１に記載の受信機。
  3. １ビット出力の２次ΣΔ変調器を有する
    請求項１または２に記載の受信機。
  4. 前記積分器を構成するオペアンプのバイアス電流を調整する調整回路をさらに備える
    請求項１または２に記載の受信機。
  5. 前記AD変換回路から出力された前記ディジタル値が入力される可変ディジタルフィルタ回路をさらに備える
    請求項１に記載の受信機。
  6. 前記設定手段は、さらに、前記複数の無線通信システムのうちの選択された１つの無線通信システムに応じて、前記クロック生成回路がクロックを生成するのに用いる分周比、前記積分器を構成するオペアンプのバイアス電流値、前記可変ディジタルフィルタを制御する信号を生成する
    請求項５に記載の受信機。
  7. アンテナで受信された信号に対応する受信電圧信号を電流信号に変換する電圧電流変換アンプと、
    第１の周波数のクロックに従って接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、
    第２の周波数のクロックに従って動作し、前記スイッチから供給された前記電流信号に基づいて得られた前段の積分器までの演算結果と、所定のアナログ値を入力信号とする、２以上のスイッチトキャパシタ回路に対してオペアンプが接続された積分器と、
    前記第２の周波数のクロックの立ち上がりと立ち下がりのタイミングで、前記積分器から供給された信号をディジタル値に変換するAD変換回路と、
    前記第２の周波数のクロックに従って動作し、前記AD変換回路による変換によって得られた前記ディジタル値に応じた値を前記所定のアナログ値として前記積分器にフィードバックするフィードバック回路と
    を備え、異なる仕様を有する複数の無線通信システムに対応する受信機の受信方法において、
    前記複数の無線通信システムのうちの選択された１つの無線通信システムで用いられる搬送波周波数に対応した値を設定し、
    前記搬送波周波数と略同一の周波数である前記第１の周波数のクロックと、前記第１の周波数のクロックを、設定した値で分周した前記第２の周波数のクロックを生成する
    ステップを含む受信方法。
  8. 入力電圧信号に含まれる所定の周波数成分に対応する少なくとも１つの設定値を設定する設定手段と、
    （１）前記所定の周波数と略同一な第１の周波数を有する第１のクロック及び、（２）前記第１のクロックを前記設定値により分周した第２のクロック、を生成するクロック生成回路と、
    前記入力電圧信号を電流信号に変換する電圧電流変換アンプと、
    接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、
    前記スイッチから供給される信号を処理する複数の積分器が多段にて接続された演算部と
    を備え、
    前記スイッチは、前記第１のクロックに従って動作し、
    前記積分器は、前段の積分器までの演算結果及び所定のアナログ値が入力値とされるスイッチトキャパシタ回路にオペアンプを接続した構成を有すると共に、前記第２のクロックに従って動作する
    フィルタ回路。
  9. 入力電圧信号を電流信号に変換する電圧電流変換アンプと、
    接続、非接続を切り換え、前記電圧電流変換アンプから供給された前記電流信号を出力するスイッチと、
    前記スイッチから供給される信号を処理する、前段の積分器までの演算結果及び所定のアナログ値が入力値とされるスイッチトキャパシタ回路にオペアンプを接続した構成をそれぞれが有する複数の積分器が多段にて接続された演算部と
    を備えるフィルタ回路の制御方法において、
    前記入力電圧信号に含まれる所定の周波数成分に対応する少なくとも１つの設定値を設定し、
    （１）前記所定の周波数と略同一な第１の周波数を有する第１のクロック及び、（２）前記第１のクロックを前記設定値により分周した第２のクロック、を生成し、
    前記スイッチを、前記第１のクロックに従って動作させ、
    前記積分器を、前記第２のクロックに従って動作させる
    ステップを含む制御方法。
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