WO2007148693A1 - 離散フィルタ、サンプリングミキサおよび無線装置 - Google Patents

離散フィルタ、サンプリングミキサおよび無線装置 Download PDF

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WO2007148693A1
WO2007148693A1 PCT/JP2007/062329 JP2007062329W WO2007148693A1 WO 2007148693 A1 WO2007148693 A1 WO 2007148693A1 JP 2007062329 W JP2007062329 W JP 2007062329W WO 2007148693 A1 WO2007148693 A1 WO 2007148693A1
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signal
capacitor
switch
discrete filter
discrete
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PCT/JP2007/062329
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English (en)
French (fr)
Inventor
Yoshifumi Hosokawa
Noriaki Saito
Yoshito Shimizu
Katsuaki Abe
Original Assignee
Panasonic Corporation
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Publication date
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Priority to US12/304,011 priority patent/US8045938B2/en
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H15/00—Transversal filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
    • H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank

Definitions

  • the present invention relates to a discrete filter, a sampling mixer, and a radio apparatus that perform digital signal processing such as filtering.
  • FIG. 9 is a circuit diagram of a sampling mixer 900 described in Patent Document 1.
  • a sampling mixer 900 includes a TA (transconductance amplifier) 1 that converts a received radio frequency (RF) signal into an RF current i, and an RF current i that is converted into TA1.
  • TA transmission amplifier
  • In-phase sampling mixer section (hereinafter referred to as an in-phase mixer section) 2, an anti-phase sampling mixer section (hereinafter referred to as an anti-phase mixer section) 3 connected in parallel to the in-phase mixer section 2, an in-phase mixer section 2 and It is equipped with a DCU (digital control unit) 4 that generates control signals to the negative phase mixer section 3!
  • DCU digital control unit
  • the in-phase mixer unit 2 integrates a sampling switch 5 composed of FETs and a signal sampled based on the LO signal (local oscillation signal) by the sampling switch 5 in a continuous manner Ch ( (History capacitor) 6 is included.
  • the in-phase mixer section 2 includes a plurality of Cr (rotate canisters) 7, 8, 9, 10, 11, 12, 13, 14 that repeat integration and emission of the signal sampled by the sampling switch 5.
  • Cb (buffer capacitor) 15 for buffering the signal emitted from the Cr7-14 force.
  • the in-phase mixer unit 2 includes a dump switch 16 for releasing the signal held in each Cr7 to 14 to Cbl5, and a reset for resetting the signal held in each Cr7 to 14 after the signal is released. It includes a switch 17 and a plurality of integration switches 18, 19, 20, 21, 22, 23, 24, 25 for sequentially connecting Ch6 to each Cr7-14. Furthermore, the in-phase mixer section 2 , Multiple emission switches 26, 27, 28, 29, 30, 31, 32, 33 for sequentially connecting each Cr7-14 to Cbl5, and DA (digital noor 'analog) variable ⁇ force sampling mixer 90 (K And a feedback switch 34 for controlling the input of the feedback signal to the law.
  • DA digital noor 'analog variable ⁇ force sampling mixer 90
  • Each of the dump switch 16, the reset switch 17, each of the integration switches 18 to 25, each of the discharge switches 26 to 33, and the feedback switch 34 is composed of a ⁇ -type FET.
  • ⁇ -type F ⁇ turns on when the gate voltage is high (high level) and turns off when the gate voltage is low (low).
  • the anti-phase mixer unit 3 is configured in the same manner as the in-phase mixer unit 2.
  • the DCU 4 is connected to the gates of the integration switches 18 to 25, the discharge switches 26 to 33, the dump switch 16, the reset switch 17, and the feedback switch 34.
  • the DCU 4 outputs various control signals to the gates of these switches 16 to 34.
  • control signals include each SVO signal to SV7 signal, SAZ signal, SBZ signal, D signal, R signal, and F signal.
  • SVO signal to SV7 signal operates as a gate signal of the corresponding integration switch 18-25.
  • the SAZ signal operates as the gate signal for each emission switch 30-33, and the SBZ signal operates as the gate signal for each emission switch 26-29
  • the D signal operates as a gate signal of the dump switch 16, and the R signal operates as a gate signal of the reset switch 17.
  • the F signal operates as the gate signal for the feedback switch 34.
  • FIG. 10 is a diagram illustrating a timing chart of control signals generated in the DCU 4.
  • the LO signal is a periodic square pulse.
  • the SVO signal to SV7 signal alternately rise and fall.
  • the D signal rises when the SVO signal and the SV4 signal rise. On the other hand, the D signal falls when the SV1 and SV5 signals fall.
  • the R signal rises when the D signal falls.
  • the falling edge of the R signal Get up at the moment.
  • sampling mixer 900 will be described with reference to the timing of the control signal described above.
  • the operation of the in-phase mixer unit 2 will be described in detail as an example.
  • TA1 converts an RF signal into an RF current i, and the RF current i is converted into an in-phase sampling mixer.
  • the in-phase mixer section 2 converts the supplied RF current i with the LO signal.
  • the LO signal is a signal having substantially the same frequency as the RF current i. So
  • the RF current i is discretized in time and becomes a discrete signal.
  • the discrete signal is integrated into Ch6 and each of Cr7 to 14, and filtering and decimation are performed. Specifically, when the SV0 signal is input to the gate of the integration switch 18, the integration switch 18 is turned on while the SV0 signal is at the high level, and Ch6 is connected to Cr7. Then, discrete signals are accumulated in Ch6 and Cr7. At this time, Cr7 integrates the discrete signal while the SV0 signal is at the high level (for example, during the 8 periods of the LO signal).
  • each Cr9-14 is also connected to Ch6 sequentially, and in each Cr9-14, for example, discrete signals are integrated for 8 periods of the LO signal.
  • Ch6 sequentially connected to each Cr714 14 holds the output potential
  • an effect of an IIR (Infinite Impulse Response) filter can also be obtained.
  • Such a filter is called the first stage IIR filter.
  • the Z transformation of the transfer function of the first stage IIR filter is expressed by the following equation.
  • the capacity of Ch6 is Ch and the capacity of each Cr714 is Cr.
  • the cutoff frequency of the first stage IIR filter can be obtained by the following approximate expression.
  • the R signal becomes high level
  • the reset switch 17 is turned on, and the signal held in each Cr 710 is reset.
  • the signals integrated in each of Crl 1 to 14 function in the same manner as in the case of each of Cr7 to LO: and are simultaneously released to Cbl5 during the high level of the SAZ signal. Therefore, the effect of a 4-tap FIR filter can be obtained.
  • the sampling rate is decimated to 1Z4.
  • Such a filter is called the second stage FIR filter!
  • the Z transformation of the transfer function of the second stage FIR filter is expressed by the following equation.
  • the F signal is input to the gate of the feedback switch 34, and when the feedback switch 34 is turned on, the feedback signal force is input from the signal processing unit to the sampling mixer 900 side via the DA modification (not shown).
  • the feedback signal is a signal for compensating for a DC offset, a differential offset, and the like, and is generated in a signal processing unit (not shown).
  • the signal processing unit inputs the output signal of the sampling mixer 900 via an AD converter. Then, the signal processing unit generates the above-described feedback signal based on the output signal. This compensates for DC offset and differential offset.
  • the feedback signal at this time compensates for DC offset and differential offset during the operation of the first stage IIR filter.
  • the cutoff frequency of the second-stage IIR filter can be obtained by the following approximate expression, assuming that Cb is sufficiently larger than Cr.
  • the cutoff frequency is given by the ratio of the capacity of Cr7 to 14 and Cbl5.
  • the Z function of the transfer function of the filter of the entire in-phase sampling mixer unit 2 is expressed by the following expression.
  • anti-phase mixer section 3 also operates in the same manner as the in-phase mixer section 2 but differs in the following points.
  • the LO B signal that operates as the gate signal of the sampling switch 35 of the anti-phase mixer section 3 has a phase delay of 180 degrees with respect to the LO signal, and the sampling timing force in the anti-phase mixer section 3 In-phase mixer 1Z2 cycles behind the timing in part 2.
  • the output signal is the signal that has passed through the first stage FIR filter, the first stage IIR filter, the second stage FIR filter, and the second stage IIR filter.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2004-289793 (Pages 6-9, FIGS. 3a, 3b, and 4) Disclosure of the Invention
  • the sampling rate of the AD converter connected to the next stage of the sampling mixer is calculated from the number of Cr connected to Ch. Is obtained.
  • the capacity of Cr is required.
  • the Ch and Cb capacities are also obtained, and the sum of the Ch, Cr, and Cb capacity values is determined. .
  • An object of the present invention is to provide a discrete filter, a sampling mixer, and a radio apparatus that can increase the degree of design freedom including DC gain.
  • the discrete filter of the present invention is sequentially connected in parallel with a control signal generation unit that generates a plurality of control signals having the same frequency and different phases, a history capacitor that integrates a received signal, and the history capacitor.
  • M (where m is a natural number of 2 or more)
  • the received signals are integrated at different timings, and the m rotating capacitors are divided into a plurality of groups according to the timing of releasing the integrated received signals, and are selected from the plurality of groups.
  • Integrate at least a part of the period for integrating the received signal into the rotate capacitor constituting one group and the period before the period from the rotate capacitor constituting another group other than the selected one group The integrated received signal so that the time period for emitting the received signal is coincident in time.
  • a discrete filter that emits a signal to the buffer capacitor, connected in parallel with the capacitor group and the buffer capacitor, and adjusts an integration amount by which the signal emitted from the capacitor group is integrated by the buffer capacitor The structure which comprises the capacity
  • the design freedom including the DC gain is increased. Can be increased.
  • the integrated element after reset is connected to the buffer capacitor during the operation of the IIR filter including the rotate capacitor and the buffer capacitor, the degree of freedom in design including the DC gain can be increased.
  • FIG. 1 is a diagram showing a circuit example of a sampling mixer according to Embodiment 1 of the present invention.
  • FIG. 2 is a timing chart of control signals generated by the control signal generator in FIG.
  • FIG. 3 is a diagram showing a circuit example of a sampling mixer according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram showing a circuit example of a sampling mixer according to Embodiment 3 of the present invention.
  • FIG. 5 is a diagram showing a circuit example of a sampling mixer according to Embodiment 4 of the present invention.
  • FIG. 6 is a diagram showing a circuit example of a sampling mixer in the fifth embodiment of the present invention.
  • FIG. 7 is a diagram showing a circuit example of a sampling mixer in Embodiment 6 of the present invention.
  • FIG. 8 is a diagram showing a configuration example of a radio apparatus according to Embodiment 7 of the present invention.
  • Figure 9 Circuit diagram of conventional sampling mixer
  • FIG. 1 is a circuit diagram of a sampling mixer according to Embodiment 1 of the present invention.
  • sampling mixer 100 includes TA (transconductance amplifier) 1 and T
  • the in-phase mixer unit 102 connected to A1, the anti-phase mixer unit 103 connected in parallel to the in-phase mixer unit 102, and the control signal generation unit that generates control signals to the in-phase mixer unit 2 and the anti-phase mixer unit 3 ( Signal generation unit) 104.
  • TA1 converts the received radio frequency (RF) signal into an RF current i, and outputs the in-phase mixer unit 10.
  • In-phase mixer section 102 includes sampling switch 5, Ch (history capacitor: this is also the first capacitor! /), And two Cr (rotate capacitors: this is the second capacitor! / B) 7, 8; Cb (buffer capacitor: also referred to as third capacitor) 15; and dump switch 16;
  • Ch history capacitor: this is also the first capacitor! /
  • Cr rotate capacitors: this is the second capacitor! / B
  • Cb buffer capacitor: also referred to as third capacitor
  • the in-phase mixer unit 102 includes a reset switch 17, two integration switches 18, 19, two discharge switches 26, 27, a feedback switch 34, and two gain control capacitor units (adjustment unit). 110, 111.
  • one gain control capacitance unit (adjustment unit) is connected in parallel to each rotate capacitor.
  • the various switches 5, 16, 26, 27, 34 described above are composed of, for example, n-type FETs!
  • the source of the sampling switch 5 is connected to the output side of TA 1, and the drain of the sampling switch 5 is connected to the drain of the integration switch 19.
  • One end of Ch6 is connected between the drain of sampling switch 5 and the drain of integration switch 19, and the other end of Ch6 is grounded.
  • a circuit force Ch6 composed of integration switches 18 and Cr7 is connected in parallel between the drain of sampling switch 5 and the drain of integration switch 19.
  • a gain control capacitor 110 is connected between the source of the integration switch 18 and one end of Cr7.
  • the gain control capacitor unit 110 includes a gain control switch 40, three switching switches 41, 42, 4 3, three gain control capacitors (integrating elements) 44, 45, 46, and a reset switch 47. Is included.
  • the capacitances of the three gain control capacitors are represented by Cgl, Cg2, and Cg3, respectively.
  • the various switches 40, 41 to 43, 47 described above are configured by, for example, n-type FETs.
  • the gain control capacitor 110 is connected in common to the source of the source force integrating switch 18 of the gain control switch 40 and one end of Cr7.
  • the drain of the gain control switch 40 is connected to a circuit including a switching switch 41 and a gain control capacitor 44.
  • One end of the gain control capacitor 44 is connected to the source of the switching switch 41, and the other end of the gain control capacitor 44 is grounded.
  • a circuit composed of the switching switch 42 and the gain control capacitor 45 and a circuit composed of the switching switch 43 and the gain control capacitor 46 are connected in parallel to the drain of the gain control switch 40. The other ends of the gain control capacitors 45 and 46 are grounded.
  • the drain of the gain control switch 40 is connected to the drain of the reset switch 47, and the source of the reset switch 47 is grounded.
  • the source of the emission switch 26 is commonly connected to the connection point of the gain control switch 40 between one end of Cr7 and the source of the integration switch 18 and the source of the gain control switch 40, and the drain of the emission switch 26. Is connected to an AD (analog 'digital) converter 105 via a dump switch 16.
  • AD analog 'digital
  • the drain of the emission switch 27 is connected between the drain of the emission switch 26 and the source of the dump switch 16.
  • the source of the emission switch 27 is connected in common to one end of Cr8 and the source of the integration switch 19.
  • One end of Cr8 is connected to the source of integration switch 19, and the other end of Cr8 is grounded.
  • a gain control capacitor 111 is connected between the source of the integration switch 19 and one end of Cr8.
  • the gain control capacitor 111 includes a gain control switch 48 and a reset switch 49.
  • the source of the gain control switch 48 is connected in common to the source of the integration switch 19 and one end of Cr8, and the drain of the gain control switch 48 is connected to the drain of the reset switch 49.
  • the source of the reset switch 49 is grounded.
  • the drain of the reset switch 17 is connected between the drain of the emission switch 26 and the source of the dump switch 16, and the source of the reset switch 17 is grounded.
  • the source of the reset switch 34 is connected to the drain side of the reset switch 17, and the drain of the reset switch 34 is connected to the DA conversion 106!
  • the internal configuration of the anti-phase mixer unit 103 is not shown, but is configured in the same manner as the in-phase mixer unit 102.
  • the control signal generation unit 104 includes, for example, a shift register, and generates various control signals based on a 1Z8 LO signal (local oscillation signal).
  • the types of control signals include SO to S1 signal, D signal, R signal, F signal, and C0 to C2 signal.
  • the SO to Sl signals have different phases at the same frequency.
  • the so signal operates as a gate signal for the integration switch 18, the emission switch 27, the gain control switch 40, and the reset switch 49.
  • the S1 signal operates as each gate signal of the integration switch 19, the emission switch 26, the gain control switch 48, and the reset switch 47.
  • two rotate capacitors 7 and 8 are arranged in parallel, two control signals S0 and SI are generated.
  • the D signal operates as a gate signal of the dump switch 16, and the R signal operates as a gate signal of the reset switch 17.
  • the F signal operates as the gate signal for the feedback switch 34.
  • the CO signal operates as a gate signal for the switching switch 41.
  • the C1 signal is the switch Operates as 42 gate signals.
  • the C2 signal operates as the gate signal for the switch 43.
  • the switching switches 41 to 43 are turned on or off in accordance with the high or low level. Then, the capacities of the gain control capacitors 44 to 46 (the total capacity of the gain control capacitor section 110) force are changed by turning on or off each of the switching switches 41 to 43. That is, by changing the combination of the gain control capacitors connected to Ch6 and Cr7 among the plurality of gain control capacitors 44 to 46 included in the gain control capacitor unit 110 by the on / off control of the switching switch, the gain control capacitor The effective capacitance value of section 110 can be made variable.
  • the C0 to C2 signals are control signals that are controlled so as to obtain a gain according to the reception situation, which is a control signal having a period corresponding to the LO signal.
  • variable amount of the total capacity of the gain control capacity unit 110 that can be changed by the control by the control signal is as follows. For example, when the total capacity of the gain control capacitor unit 110 is Cg, Cg varies discretely in a range from 0 to (Cgl + Cg2 + Cg3).
  • FIG. 2 is a timing chart of control signals generated by the control signal generation unit 104.
  • the SO and S1 signals produce pulses that are shifted by 1Z2 periods.
  • the high-level period of the SO signal and the S1 signal is, for example, eight periods of the LO signal, but may be changed.
  • sampling mixer 100 will be described with reference to the timing of control signals such as the SO signal described above.
  • control signals such as the SO signal described above.
  • the operation of the in-phase mixer unit 102 will be described in detail as an example.
  • TA1 converts the RF signal into an RF current i, and the RF current i is converted into the in-phase mixer unit 102.
  • the sampling switch 5 is supplied. Then the supplied RF current i force sampling
  • the LO signal is a signal having substantially the same frequency as the RF current i.
  • the RF current i is sampled based on the LO signal input to the gate of switch 5.
  • SO signal force S is applied to each gate of the integration switch 18, the discharge switch 27, the gain control switch 40, and the reset switch 49, and the switches 18, 27, 40, 49 force SO signal high. Turn on for the level.
  • the above-described discrete signals are integrated by Ch6, Cr7 and gain control capacitors 44 to 46 of the gain control capacitor 110.
  • the discrete signal flows to Ch6 and is integrated at Ch6.
  • the discrete signal flows to the gain control capacitor unit 110 through Cr7 and the gain control capacitor unit 110 via the integration switch 18 in the ON state, and is integrated into Cr7 and the gain control capacitor unit 110. In this way, by passing a part of the discrete signal to the gain control capacitor 110, the integration amount of the discrete signal integrated by Ch6 and Cr7 can be adjusted.
  • the effective capacitance of the gain control capacitor unit 110 can be increased. Can be changed. As a result, the amount of integration of the discrete signal integrated by Ch6 and Cr7 can be adjusted stepwise.
  • the signal held in the gain control capacitor of the gain control capacitor 111 is reset when the reset switch 49 is turned on.
  • Cr7 which is an integration period
  • the switch 27 is turned on during the high level of the SO signal.
  • the signal held in Cr8 is released to Cbl5. That is, the integration period of Cr7 and the release period of Cr8 coincide in time.
  • Ch6 in which Cr7 and 8 are alternately connected holds the output potential. From this, the effect of the first stage IIR filter can be obtained.
  • the reset gain control capacitor 110 is connected.
  • the reset gain control capacitor 111 is connected.
  • the dump switch 16 when the D signal also rises at the rise of the SO signal, the dump switch 16 is turned on and connected to Cr8 via the Cbl5 force release switch 27. Then, the signal force held in Cr8 is released to Cbl5 via the dump switch 16 in the on state. Also, the signal force held in Cr8 is output to the DSP (not shown) via the dump switch 16 and the AD converter 105 in the on state. As a result, the DSP generates a feedback signal to compensate for DC offset and differential offset.
  • the signal force held in Cr7 is released to Cbl5 via the dump switch 16 in the on state. Further, the signal force held in Cr 7 is output to a DSP (not shown) via the dump switch 16 and the AD converter 105 in the on state. This allows the DSP to feed in to compensate for DC offsets and differential offsets. Generate a back signal.
  • the dump switch 16 is turned off and the reset switch 17 is turned on.
  • the reset switch 17 is a certain time after the start timing of each rotation period of the rotate capacitor (here, the rise timing of the SO signal or S1 signal) (here, it corresponds to the timing when the D signal falls). Turn on. Then, the signal force held in Cr8 is reset. Then, the reset switch 17 is turned off before the start timing of the next discharge period (the rising timing next to the SO signal or the S1 signal).
  • the reset switch 17 turns off and the feedback switch 34 turns on.
  • the signal is input to the in-phase mixer 102 via the above-described feed knock signal force DA conversion 106 from the DSP. This compensates for DC offset and differential offset.
  • Equation (10) DC gain of the phase mixer 102, without changing the Deshimeshiyon number of FIR filter, Ji total capacity of each Crs 7, 8 of the capacitor Cr and the gain control volume unit 110, 111 8 It can be seen that the ratio can be determined by the ratio. Therefore, the DC gain and the capacity of each Cr7, 8 can be designed to arbitrary values. [0099] Also, Cg
  • Cg (Cgl + Cg2 + Cg3) can be discretely varied by the C0 to C2 signals as described above. It can be seen that the DC gain can be changed.
  • the cutoff frequency of the first-stage IIR filter varies depending on the total capacity of each gain control capacitor section 110, 111 (see Equation (3)). o Even if such changes are possible, the ratio of the Ch6 capacity Ch to the Cr7 and 8 capacity Cr should be reduced, and the first-stage IIR filter cutoff frequency should be set higher. The amount of change can be suppressed by setting the cutoff frequency of the second stage IIR filter low. Therefore, the cut-off frequency can be made almost constant.
  • the sum of the capacitance values is compared with a conventional sampling mixer that does not use the gain control capacitor.
  • Ch l
  • the sampling mixer using the gain control capacitor unit halves the capacitors Ch and Cr, for example. DC gain increases by 6 dB due to Cr halved, but by connecting Cg with the same capacitance value as Cr halved, DC gain value before declining DC gain by 6 dB and halving Cr Can be.
  • the total capacitance value of the first stage IIR filter components at this time is 6Cr. Therefore, if the gain control capacitor is used, the sum of the capacitance values can be reduced while the DC gain is constant.
  • gain control can be performed by switching the capacitance value of the gain control capacitor section.
  • a force p-type in which the elements constituting the switch are n-type FETs may be used, or a combination of n-type and p-type may be used.
  • the source terminal and the drain terminal may be interchanged.
  • MEMS micro electro mechanical system
  • the number of Cr simultaneously connected to Cb is 1, but the present invention is not limited to this.
  • the number of gain control capacitors in the gain control capacitor section is three, but the present invention is not limited to this. There is no need to change the gain by setting the number of capacitors for gain control to 1 without using the capacitance switching switch.
  • the gain control switch controls the connection between Cr and the gain control capacitor, and the switch does not use the force gain control switch that controls the capacitance value of the gain control capacitor.
  • a signal for controlling the connection between Cr and the gain control capacitor may be given to the switch.
  • a force provided with a reset switch that resets the signal integrated in the gain control capacitor without providing this, the control signal for connecting the gain control capacitance unit to Cr when resetting Cr is provided. You may give to a gain control switch. Alternatively, without providing a gain control switch, a control signal for connecting the gain control capacitor unit to Cr may be given to the switching switch when Cr is reset. [0112] In the present embodiment, the gain control capacitor is connected between Cr and the integral switch.
  • Ch and integration switch may be connected.
  • a discrete time processing filter using a BB signal as an input without using a force sampling switch as a sampling mixer to which a sampling switch is connected may be used.
  • the BB signal is a received signal that is frequency-converted from the RF frequency band to the BB frequency band, and may be a continuous signal or a discrete signal.
  • FIG. 3 is a diagram showing an example of a circuit of sampling mixer 200 according to Embodiment 2 of the present invention. Here, differences from the first embodiment will be mainly described.
  • Sampling mixer 200 includes in-phase mixer unit 202 and anti-phase mixer unit 203 in place of in-phase mixer unit 102 and anti-phase mixer unit 103 in FIG.
  • the drain of the integration switch 21 is further connected to the drain of the dump switch 16 in FIG. 1, and one end of CrlO is connected to the source of the integration switch 21.
  • the drain of the integration switch 20 is connected between the drain of the dump switch 16 and the drain of the integration switch 21, and one end of Cr9 is connected to the source of the integration switch 21. .
  • the other end of Cr9 is grounded.
  • the source of the emission switch 28 is connected between one end of Cr9 and the source of the integration switch 20, and the drain of the emission switch 28 is connected to the source of the dump switch 51.
  • the drain of the emission switch 29 is connected between the drain of the emission switch 28 and the source of the dump switch 51.
  • the source of emission switch 29 is the integration switch
  • drain of the reset switch 52 is connected between the drain of the discharge switch 28 and the source of the dump switch 51, and the source of the reset switch 52 is grounded!
  • one end of Cb50 is connected between the drain of dump switch 51 and AD conversion 105, and the other end of Cb50 is grounded.
  • Each gate of the integration switch 20 and the emission switch 29 has a control signal generator 1 04 SO signals are input, and the S1 signal from the control signal generation unit 104 is input to the gates of the integration switch 21 and the discharge switch 28.
  • the D signal from the control signal generation unit 104 is input to the gate of the dump switch 51, and the R signal from the control signal generation unit 104 is input to the gate of the reset switch 52. ing.
  • anti-phase mixer section 203 is configured in the same manner as in-phase mixer section 202, except that it operates in reverse phase.
  • the other configuration of the sampling mixer 200 is the same as that of the first embodiment.
  • the dump switch 51 is also turned on when the SO signal is at a high level, the following operation is further performed. That is, Cb50 is connected to CrlO through the on-state discharge switch 29, and the signal force held in CrlO is released through the on-state discharge switch 29 and the dump switch 51.
  • sampling mixer 200 can obtain more attenuation due to the effect of the third-stage IIR filter than in the case of the first embodiment.
  • the cutoff frequency of the first stage IIR filter higher than the cutoff frequency of the second and third stage IIR filters, the DC gain is reduced.
  • the amount of change in the filter characteristics when it is varied can be further reduced.
  • FIG. 4 is a diagram illustrating a circuit example of the sampling mixer 300 according to the third embodiment of the present invention. Here, differences from the first embodiment will be mainly described.
  • the sampling mixer 300 includes an in-phase mixer unit 302 and an anti-phase mixer unit 303 instead of the in-phase mixer unit 102 and the anti-phase mixer unit 103 in FIG.
  • the in-phase mixer unit 202 includes a single gain control capacitor unit 310 instead of the two gain control capacitor units 110 and 111 in FIG.
  • the gain control capacitor section 310 includes three circuits connected in parallel, that is, a circuit including the switching switch 41 and the gain control capacitor 44, a circuit including the switching switch 42 and the gain control capacitor 45, and a switching switch. 43 and gain control capacitor 46.
  • Each switching switch 41 to 43 is composed of, for example, an n-type FET.
  • the drain of the switching switch 43 is connected in common to the emission switch 27 and the source of the dump switch 16.
  • the CO signal from the control signal generation unit 104 is input to the gate of the switching switch 41, and the C1 signal from the control signal generation unit 104 is input to the gate of the switching switch 42.
  • the C2 signal from the control signal generation unit 104 is input to the 43 gate.
  • the drain of the discharge switch 26 is connected to the source of the dump switch 16.
  • the drain of the emission switch 27 is connected to the front stage of the gain control capacitor unit 310 connected between the drain of the emission switch 26 and the source of the dump switch 16.
  • a discrete signal for eight periods of the LO signal is integrated into Ch6 and Cr7 by the SO signal, and then by the S1 signal. ,That Discrete signals are integrated into Ch6 and Cr8. Such integration is alternately repeated by inputting the SO signal and the S1 signal, and the effect of the FIR filter is obtained. The sampling rate at this time is decimated to 1,8.
  • each of Cr7 and 8 is alternately connected to Ch6, and the output potential is stored in Ch6. Therefore
  • Cr7 and 8 are alternately connected to Cbl5 by SO signal or S1 signal.
  • each of the gain control capacitors 44 to 46 of the gain control capacitor unit 310 also integrates the signals emitted from the Cr 7 and 8.
  • the discrete signal integrated with Cr8 is emitted to each of the gain control capacitors 44 to 46 via the on-state emission switch 27, and It is integrated there.
  • the discrete signal integrated by Cr7 is discharged to each of the gain control capacitors 44 to 46 via the ON-state release switch 26 and integrated there. In this way, a part of the discrete signal integrated by Cr7 flows to the gain control capacitor unit 310, whereby the integration amount of the discrete signal integrated by Cb15 can be adjusted.
  • the effective capacitance of the gain control capacitor 310 can be changed by changing the combination of capacitors connected to Cbl5 among the plurality of capacitors included in the gain control capacitor 310 by the on / off control of the switching switch. it can. Thereby, the integration amount of the discrete signal integrated by Cbl 5 can be adjusted in steps.
  • each of the gain control capacitors 44 to 46 resets the integrated signal and then integrates the signal emitted from each of Cr7 and 8.
  • the Z function of the transfer function of the second stage IIR filter at this time is expressed by the following equation.
  • the DC gain can be determined by the ratio of the capacitance Cr of each Cr7, 8 and the total capacitance Cg of the gain control capacitance section 310 without changing the decimation number of the FIR filter.
  • the cutoff frequency of the second-stage IIR filter is a force that varies depending on the total capacitance Cg of the gain control capacitance unit 310.
  • the ratio of the capacitance Cr of Cr7, 8 and the capacitance Cb of Cbl5 is reduced, and Set the cutoff frequency of the second stage IIR filter higher. The amount of change can be suppressed by setting the cutoff frequency of the first stage IIR filter low.
  • sampling mixer 300 in addition to the effects of the first embodiment, the number of gain control capacitor units can be reduced as compared with the case of the first embodiment. Therefore, the size of the sampling mixer circuit can be reduced.
  • FIG. 5 is a diagram illustrating a circuit example of the sampling mixer according to the fourth embodiment. Here, differences from the third embodiment will be mainly described.
  • Sampling mixer 400 includes in-phase mixer unit 402 and anti-phase mixer unit 403 instead of in-phase mixer unit 302 and anti-phase mixer unit 303 in FIG.
  • the drain of the dump switch 16 in Fig. 4 is connected to the drain of the integration switch 21.
  • the source of integration switch 21 is connected to one end of CrlO
  • the other end of 0 is grounded.
  • the drain of the integration switch 20 is connected between the drain of the dump switch 16 and the drain of the integration switch 21, and the source of the integration switch 21 is connected to one end of CrlO. The other end of CrlO is grounded.
  • the source of the emission switch 28 is connected between one end of Cr9 and the source of the integration switch 20.
  • the drain of the discharge switch 28 is connected to the source of the dump switch 51.
  • the drain of the emission switch 29 is connected between the drain of the emission switch 28 and the source of the dump switch 51.
  • the source of the emission switch 29 is the integration switch Connected between 21 sources and one end of CrlO.
  • one end of Cb50 is connected between the drain of dump switch 51 and AD converter 105, and the other end of Cb50 is grounded.
  • the anti-phase mixer unit 403 is configured in substantially the same manner as the in-phase mixer unit 402 except that it operates in anti-phase.
  • the other configuration of the sampling mixer 400 is the same as that of the first embodiment.
  • sampling mixer 400 By configuring sampling mixer 400 in this way, Cr7 and 8 are alternately connected to Cbl5, and the effect of the second-stage IIR filter is obtained. Furthermore, each Cr9, 10 force Cb15 is connected alternately, and the effect of the third stage IIR filter can be obtained.
  • the dump switch 51 is also turned on when the SO signal is at a high level, the following operation is also performed. That is, Cb50 is connected to CrlO via the release switch 29 in the on state, and is released to Cb50 via the release switch 29 and the dump switch 51 in the signal force on state held in CrlO.
  • the gain control capacitors 44 to 46 reset the integrated signals, and then integrate the signals emitted from the Cr 7 and 8.
  • the Z function of the transfer function of the second stage IIR filter at this time is expressed by the following equation.
  • the capacity of Cr9 and 10 is Cr2.
  • the DC gain can be obtained by changing the capacity Cr of each Cr7, 8 and the capacity Cr2 of each Cr9, 10 and the total capacity of the gain control capacitor 310 without changing the number of decimation of the FIR filter. It can be determined by the ratio to Cg.
  • sampling mixer 400 As described above, according to sampling mixer 400, a large attenuation can be obtained by the effect of the third stage IIR filter in addition to the effect of Embodiment 3, as well as the effect of Embodiment 3.
  • the cutoff frequency of the second-stage IIR filter higher than the cutoff frequency of the first-stage and third-stage IIR filters, the amount of change in the filter characteristics when the DC gain is varied can be made smaller. it can.
  • FIG. 6 is a diagram illustrating a circuit example of the sampling mixer 500 according to the fifth embodiment. Here, differences from the fourth embodiment will be mainly described.
  • Sampling mixer 500 includes in-phase mixer unit 502 and anti-phase mixer unit 503 in place of in-phase mixer unit 402 and anti-phase mixer unit 403 in FIG.
  • the in-phase mixer unit 502 includes a gain control capacitor unit 510 instead of the gain control capacitor unit 310 of FIG.
  • the gain control capacitor unit 510 includes three circuits connected in parallel, that is, a circuit including a switching switch 41 and a gain control capacitor 44, a circuit including a switching switch 42 and a gain control capacitor 45, and a switching switch. 43 and gain control capacitor 46.
  • a feedback switch 34 a is connected between the source of the switching switch 41 and one end of the gain control capacitor 44.
  • the feedback switch 34a is composed of, for example, n-type FET.
  • Each feedback switch 34b, 34c, which will be described later, is also, for example, It consists of an n-type FET.
  • the source of the feedback switch 34a is connected between the source of the switching switch 41 and one end of the capacitor 44 for gain control.
  • the drain of the feedback switch 34a is connected to the DA conversion 106.
  • the drain of the feedback switch 34b is connected between the drain of the feedback switch 34a and the DA converter 106.
  • the source of the feedback switch 34 b is connected between the source of the switching switch 42 and one end of the gain control capacitor 45.
  • the drain of the feedback switch 34c is connected between the drain of the feedback switch 34a and the DA converter 106.
  • the source of the feedback switch 34 c is connected between the source of the switching switch 43 and one end of the gain control capacitor 46.
  • the gates of the feedback switches 34a to 34c are configured to receive the F signal from the control signal generation unit 104.
  • the CO signal from the control signal generation unit 104 is input to the gate of the switching switch 41, and the C1 signal from the control signal generation unit 104 is input to the gate of the switching switch 42.
  • the 43 gates are configured to receive the C2 signal from the control signal generation unit 104.
  • anti-phase mixer section 503 is configured in the same manner as in-phase mixer section 502, except that it operates in reverse phase.
  • the other configuration of sampling mixer 500 is the same as that of the fourth embodiment.
  • the sampling mixer 500 By configuring the sampling mixer 500 in this way, the feedback switches 41 to 43 are turned on when the F signal is at a high level. Then, the feedback signal force DA variation 106 described above is input to the gain control capacitor unit 510 side via the feedback switches 34a to 34c. Thus, compensation (DC offset, etc.) is performed by the feedback signal when the second stage IIR filter located on the output end side of the sampling mixer 500 is operated.
  • the feedback signal may be input only to the gain control capacitor corresponding to the ON switch.
  • FIG. 7 is a diagram illustrating a circuit example of the sampling mixer 600 according to the sixth embodiment. Here, differences from the fourth embodiment will be mainly described.
  • Sampling mixer 600 includes in-phase mixer unit 602 and anti-phase mixer unit 603 instead of in-phase mixer unit 402 and anti-phase mixer unit 403 in FIG.
  • the in-phase mixer unit 602 is further provided with a sampling switch 61 configured by, for example, an FET in addition to the sampling switch 5.
  • the sampling switch 61 is configured so that a LOB signal whose phase is 180 degrees behind the LO signal is input to the gate of the sampling switch 61.
  • the in-phase mixer unit 602 receives the LO signal and the LOB signal (collectively referred to as a differential mode signal) as inputs.
  • the source of the sampling switch 61 is connected in common to the output side of the TA 60 and the sampling switch 62 of the antiphase mixer section 603.
  • the drain of the sampling switch 62 is connected to the drain of the sampling switch 5 and one end of Ch6.
  • sampling mixer 600 has gain control capacitor 610 instead of gain control capacitor 310 in FIG. Then, a gain control capacitor 4 of the gain control capacitance section 610
  • 4 to 46 are commonly used for both the in-phase mixer unit 602 and the anti-phase mixer unit 603.
  • sampling mixer 600 can be made more compact because Cr7 and the like can be shared by both in-phase mixer section 602 and anti-phase mixer section 603 in addition to the effects of the fourth embodiment. There is an effect that can be done.
  • FIG. 8 is a block diagram showing a configuration example of radio apparatus 700 according to Embodiment 7 of the present invention.
  • the wireless device 700 is, for example, a mobile phone, a car phone, a transceiver, or the like.
  • radio device 700 includes antenna 701, duplexer 702, transmission unit 703, reception unit 704, and signal processing unit (DSP) 705.
  • DSP signal processing unit
  • Transmission unit 703 includes power amplifier (PA) 706 and modulation unit 707.
  • the receiving unit 704 includes a low noise amplifier (LNA) 708 and a sampling mixer 709.
  • LNA low noise amplifier
  • sampling mixer 709 for example, the sampling mixer 100 in Embodiment 1 in FIG. 1 is used. In this case, the sampling mixer in any of Embodiments 2, 3, 4 and 5 may be used as sampling mixer 709 (see FIGS. 3 to 7).
  • the antenna 701 is connected to the transmission unit 703 and the reception unit 704 via the duplexer 702, respectively.
  • Duplexer 702 corresponds to each frequency band of a transmission signal and a reception signal. Then, when the signal from transmission section 703 is input, duplexer 702 passes the frequency band of the transmission signal in the signal and outputs it to antenna 701. On the other hand, when the signal from antenna 701 is input to duplexer 702, duplexer 702 passes the frequency band of the received signal out of the signal and outputs it to receiver 704.
  • the signal processing unit 705 After the output signal from the receiving unit 704 is AD-converted, the output signal is subjected to signal processing (eg, audio processing, data processing).
  • signal processing eg, audio processing, data processing
  • a predetermined input signal for example, voice or data
  • signal processing DA conversion (not shown), and output to the transmission unit 703.
  • the wireless device 700 When the wireless device 700 is configured in this way, the effect of the sampling mixer described above is obtained. Can. In other words, the DC gain of the IIR filter can be determined by the ratio of the Cr capacity and the total capacity of the gain control capacity section. For this reason, the design conditions for the total capacity of the sampling mixer, the DC gain, and the cutoff frequency of the filter characteristics can be freely determined, which is useful.
  • the value of the DC gain can be controlled by changing the total capacity of the gain control capacity.
  • the sampling mixer circuit can be downsized compared to the DC gain control method in which the Ch, Cr, and Cb capacities are changed. By changing the DC gain, it is possible to suppress deterioration in reception sensitivity due to distortion.
  • the sampling switch 5 may be applied as a discrete filter or a wireless device including the discrete filter. .
  • the discrete filter and sampling mixer of the present invention are useful for use in a radio circuit built in a radio apparatus.
  • discrete filters and sampling mixers are suitable for frequency conversion of signals.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

　ＤＣゲインを含む設計の自由度を高めることができる離散フィルタ。サンプリングミキサ（１００）においては、制御信号生成部（１０４）が、Ｓ０信号を含む制御信号を生成し、Ｃｈ（６）が、ＬＯ信号周波数でサンプリングされた受信信号を離散信号として時間的に連続して積分し、複数のＣｒ（７、８）が、制御信号に基づくタイミングで、離散信号を順次積分し、Ｃｂ（１５）が、各Ｃｒ（７、８）に順次積分された離散信号を交互に積分するし、ゲイン制御容量部（１１０）が、各Ｃｒ（７、８）に並列接続され離散信号を積分するゲイン制御用コンデンサ（４４、４５、４６）、および、Ｃｒ（７）の一端とＣｂ（１５）との接続時に、過去に積分されたゲイン制御用コンデンサ（４４、４５、４６）の離散信号をリセットさせるリセットスイッチ（４７）を有する。

Description

明 細 書
離散フィルタ、サンプリングミキサおよび無線装置
技術分野
[0001] 本発明は、フィルタリングなどのデジタル信号処理を行う離散フィルタ、サンプリング ミキサおよび無線装置に関する。
背景技術
[0002] 従来のサンプリングミキサにおいては、デジタル変換された信号がサンプリング回 路でサンプリングされ、サンプリング回路に内蔵されているスィッチトキャパシタでフィ ルタ効果が得られていた (例えば、特許文献 1)。以下、特許文献 1に記載のサンプリ ングミキサについて図面を参照しながら詳述する。
[0003] 図 9は特許文献 1に記載されたサンプリングミキサ 900の回路図である。
[0004] 図 9において、サンプリングミキサ 900は、受信した無線周波数 (RF)信号を RF電 流 i に変換する TA (トランスコンダクタンスアンプ） 1と、 TA1に変換された RF電流 i
RF RF
をサンプリングする同相サンプリングミキサ部（以下、同相ミキサ部という） 2と、同相ミ キサ部 2に並列接続された逆相サンプリングミキサ部（以下、逆相ミキサ部という） 3と 、同相ミキサ部 2および逆相ミキサ部 3への制御信号を生成する DCU (デジタルコン トロールユニット） 4とを備えて!/、る。
[0005] 同相ミキサ部 2は、 FETで構成されたサンプリングスィッチ 5と、このサンプリングスィ ツチ 5により LO信号 (局部発振信号）に基づいてサンプリングされた信号を時間的に 連続して積分する Ch (ヒストリキャパシタ） 6とを含んでいる。また、同相ミキサ部 2は、 サンプリングスィッチ 5でサンプリングされた信号の積分と放出とを繰り返す複数の Cr (ローテ一トキヤノ シタ） 7、 8、 9、 10、 11、 12、 13、 14と、各 Cr7〜14力ら放出され た信号をバッファする Cb (バッファキャパシタ） 15とを含んでいる。
[0006] さらに、同相ミキサ部 2は、各 Cr7〜14に保持された信号を Cbl5へ放出させるた めのダンプスィッチ 16と、信号放出後に各 Cr7〜14に保持されている信号をリセット させるリセットスィッチ 17と、各 Cr7〜14に Ch6を順次接続させるための複数の積分 スィッチ 18、 19、 20、 21、 22、 23、 24、 25とを含んでいる。さらに、同相ミキサ部 2は 、各 Cr7〜14を Cbl5に順次接続させるための複数の放出スィッチ 26、 27、 28、 29 、 30、 31、 32、 33と、 DA (デジタノレ'アナログ）変^ ^力らサンプリングミキサ 90(K則 へのフィードバック信号の入力を制御するフィードバックスィッチ 34とを含んでいる。
[0007] ダンプスィッチ 16、リセットスィッチ 17、各積分スィッチ 18〜25、各放出スィッチ 26 〜33、およびフィードバックスィッチ 34の各々は、 η型 FETで構成されている。 η型 F ΕΤは、ゲート電圧がハイレベル（高レベル）のときオンし、ゲート電圧がローレベル（ 低レベル)のときオフする。なお、逆相ミキサ部 3は、同相ミキサ部 2と同様に構成され ている。
[0008] DCU4は、各積分スィッチ 18〜25、各放出スィッチ 26〜33、ダンプスィッチ 16、リ セットスィッチ 17、およびフィードバックスィッチ 34の各ゲートに接続されている。そし て、 DCU4は、それらのスィッチ 16〜34のゲートに各種制御信号を出力する。
[0009] 制御信号の種類としては、各 SVO信号〜 SV7信号、 SAZ信号、 SBZ信号、 D信号 、 R信号、および F信号がある。各 SVO信号〜 SV7信号は、対応する各積分スィッチ 18〜25のゲート信号として動作する。 SAZ信号は、各放出スィッチ 30〜33のゲート 信号として動作し、 SBZ信号は、各放出スィッチ 26〜29のゲート信号として動作する
[0010] D信号は、ダンプスィッチ 16のゲート信号として動作し、 R信号は、リセットスィッチ 1 7のゲート信号として動作する。 F信号は、フィードバックスィッチ 34のゲート信号とし て動作する。
[0011] 図 10は、 DCU4に生成される制御信号のタイミングチャートを示す図である。
[0012] 図 10に示すように、 LO信号は、周期方形パルスであり、 LO信号が所定の周期を 経て立ち上がると、各 SVO信号〜 SV7信号は、交互に立ち上がりおよび立ち下がり を繰り返す。
[0013] そして、 SVO信号および SV4信号の立ち上がり時に、 SAZ信号および SBZ信号の 状態がそれぞれ反転する。
[0014] D信号は、 SVO信号および SV4信号の立ち上がり時に立ち上がる。他方、 SV1信 号および SV5信号の立ち下がり時に、 D信号は立ち下がる。
[0015] R信号は、 D信号の立ち下がり時に立ち上がる。また、 F信号は、 R信号の立ち下が り時に立ち上がる。
[0016] 次に、上述した制御信号のタイミングを参照しつつ、サンプリングミキサ 900の動作 について説明する。ここでは、同相ミキサ部 2の動作を例にして詳述する。
[0017] まず、 TA1が、 RF信号を RF電流 i に変換し、その RF電流 i を同相サンプリングミ
RF F
キサ部 2に供給する。そして、同相ミキサ部 2が、供給された RF電流 i を LO信号で
RF
サンプリングする。 LO信号は、 RF電流 i とほぼ同一の周波数を持つ信号である。そ
RF
の結果、 RF電流 i が時間的に離散化されて離散信号となる。
RF
[0018] その後、離散信号は、 Ch6および各 Cr7〜14に積分され、フィルタリングおよびデ シメーシヨン（decimation:間引き）が行われる。具体的には、まず、積分スィッチ 18 のゲートに SV0信号が入力すると、積分スィッチ 18が、 SV0信号のハイレベルの間 オンし、 Ch6が Cr7に接続される。すると、 Ch6および Cr7に離散信号が蓄積される。 このとき Cr7は、 SV0信号がハイレベルの間（例えば、 LO信号の 8周期の間）、離散 信号を積分する。
[0019] 次に、ハイレベルの SV0信号が立ち下がると、 SV1信号が同時に立ち上がる。する と、積分スィッチ 18はオフし、積分スィッチ 19はオンする。その結果、 Cr7が Ch6から 切り離され、 Cr8が Ch6に接続される。すると、 Ch6および Cr8に離散信号が保持さ れ、 Cr8は、 SV1信号のハイレベルの間（例えば、 LO信号の 8周期の間）、その離散 信号を積分する。
[0020] その後、各 SV2信号〜 SV7信号が、順次、各積分スィッチ 20〜25のゲートに入力 すると、各積分スィッチ 20〜25も、各 SV2信号〜 SV7信号のハイレベルの間（例え ば、 LO信号の 8周期の間）、オンする。すると、各 Cr9〜14も、順次、 Ch6に接続さ れ、各 Cr9〜14において、例えば、 LO信号の 8周期の間、離散信号が積分される。
[0021] このようにすると、 8タップの FIR (Finite Impulse Response)フィルタの効果が得られ る。このときのサンプリングレートは、 1Z8にデシメーシヨンされる。 LO信号の 8周期 分の信号が、 8個の積分スィッチ 18〜25に保持されることによって、移動平均される 力 である。このようなフィルタを 1段目 FIRフィルタと!/、う。 1段目 FIRフィルタの伝達 関数の Z変換は、次式で表される。
[数 1] 1一
11 FIRl ~ Λ -\
丄ー ζ
[0022] また、各 Cr7 14に順次接続される Ch6は、出力電位を保持するので、 IIR(Infinit e Impulse Response)フィルタの効果も得られる。このようなフィルタを 1段目 IIRフィル タという。第 1段目 IIRフィルタの伝達関数の Z変換は、次式で表される。ただし、 Ch6 の容量を Ch、各 Cr7 14の容量を Crとする。
[数 2]
Z T 1 ( )
im ~ Ch + Cr - Chz-1
[0023] また、 LO信号周波数を fcとし、 Chが Crに比べて十分に大き 、とすると、 1段目 IIR フィルタのカットオフ周波数は、次式の近似式で求められる。
[数 3]
J Iim — Ch + Cr }
[0024] この式（3)から、カットオフ周波数は、 Ch6と各 Cr7 14との容量の比が与えられれ ば、求まることがわかる。また、カットオフ周波数を低くするには、より Chを Crに比べ て大きくすればょ 、ことがわかる。
[0025] さらに、上述した SBZ信号力 各放出スィッチ 26 29のゲートに入力すると、すべ ての放出スィッチ 26 29が、 SBZ信号のハイレベルの間オンする。すると、各 Cr7 10に積分された離散信号力 オン状態の各放出スィッチ 26 29を介して、 Cbl5 に同時に放出される。
[0026] この放出後、次に、 D信号がローレベルになり、ダンプスィッチ 16がオフし、 Cbl5 力 各 Cr7 10から切り離される。
[0027] 次に、 R信号がハイレベルになり、リセットスィッチ 17がオンし、各 Cr7 10に保持 されて 、る信号がリセットされる。
[0028] このようにすると、各 Cr7 10に積分された信号力 同時に Cbl5に放出され、これ により、 4タップの FIRフィルタの効果が得られる。このときのサンプリングレートは、 1
Z4にデシメーシヨンされる。 4個の Cr7 10に積分された信号力 Cbl5に移動平 均されるからである。
[0029] また、各 Crl l〜14に積分された信号も、各 Cr7〜： LOの場合と同様に機能し、 SAZ 信号のハイレベルの間、同時に Cbl5に放出される。したがって、 4タップの FIRフィ ルタの効果が得られる。また、サンプリングレートが 1Z4にデシメーシヨンされる。この ようなフィルタを 2段目 FIRフィルタと!/、う。 2段目 FIRフィルタの伝達関数の Z変換は、 次式で表される。
画 -^ ( 4 )
4 1 - 2
[0030] また、 SBZ信号がハイレベルで、かつ SAZ信号がローレベルのときに、 R信号がリ セットスィッチ 17のゲートに入力し、リセットスィッチ 17がオンすると、 4個の Cr7〜10 に保持されている信号力 各 Cr7〜 10の接地端子側へ放出されて、リセットされる。 他方、 SAZ信号がハイレベルで、かつ SBZ信号がローレベルのときに、 R信号がリセ ットスィッチ 17のゲートに入力すると、リセットスィッチ 17がオンし、 4個の Crl l〜14 に保持されている信号力 各 Crl l〜14の接地端子側へ放出されて、リセットされる。
[0031] その後、 F信号がフィードバックスィッチ 34のゲートに入力し、フィードバックスィッチ 34がオンすると、フィードバック信号力 不図示の DA変 ^^を介して信号処理部か らサンプリングミキサ 900側へ入力する。フィードバック信号は、 DCオフセットや差動 オフセットなどを補償するための信号であり、不図示の信号処理部に生成される。具 体的には、信号処理部は、サンプリングミキサ 900の出力信号を、 AD変換器を介し て入力する。そして、信号処理部は、その出力信号を基に、上述したフィードバック信 号を生成する。これにより、 DCオフセットや差動オフセットなどが補償される。このとき のフィードバック信号により、 1段目 IIRフィルタの動作時に、 DCオフセットや差動オフ セットなどが補償される。
[0032] また、上述した 4個の Cr7〜10、または 4個の Crl 1〜14のグループ単位で、 4個の Crが Cbl5に接続される。これにより、 IIRフィルタの効果が得られる。このようなフィル タを 2段目 IIRフィルタと 、う。 2段目 IIRフィルタの伝達関数の Z変換は、次式で表さ れる。 [0033] [数 5]
Cr
mi = ( 5 )
m2 Cb + Cr-Cbz-1
[0034] また、 2段目 IIRフィルタのカットオフ周波数は、 Cbが Crに比べて十分大き 、とする と、次式の近似式で求められる。
[数 6] fc = ί^- ~― _ ( 6 )
J 腿 16π Cb + 4Cr 、
[0035] 式（6)から、カットオフ周波数は、各 Cr7〜14と Cbl5との容量の比が与えられれば
、求められることがわかる。
[0036] さらに、式（1)、式（2)、式 (4)および式（5)から、同相サンプリングミキサ部 2全体の フィルタの伝達関数の Z関数は、次式で表される。
[数 7]
R = ^ FlKl1111R\^ FIRl^ 1IR2
\-z-% 1 11-z-32 一 4CR ( 7)
1- z— 1 (CH +CR)-CHz~s 4 \-z~s (4CR +CB)-CBz-i2
[0037] この Hを周波数変換した後の DCゲインは、次式で求められる。
[数 8]
GDC =^r (8)
[0038] 式（8)から、 DCゲインは、 1段目 FIRフィルタのデシメーシヨン数 8と各 Cr7〜 14の 容量が与えられれば、求まることがわかる。
[0039] なお、逆相ミキサ部 3も、同相ミキサ部 2とほぼ同様に動作する力 次の点が異なる
[0040] すなわち、逆相ミキサ部 3のサンプリングスィッチ 35のゲート信号として動作する LO B信号は、 LO信号に対し、位相遅れが 180度となり、逆相ミキサ部 3におけるサンプ リングのタイミング力 同相ミキサ部 2におけるタイミングよりも、 1Z2周期遅れる。
[0041] このようにしてサンプリングミキサ 900を構成すると、そのサンプリングミキサ 900の 出力信号は、 1段目 FIRフィルタ、 1段目 IIRフィルタ、 2段目 FIRフィルタおよび 2段 目 IIRフィルタを通過した信号となる。
特許文献 1 :特開 2004— 289793号公報（第 6— 9頁、図 3a、図 3b、図 4) 発明の開示
発明が解決しょうとする課題
[0042] し力しながら、特許文献 1に記載されたサンプリングミキサにお 、ては、 1段目 FIRフ ィルタのデシメーシヨン数、 2つの IIRフィルタ（1段目、 2段目）のカットオフ周波数およ び DCゲインの設計条件が指定されると、サンプリングミキサ全体の静電容量 (Ch、 C rおよび Cbの容量値の総和）が決定され、その結果、 DCゲインを含む設計の自由度 が低いという不都合があった。
[0043] 具体的には、例えば、 1段目 FIRフィルタのデシメーシヨン数が指定されると、 Chに 接続される Crの個数から、サンプリングミキサの次段に接続された AD変換器のサン プリンググレートが得られる。
[0044] また、カットオフ周波数が指定されると、式（3)および式（6)から、 Ch、 Crおよび Cb の各容量の比が求められる。
[0045] さらに、 1段目 FIRフィルタのデシメーシヨン数および DCゲインが指定されると、式（
8)から、 Crの容量が求められる。その結果、 Crの容量と、上述した Ch、 Crおよび Cb の各容量の比とに基づいて、 Chおよび Cbの各容量も求められ、 Ch、 Crおよび Cbの 容量値の総和が決定されてしまう。
[0046] 以上から、 1段目 FIRフィルタのデシメーシヨン数、 IIRフィルタのカットオフ周波数お よび DCゲインを一定にしたまま、 Ch、 Crおよび Cbの容量値の総和を小さくすること ができなかった。
[0047] 本発明の目的は、 DCゲインを含む設計の自由度を高めることができる離散フィル タ、サンプリングミキサおよび無線装置を提供することである。
課題を解決するための手段
[0048] 本発明の離散フィルタは、周波数が同じで位相が異なる複数の制御信号を生成す る制御信号生成部と、受信信号を積分するヒストリキャパシタと、前記ヒストリキャパシ タと順次並列に接続されて前記受信信号を積分する m個 (mは 2以上の自然数)の口 一テートキャパシタカ 成るキャパシタ群と、前記キャパシタ群力 放出される信号を 積分するノ ッファキャパシタとを有し、前記キャパシタ群を構成する m個のローテート キャパシタのそれぞれは、前記複数の制御信号に基づ!/、て互いに異なるタイミング で前記受信信号を積分し、前記 m個のローテートキャパシタは、積分した受信信号を 放出するタイミングに応じて複数のグループに分けられ、前記複数のグループから選 択される 1つのグループを構成するローテートキャパシタに前記受信信号を積分する 期間の少なくとも一部と、前記選択された 1つのグループ以外の他のグループを構成 するローテートキャパシタから、前記期間よりも前の期間に積分された受信信号を放 出する期間とが時間的に一致するように、前記積分された受信信号を前記バッファキ ャパシタに放出する、離散フィルタであって、前記キャパシタ群及び前記バッファキヤ パシタと並列に接続され、前記キャパシタ群力 放出される信号が前記バッファキヤ パシタで積分される積分量を調整する容量調整部を具備する構成を採る。
発明の効果
[0049] 本発明によれば、ヒストリキャパシタとローテートキャパシタカも構成される IIRフィル タの動作時に、リセット後の積分素子がヒストリキャパシタに接続されるので、 DCゲイ ンを含む設計の自由度を高めることができる。
[0050] または、ローテートキャパシタとバッファキャパシタから構成される IIRフィルタの動作 時に、リセット後の積分素子がバッファキャパシタに接続されるので、 DCゲインを含 む設計の自由度を高めることができる。
図面の簡単な説明
[0051] [図 1]本発明の実施の形態 1におけるサンプリングミキサの回路例を示す図
[図 2]図 1の制御信号生成部によって生成される制御信号のタイミングチャート
[図 3]本発明の実施の形態 2におけるサンプリングミキサの回路例を示す図
[図 4]本発明の実施の形態 3におけるサンプリングミキサの回路例を示す図
[図 5]本発明の実施の形態 4におけるサンプリングミキサの回路例を示す図
[図 6]本発明の実施の形態 5におけるサンプリングミキサの回路例を示す図
[図 7]本発明の実施の形態 6におけるサンプリングミキサの回路例を示す図
[図 8]本発明の実施の形態 7における無線装置の構成例を示す図 [図 9]従来例のサンプリングミキサの回路図
[図 10]従来例のサンプリングミキサの制御信号のタイミングチャート
発明を実施するための最良の形態
[0052] 以下、本発明の実施の形態 1ないし 6について図面を参照しながら説明する。なお
、各図において、同一の部分については同一の符号 (用語)を用いて説明する。
[0053] (実施の形態 1)
図 1は、本発明の実施の形態 1におけるサンプリングミキサの回路図である。
図 1において、サンプリングミキサ 100は、 TA (トランスコンダクタンスアンプ） 1と、 T
A1に接続された同相ミキサ部 102と、同相ミキサ部 102に並列接続された逆相ミキ サ部 103と、同相ミキサ部 2および逆相ミキサ部 3への制御信号を生成する制御信号 生成部 (信号生成部） 104とを備えて 、る。
[0054] TA1は、受信した無線周波数 (RF)信号を RF電流 i に変換して、同相ミキサ部 10
RF
2および逆相ミキサ部 103に供給する。
[0055] 同相ミキサ部 102は、サンプリングスィッチ 5と、 Ch (ヒストリキャパシタ：これを第 1キ ャパシタとも!/、う） 6と、 2個の Cr (ローテートキャパシタ：これを第 2キャパシタとも!/、う） 7、 8と、 Cb (バッファキャパシタ：これを第 3キャパシタともいう） 15と、ダンプスィッチ 1 6とを有する。なお、ここでは説明を簡単にするために、互いに並列に配設されるロー テートキャパシタが 2つの場合について説明を行うが、 3以上であってもよい。
[0056] さらに、同相ミキサ部 102は、リセットスィッチ 17と、 2個の積分スィッチ 18、 19と、 2 個の放出スィッチ 26、 27と、フィードバックスィッチ 34と、 2つのゲイン制御容量部（ 調整部） 110、 111とを有する。本実施の形態においては、各ローテートキャパシタに 対して 1つのゲイン制御容量部 (調整部）が並列に接続されている。また、本実施の 形態において、上述した複数の各種スィッチ 5、 16、 26、 27、 34は、例えば、 n型の FETで構成されて!、るものとする。
[0057] 具体的には、同相ミキサ部 102において、サンプリングスィッチ 5のソースは、 TA1 の出力側に接続され、サンプリングスィッチ 5のドレインは、積分スィッチ 19のドレイン に接続されている。そして、サンプリングスィッチ 5のドレインと積分スィッチ 19のドレイ ンとの間には、 Ch6の一端が接続され、 Ch6の他端は接地されている。 [0058] さらに、サンプリングスィッチ 5のドレインと積分スィッチ 19のドレインとの間には、積 分スィッチ 18および Cr7からなる回路力 Ch6に並列接続されている。
[0059] そして、積分スィッチ 18のソースと Cr7の一端との間には、ゲイン制御容量部 110 が接続されている。
[0060] ゲイン制御容量部 110は、ゲイン制御スィッチ 40と、 3個の切替スィッチ 41、 42、 4 3と、 3個のゲイン制御用コンデンサ（積分素子） 44、 45、 46と、リセットスィッチ 47を 含んで構成されている。本実施の形態では、 3個のゲイン制御用コンデンサの容量を それぞれ、 Cgl、 Cg2、 Cg3で表す。上述した複数の各種スィッチ 40、 41〜43、 47 は、例えば、 n型の FETで構成されている。
[0061] ゲイン制御容量部 110にお!/、ては、ゲイン制御スィッチ 40のソース力 積分スイツ チ 18のソースおよび Cr7の一端に共通接続されている。そして、ゲイン制御スィッチ 40のドレインには、切替スィッチ 41およびゲイン制御用コンデンサ 44力もなる回路が 接続されている。ゲイン制御用コンデンサ 44の一端は、切替スィッチ 41のソースに接 続され、ゲイン制御用コンデンサ 44の他端は、接地されている。
[0062] さらに、ゲイン制御スィッチ 40のドレインには、切替スィッチ 42およびゲイン制御用 コンデンサ 45からなる回路と、切替スィッチ 43およびゲイン制御用コンデンサ 46から なる回路とが並列接続されている。そして、各ゲイン制御用コンデンサ 45、 46の他端 は、接地されている。
[0063] また、ゲイン制御スィッチ 40のドレインには、リセットスィッチ 47のドレインが接続さ れ、リセットスィッチ 47のソースは接地されている。
[0064] 放出スィッチ 26のソースは、 Cr7の一端および積分スィッチ 18のソースの間のゲイ ン制御スィッチ 40の接続点と、ゲイン制御スィッチ 40のソースとに共通接続され、放 出スィッチ 26のドレインは、ダンプスィッチ 16を介して、 AD (アナログ 'デジタル）変 翻 105に接続されている。
[0065] 放出スィッチ 26のドレインとダンプスィッチ 16のソースとの間には、放出スィッチ 27 のドレインが接続されている。そして、放出スィッチ 27のソースは、 Cr8の一端および 積分スィッチ 19のソースに共通接続されている。
[0066] Cr8の一端は、積分スィッチ 19のソースに接続され、 Cr8の他端は接地されている [0067] そして、積分スィッチ 19のソースと Cr8の一端との間には、ゲイン制御容量部 111 が接続されている。
[0068] ゲイン制御容量部 111は、ゲイン制御スィッチ 48とリセットスィッチ 49とを含んで構 成されている。ゲイン制御スィッチ 48のソースは、積分スィッチ 19のソースおよび Cr8 の一端に共通接続され、ゲイン制御スィッチ 48のドレインは、リセットスィッチ 49のド レインに接続されている。そして、リセットスィッチ 49のソースは、接地されている。
[0069] その他のゲイン制御容量部 111の構成は、ゲイン制御容量部 110と同様であるの で、重複説明を省略する。
[0070] また、放出スィッチ 26のドレインとダンプスィッチ 16のソースとの間には、リセットスィ ツチ 17のドレインが接続され、リセットスィッチ 17のソースは接地されている。そして、 リセットスィッチ 17のドレイン側には、リセットスィッチ 34のソースが接続され、リセット スィッチ 34のドレインは、 DA変翻 106に接続されて!、る。
[0071] なお、逆相ミキサ部 103は、内部構成を図示していないが、同相ミキサ部 102と同 様に構成されている。
[0072] 制御信号生成部 104は、例えば、シフトレジスタで構成され、 1Z8の LO信号 (局部 発振信号）に基づいて、各種制御信号を生成するようになっている。
[0073] 制御信号の種類としては、 SO〜S 1信号、 D信号、 R信号、 F信号、 C0〜C2信号が ある。 SO〜Sl信号は、互いに同じ周波数で異なる位相を持っている。 so信号は、積 分スィッチ 18、放出スィッチ 27、ゲイン制御スィッチ 40およびリセットスィッチ 49の各 ゲート信号として動作する。 S1信号は、積分スィッチ 19、放出スィッチ 26、ゲイン制 御スィッチ 48およびリセットスィッチ 47の各ゲート信号として動作する。なお、本実施 の形態では、 2つのローテートキャパシタ 7、 8が並列に配設されている場合であるた め、 S0、 SIという 2つの制御信号が生成されている。
[0074] D信号は、ダンプスィッチ 16のゲート信号として動作し、 R信号は、リセットスィッチ 1 7のゲート信号として動作する。また、 F信号は、フィードバックスィッチ 34のゲート信 号として動作する。
[0075] CO信号は、切替スィッチ 41のゲート信号として動作する。 C1信号は、切替スィッチ 42のゲート信号として動作する。 C2信号は、切替スィッチ 43のゲート信号として動作 する。
[0076] C0〜C2信号に基づいて、各切替スィッチ 41〜43は、ハイまたはローのレベルに 応じて、オンまたはオフする。すると、各ゲイン制御用コンデンサ 44〜46の容量 (ゲイ ン制御容量部 110の総容量）力 各切替スィッチ 41〜43のオンまたはオフにより、可 変する。すなわち、ゲイン制御容量部 110が具備する複数のゲイン制御用コンデン サ 44〜46のうち Ch6および Cr7と接続されるゲイン制御用コンデンサの組み合わせ を切替スィッチのオンオフ制御で変更することにより、ゲイン制御容量部 110の有効 な容量値を可変にすることができる。 C0〜C2信号は LO信号に対応した周期をもつ た制御信号でなぐ受信状況に応じたゲインを得られるように制御を行う制御信号で ある。この制御信号による制御により変更可能なゲイン制御容量部 110の総容量の 可変量は、次のとおりである。例えば、ゲイン制御容量部 110の総容量を Cgとすると 、 Cgは、 0以上から (Cgl + Cg2 + Cg3)以下の範囲で離散的に可変する。
[0077] 図 2は、制御信号生成部 104に生成される制御信号のタイミングチャートである。図
2によると、 SO信号および S1信号は、 1Z2周期ずつずれてパルスを生じる。本実施 の形態では、 SO信号および S1信号のハイレベルの期間は、例えば、 LO信号の 8周 期分とするが、変更してもよい。
[0078] SO信号および S1信号が立ち上がると、 D信号が立ち上がり、次に、 D信号が立ち 下がると、 R信号が立ち上がる。そして、 R信号が立ち下がると、 F信号が立ち上がる
[0079] 次に、上述した SO信号などの制御信号のタイミングを参照しつつ、サンプリングミキ サ 100の動作について説明する。ここでは、同相ミキサ部 102の動作を例にして詳述 する。
[0080] まず、 TA1が、 RF信号を RF電流 i に変換し、その RF電流 i を同相ミキサ部 102
RF F
のサンプリングスィッチ 5に供給する。すると、供給された RF電流 i 力 サンプリング
RF
スィッチ 5のゲートに入力された LO信号に基づいてサンプリングされる。 LO信号は、 RF電流 i とほぼ同一の周波数を持つ信号である。その結果、 RF電流 i が時間的に
RF RF
離散化されて離散信号となる。 [0081] 次に、積分スィッチ 18、放出スィッチ 27、ゲイン制御スィッチ 40およびリセットスイツ チ 49の各ゲー卜に SO信号力 S人力し、それらのスィッチ 18、 27、 40、 49力 SO信号 のハイレベルの間オンする。
[0082] すると、上述した離散信号 (LO信号の 8周期分）は、 Ch6、 Cr7およびゲイン制御 容量部 110のゲイン制御用コンデンサ 44〜46で積分される。具体的には、離散信 号は、 Ch6に流れて Ch6で積分される。また、離散信号は、オン状態の積分スィッチ 18を介して、 Cr7およびにゲイン制御容量部 110に流れて、 Cr7およびにゲイン制 御容量部 110で積分される。こうして離散信号の一部がゲイン制御容量部 110に流 れることにより、 Ch6および Cr7で積分される離散信号の積分量を調整することがで きる。さらに、上述のとおりゲイン制御容量部 110が具備する複数のコンデンサのうち Ch6および Cr7と接続されるコンデンサの組み合わせを切替スィッチのオンオフ制御 で変更することにより、ゲイン制御容量部 110の有効な容量を変更することができる。 これにより、 Ch6および Cr7で積分される離散信号の積分量を段階的に調整すること ができる。
[0083] また、ゲイン制御容量部 111のゲイン制御用コンデンサに保持されて 、る信号が、 リセットスィッチ 49のオンにより、リセットされる。なお、 Cr7では積分される期間である 、 SO信号のハイレベルの間には、スィッチ 27がオンする。このため、 Cr8に保持され ている信号が Cbl5に放出される。すなわち、 Cr7の積分期間と、 Cr8の放出期間と が時間的に一致している。
[0084] ノ、ィベルの SO信号が立ち下がると、 S1信号が同時に立ち上がり、積分スィッチ 18 、放出スィッチ 27およびリセットスィッチ 49がオフする。また、積分スィッチ 19、放出 スィッチ 26およびリセットスィッチ 47がオンする。すると、 Cr7が Ch6から切り離され、 Cr8が Ch6に接続される。このため、上述した離散信号 (LO信号の 8周期分）は、 Ch 6、 Cr8およびゲイン制御容量部 111の各ゲイン制御用コンデンサで積分される。具 体的には、離散信号は、 Ch6に流れて Ch6で積分される。また、離散信号は、オン 状態の積分スィッチ 19を介して、 Cr8およびにゲイン制御容量部 111に流れて、 Cr8 およびにゲイン制御容量部 111で積分される。
[0085] また、各ゲイン制御用コンデンサ 44〜46に保持されている信号力 リセットスィッチ 47の才ン〖こより、リセットされる。
[0086] 以上のような離散信号の積分は、 SO信号および S1信号が交互にハイレベルにな るたびに、繰り返される。その結果、 LO信号の 8周期の離散信号が積分され、 FIRフ ィルタの効果が得られる。このときのサンプリングレートは、 1Z8にデシメーシヨンされ る。
[0087] また、各 Cr7、 8が交互に接続される Ch6は、出力電位が保持される。これ〖こより、 1 段目 IIRフィルタの効果も得られる。 Ch6と Cr7が接続するときは、リセットされたゲイ ン制御容量部 110が接続する。 Ch6と Cr8が接続するときは、リセットされたゲイン制 御容量部 111が接続する。
[0088] さらに、図 2に示すように、 SO信号の立ち上がり時に、 D信号も立ち上がると、ダン プスィッチ 16がオンし、 Cbl5力 放出スィッチ 27を介して、 Cr8に接続される。する と、 Cr8に保持されている信号力 オン状態のダンプスィッチ 16を介して、 Cbl5に放 出される。また、 Cr8に保持されている信号力 オン状態のダンプスィッチ 16および A D変^^ 105を介して、不図示の DSPへ出力される。これにより、 DSPは、 DCオフ セットや差動オフセットなどを補償するためのフィードバック信号を生成する。
[0089] その後、 D信号が立ち下がるタイミングで、 R信号が立ち上がると、ダンプスィッチ 1 6がオフし、リセットスィッチ 17がオンする。すると、 Cr8に保持されている信号力 リセ ットされる。
[0090] 次に、 R信号が立ち下がるタイミングで、 F信号が立ち上がると、リセットスィッチ 17 がオフし、フィードバックスィッチ 34がオンする。すると、上述した DSPからのフィード ノ ック信号力 DA変翻 106を介して、同相ミキサ部 102側へ入力される。これによ り、 DCオフセットや差動オフセットなどが補償される。
[0091] 他方、 S1信号が立ち上がるタイミングで、 D信号も立ち上がると、ダンプスィッチ 16 がオンする。これにより、 Cbl5が、放出スィッチ 26を介して、 Cr7に接続される。
[0092] Cbl5と Cr7と力接続されると、 Cr7に保持されている信号力 オン状態のダンプス イッチ 16を介して、 Cbl5に放出される。また、 Cr 7に保持されている信号力 オン状 態のダンプスィッチ 16および AD変換器 105を介して、不図示の DSPへ出力される 。これにより、 DSPは、 DCオフセットや差動オフセットなどを補償するためのフィード バック信号を生成する。
[0093] このように、 SO信号および S1信号が交互に立ち上がることにより、各 Cr7、 8が、 Cb 15に交互に接続される。このとき、 Cbl5は、出力電位が保持される。これにより、 2段 目 IIRフィルタの効果が得られる。
[0094] なお、その後、 D信号が立ち下がるタイミングで、 R信号が立ち上がると、ダンプスィ ツチ 16がオフし、リセットスィッチ 17がオンする。すなわち、リセットスィッチ 17は、ロー テートキャパシタの各放出期間の開始タイミング (ここでは、 SO信号又は S1信号の立 ち上がりタイミング)から一定時間後（ここでは、 D信号が立ち下がるタイミングに対応 )にオンする。すると、 Cr8に保持されている信号力 リセットされる。そして、リセットス イッチ 17は、次の放出期間の開始タイミング (SO信号又は S1信号の次に立ち上がり タイミング)以前にオフする。
[0095] 次に、 R信号が立ち下がるタイミングで、 F信号が立ち上がると、リセットスィッチ 17 がオフし、フィードバックスィッチ 34がオンする。すると、上述した DSPからのフィード ノ ック信号力 DA変翻 106を介して、同相ミキサ部 102側へ入力される。これによ り、 DCオフセットや差動オフセットなどが補償される。
[0096] ここで、各ゲイン制御容量部 110、 111の総容量を Cgとすると、 1段目 IIRフィルタ の伝達関数の Z変換は、次式で表される。
[数 9]
Hum ！ r ( 9 )
Im Ch + Cr + Cg - Chz-'
[0097] また、このときの同相ミキサ部 102の DCゲインは、次式で求められる。
[数 10]
GDC = 8 ( 1 0 )
DC Cr + Cg
[0098] 式（10)から、同相ミキサ部 102の DCゲインは、 FIRフィルタのデシメーシヨン数を 変えなくても、各 Cr7、 8の容量 Crと各ゲイン制御容量部 110、 111の総容量じ8との 比で決定することができることがわかる。したがって、 DCゲインおよび各 Cr7、 8の容 量をそれぞれ任意の値に設計することが可能となる。 [0099] また、 Cg
められる。
[数 11]
Figure imgf000018_0001
[0100] 式（11)から、 DCゲインの切り替え量とするために必要な Cgは、 Crとの比で求まる ことがわかる。例えば、 Cg = 0の状態力ら、 DCゲインを 2dB下げる場合、 Cg = 0. 26
Crの関係を満たすようにすればょ 、。
[0101] また、本実施の形態では、 Cg= (Cgl + Cg2 + Cg3)は、前述したとおり、 C0〜C2 信号により、離散的に可変させることが可能となるので、式（11)から、 DCゲインを可 変できることがわかる。
[0102] 例えば、 Cg = 0の状態から、 x= 2dBのステップ幅で DCゲインを 4段階で切り替え る場合は、次の条件を満たすように設定すればよい。すなわち、 Cgl = 0. 26Cr、 Cg 2 = 0. 32Cr、 Cg3 = 0. 42Crとし、 Cg = 0、 Cg = 0. 26Cr、 Cg = 0. 58Cr、 Cg= l . OCrの順 (4段階）に切り替える。
[0103] また、例えば、 Cg = 0の状態から、 x= ldBのステップ幅で DCゲインを 4段階で切り 替える場合は、次の条件を満たすように設定すればよい。すなわち、 Cgl = 0. 12Cr 、 Cg2 = 0. 15Cr、 Cg3 = 0. 17Crとし、 Cg = 0、 Cg = 0. 12Cr、 Cg = 0. 26Cr、 C g = 0. 41Cr、 Cg = 0. 58Crの順 (4段階）に切り替える。
[0104] このようにして、 DCゲインを 4段階で切り替えた場合、 1段目 IIRフィルタのカットォ フ周波数は、各ゲイン制御容量部 110、 111の総容量によって変化する（式（3)参照 ) oなお、このような変化が可能としても、 Ch6の容量 Chと各 Cr7、 8の容量 Crとの比 を小さくし、かつ、 1段目 IIRフィルタのカットオフ周波数を高く設定する。そして、 2段 目 IIRフィルタのカットオフ周波数を低く設定することによって、その変化量を抑制さ せることが可能となる。したがって、カットオフ周波数をほぼ一定値とすることが可能と なる。
[0105] また、式（9)〜（11)より、ゲイン制御容量部を用いない従来のサンプリングミキサと 容量値の総和を比較する。例えば、容量 Ch、 Cbが Crに比べて十分大きい、 Ch= l OCrとすると、従来のサンプリングミキサの 1段目 IIRフィルタ構成部分の容量値の総 和は Ch+Cr= l lCrとなる。次に、ゲイン制御容量部を用いたサンプリングミキサは 、例えば、容量 Ch、 Crをそれぞれ半分にする。半分になった Crにより DCゲインが 6 dB大きくなるが、半分になった Crと同じ容量値の Cgを接続することで、 DCゲインを 6 dB下げて Crを半分にする前の DCゲインの値にできる。このときの 1段目 IIRフィルタ 構成部分の容量値の総和は 6Crとなる。よって、ゲイン制御容量部を用いると DCゲ イン一定のまま容量値の総和を小さくすることができる。
[0106] 以上から、サンプリングミキサ全容量値と、 DCゲインと、フィルタ特性のカットオフ周 波数の設計自由度を高めることができる。また、ゲイン制御容量部の容量値を切り替 えることでゲイン制御を行うことができる。
[0107] なお、本実施の形態では、スィッチを構成する素子を n型 FETとした力 p型として もよいし、 n型と p型を組み合わせて使用してもよい。このとき、ソース端子とドレイン端 子を入れ替えてもよい。また、スィッチに微小電気機械システム（MEMS)を使用して ちょい。
[0108] また、本実施の形態では、 Cbに同時に接続する Crの数を 1としたがこれに限られな い。
[0109] また、本実施の形態では、ゲイン制御容量部におけるゲイン制御用コンデンサの数 を 3としたがこれに限られない。容量切替スィッチを用いずにゲイン制御用コンデンサ の数を 1としてゲイン可変を行わなくてもよい。
[0110] また、本実施の形態では、ゲイン制御スィッチで Crとゲイン制御容量部の接続を制 御し、切替スィッチでゲイン制御容量部の容量値を制御した力 ゲイン制御スィッチ を用いずに切替スィッチに Crとゲイン制御容量部の接続を制御する信号を与えても よい。
[0111] また、本実施の形態では、ゲイン制御用コンデンサに積分された信号をリセットする リセットスィッチを設けた力 これを設けずに Crのリセット時にゲイン制御容量部が Cr と接続する制御信号をゲイン制御スィッチに与えてもよい。または、ゲイン制御スイツ チを設けずに切替スィッチに Crのリセット時にゲイン制御容量部が Crと接続する制 御信号与えてもよい。 [0112] また、本実施の形態では、ゲイン制御容量部を Crと積分スィッチの間に接続したが
、 Chと積分スィッチの間に接続してもよい。
[0113] また、本実施の形態では、サンプリングスィッチを接続したサンプリングミキサとした 力 サンプリングスィッチを用いず BB信号を入力とした離散時間処理フィルタとしても よい。 BB信号は、 RF周波数帯から BB周波数帯に周波数変換された受信信号であ り、連続信号でも、離散信号でもかまわない。
[0114] (実施の形態 2)
図 3は、本発明の実施の形態 2におけるサンプリングミキサ 200の回路の一例を示 す図である。ここでは、実施の形態 1と異なる点を主に説明する。
[0115] サンプリングミキサ 200は、図 1の同相ミキサ部 102および逆相ミキサ部 103に代え て、同相ミキサ部 202および逆相ミキサ部 203を含んで構成されて 、る。
[0116] 同相ミキサ部 202は、図 1のダンプスィッチ 16のドレインに、積分スィッチ 21のドレ インがさらに接続され、積分スィッチ 21のソースには、 CrlOの一端が接続されている
。 CrlOの他端は接地されている。
[0117] また、ダンプスィッチ 16のドレインと、積分スィッチ 21のドレインとの間には、積分ス イッチ 20のドレインが接続され、積分スィッチ 21のソースには、 Cr9の一端が接続さ れている。 Cr9の他端は接地されている。
[0118] また、 Cr9の一端と積分スィッチ 20のソースとの間には、放出スィッチ 28のソースが 接続され、放出スィッチ 28のドレインは、ダンプスィッチ 51のソースに接続されている
[0119] また、放出スィッチ 28のドレインと、ダンプスィッチ 51のソースとの間には、放出スィ ツチ 29のドレインが接続されている。他方、放出スィッチ 29のソースは、積分スィッチ
21のソースと CrlOの一端との間に接続されている。
[0120] さらに、放出スィッチ 28のドレインと、ダンプスィッチ 51のソースとの間には、リセット スィッチ 52のドレインが接続され、リセットスィッチ 52のソースは接地されて!、る。
[0121] また、ダンプスィッチ 51のドレインと AD変翻 105との間には、 Cb50の一端が接 続され、 Cb50の他端は接地されている。
[0122] そして、積分スィッチ 20および放出スィッチ 29の各ゲートには、制御信号生成部 1 04力もの SO信号が入力し、積分スィッチ 21および放出スィッチ 28の各ゲートには、 制御信号生成部 104からの S1信号が入力するように構成されている。
[0123] また、ダンプスィッチ 51のゲートには、制御信号生成部 104からの D信号が入力し 、リセットスィッチ 52のゲートには、制御信号生成部 104からの R信号が入力するよう に構成されている。
[0124] なお、逆相ミキサ部 203は、逆位相で動作する点以外は、同相ミキサ部 202と同様 に構成されている。その他のサンプリングミキサ 200の構成は、実施の形態 1と同様 に構成されている。
[0125] このようにしてサンプリングミキサ 200を構成することにより、各 Cr7、 8が、 Cbl5に 交互に接続されて、 2段目 IIRフィルタの効果が得られる。さらに、各 Cr9、 10力 Cb 15に交互に接続されて、 3段目 IIRフィルタの効果も得られる。
[0126] 具体的には、図 2に示したように、 SO信号が立ち上がるタイミングで、 D信号も立ち 上がると、 2個のダンプスィッチ 16、 51がオンする。すると、 Cbl5力 放出スィッチ 27 を介して、 Cr8に接続され、 Cr8に保持されている信号力 オン状態のダンプスィッチ 16を介して、 Cbl5に放出される。この点は、実施の形態 1と同様である。
[0127] 本実施の形態においては、 SO信号がハイレベルのときに、ダンプスィッチ 51もオン するので、次のような動作もさらに行われる。すなわち、 Cb50が、オン状態の放出ス イッチ 29を介して、 CrlOに接続され、 CrlOに保持されている信号力 オン状態の放 出スィッチ 29およびダンプスィッチ 51を介して、 Cb50〖こ放出される
[0128] 同様に、 S1信号がハイレベルのときに、 D信号が立ち上がり、ダンプスィッチ 51も オンした場合、 Cb50が、オン状態の放出スィッチ 28を介して、 Cr9に接続される。こ れにより、 Cr9に保持されている信号力 オン状態の放出スィッチ 28およびダンプス イッチ 51を介して、 Cb50に放出される。
[0129] このようにすると、 Cbl5には、各 Cr7、 8が交互に接続されるので、 Cbl5は、出力 電位を保持する。よって、上述した 3段目 IIRフィルタの効果も得られる。
[0130] 以上から、サンプリングミキサ 200は、実施の形態 1の場合に比べ、 3段目 IIRフィル タの効果による減衰量をより得ることができる。 1段目 IIRフィルタのカットオフ周波数 を、 2段目及び 3段目 IIRフィルタのカットオフ周波数より高くすることで、 DCゲインを 可変させたときのフィルタ特性の変化量をより小さくすることができる。
[0131] (実施の形態 3)
図 4は、本発明の実施の形態 3におけるサンプリングミキサ 300の回路例を示す図 である。ここでは、実施の形態 1と異なる点を主に説明する。
[0132] サンプリングミキサ 300は、図 1の同相ミキサ部 102および逆相ミキサ部 103に代え て、同相ミキサ部 302および逆相ミキサ部 303を含んで構成されて 、る。
[0133] 同相ミキサ部 202は、図 1の 2つのゲイン制御容量部 110、 111に代えて、 1つのゲ イン制御容量部 310を含んで構成されて ヽる。
[0134] ゲイン制御容量部 310は、並列接続された 3つの回路、すなわち、切替スィッチ 41 およびゲイン制御用コンデンサ 44からなる回路と、切替スィッチ 42およびゲイン制御 用コンデンサ 45からなる回路と、切替スィッチ 43およびゲイン制御用コンデンサ 46 力もなる回路とを有する。なお、各切替スィッチ 41〜43は、例えば、 n型の FETで構 成されている。
[0135] 切替スィッチ 43のドレインは、放出スィッチ 27とダンプスィッチ 16のソースとに共通 接続されている。
[0136] そして、切替スィッチ 41のゲートには、制御信号生成部 104からの CO信号が入力 し、切替スィッチ 42のゲートには、制御信号生成部 104からの C1信号が入力し、切 替スィッチ 43のゲートには、制御信号生成部 104からの C2信号が入力する。
[0137] 放出スィッチ 26のドレインは、ダンプスィッチ 16のソースに接続されている。そして 、放出スィッチ 26のドレインとダンプスィッチ 16のソースとの間に接続されたゲイン制 御容量部 310の前段には、放出スィッチ 27のドレインが接続されている。
[0138] その他のサンプリングミキサ 200の構成は、実施の形態 1とほぼ同様に構成されて いる。
[0139] 次に、上述した制御信号のタイミングを参照しつつ、サンプリングミキサ 300の動作 について説明する。ここでは、同相ミキサ部 302の動作を例にして詳述する（適宜図 2、図 4参照)。
[0140] 実施の形態 3においても、実施の形態 1の場合と同様、まず、 SO信号により、 LO信 号の 8周期分の離散信号が、 Ch6および Cr7に積分され、次に、 S1信号により、その 離散信号が、 Ch6および Cr8に積分される。このような積分は、 SO信号および S1信 号の入力により交互に繰り返され、 FIRフィルタの効果が得られる。このときのサンプ リングレートは、 1,8にデシメーシヨンされる。
[0141] また、 Ch6に、各 Cr7、 8が交互に接続され、 Ch6に出力電位が保存される。よって
、 1段目 IIRフィルタの効果が得られる。
[0142] さらに、各 Cr7、 8が、 SO信号または S1信号により、 Cbl5に交互に接続され、 Cbl
5に出力電位が保存される。よって、 2段目 IIRフィルタの効果が得られる。このとき、 ゲイン制御容量部 310の各ゲイン制御用コンデンサ 44〜46も、各 Cr7、 8から放出さ れた信号を積分する。
[0143] 具体的には、 SO信号カ 、ィレベルのときは、 Cr8で積分された離散信号が、オン状 態の放出スィッチ 27を介して、各ゲイン制御用コンデンサ 44〜46に放出されて、そ こで積分される。他方、 SO信号がハイレベルのときは、 Cr7で積分された離散信号が 、オン状態の放出スィッチ 26を介して、各ゲイン制御用コンデンサ 44〜46に放出さ れて、そこで積分される。こうして Cr7で積分された離散信号の一部がゲイン制御容 量部 310に流れることにより、 Cb 15で積分される離散信号の積分量を調整すること ができる。さらに、ゲイン制御容量部 310が具備する複数のコンデンサのうち Cbl5と 接続されるコンデンサの組み合わせを切替スィッチのオンオフ制御で変更することに より、ゲイン制御容量部 310の有効な容量を変更することができる。これにより、 Cbl 5で積分される離散信号の積分量を段階的に調整することができる。
[0144] その後、 R信号が立上ってハイレベルになると、リセットスィッチ 17がオンし、各ゲイ ン制御用コンデンサ 41〜43に保持されて ヽる信号が、接地端子側へ流れてリセット される。このようにすると、 2段目 IIRフィルタの動作時において、各ゲイン制御用コン デンサ 44〜46は、積分した信号をリセットした後、各 Cr7、 8から放出された信号を 積分する。このときの 2段目 IIRフィルタの伝達関数の Z関数は、次式で表される。
[数 12]
Cr
I1R1 Cr + Cg + Cb -Cbz~]
[0145] また、同相ミキサ部 302の DCゲインは、次式で求められる。 [数 13]
[0146] 式（13)から、 DCゲインは、 FIRフィルタのデシメーシヨン数を変えなくても、各 Cr7 、 8の容量 Crとゲイン制御容量部 310の総容量 Cgとの比で決定できることがわかる。 なお、この場合、 2段目 IIRフィルタのカットオフ周波数は、ゲイン制御容量部 310の 総容量 Cgによって変化する力 各 Cr7、 8の容量 Crと Cbl5の容量 Cbとの比を小さく し、かつ、 2段目 IIRフィルタのカットオフ周波数を高く設定する。そして、 1段目 IIRフ ィルタのカットオフ周波数を低く設定することによって、その変化量を抑制させることが 可能となる。
[0147] 以上より、サンプリングミキサ 300によれば、実施の形態 1の効果のほか、実施の形 態 1の場合に比べ、ゲイン制御容量部の個数を減らすことが可能となる。よって、サン プリングミキサの回路を小型化させることができる。
[0148] (実施の形態 4)
図 5は、本実施の形態 4におけるサンプリングミキサの回路例を示す図である。ここ では、実施の形態 3と異なる点を主に説明する。
[0149] サンプリングミキサ 400は、図 4の同相ミキサ部 302および逆相ミキサ部 303に代え て、同相ミキサ部 402および逆相ミキサ部 403を含んで構成されて 、る。
[0150] 同相ミキサ部 402では、図 4のダンプスィッチ 16のドレインは、積分スィッチ 21のド レインに接続されている。積分スィッチ 21のソースは、 CrlOの一端に接続され、 Crl
0の他端は、接地されている。
[0151] また、ダンプスィッチ 16のドレインと、積分スィッチ 21のドレインとの間には、積分ス イッチ 20のドレインが接続され、積分スィッチ 21のソースは、 CrlOの一端に接続され ている。 CrlOの他端は、接地されている。
[0152] そして、 Cr9の一端と、積分スィッチ 20のソースとの間には、放出スィッチ 28のソー スが接続される。放出スィッチ 28のドレインは、ダンプスィッチ 51のソースに接続され ている。また、放出スィッチ 28のドレインと、ダンプスィッチ 51のソースとの間には、放 出スィッチ 29のドレインが接続されている。放出スィッチ 29のソースは、積分スィッチ 21のソースと CrlOの一端との間に接続されている。
[0153] さらに、ダンプスィッチ 51のドレインと AD変^^ 105との間には、 Cb50の一端が 接続され、 Cb50の他端は、接地されている。なお、逆相ミキサ部 403は、逆位相で 動作する点以外は、同相ミキサ部 402とほぼ同様に構成されている。その他のサンプ リングミキサ 400の構成は、実施の形態 1と同様に構成されている。
[0154] このようにしてサンプリングミキサ 400を構成することにより、各 Cr7、 8が、 Cbl5に 交互に接続されて、 2段目 IIRフィルタの効果が得られる。さらに、各 Cr9、 10力 Cb 15に交互に接続され、 3段目 IIRフィルタの効果も得られる。
[0155] 具体的には、図 2に示したように、 SO信号が立ち上がるタイミングで、 D信号も立ち 上がると、 2個のダンプスィッチ 16、 51がオンする。すると、 Cbl5力 オン状態の放 出スィッチ 27を介して、 Cr8に接続され、 Cr8に保持されている信号力 オン状態の ダンプスィッチ 16を介して、 Cbl5に放出される。この点は、 Cr7との接続動作を含め 実施の形態 1と同様である。
[0156] そして、本実施の形態においては、 SO信号がハイレベルのときに、ダンプスィッチ 5 1もオンするので、次のような動作も行われる。すなわち、 Cb50が、オン状態の放出 スィッチ 29を介して、 CrlOに接続され、 CrlOに保持されている信号力 オン状態の 放出スィッチ 29およびダンプスィッチ 51を介して、 Cb50に放出される。
[0157] 同様に、 S1信号がハイレベルのときに、 D信号が立ち上がり、ダンプスィッチ 51も オンすると、 Cb50が、オン状態の放出スィッチ 28を介して、 Cr9に接続される。する と、 Cr9に保持されている信号力 オン状態の放出スィッチ 28およびダンプスィッチ 5 1を介して、 Cb50に放出される。
[0158] このよう〖こすると、各 Cr9、 10が交互に接続される Cb50が、出力電位を保持する。
よって、上述した 3段目 IIRフィルタの効果も得られる。
[0159] ここで、 2段目 IIRフィルタの動作時にお!、て、各ゲイン制御用コンデンサ 44〜46 は、積分した信号をリセットした後、各 Cr7、 8から放出された信号を積分する。このと きの 2段目 IIRフィルタの伝達関数の Z関数は、次式で表される。なお、各 Cr9、 10の 容量を Cr2とする。
[数 14]
Figure imgf000026_0001
[0160] また、同相ミキサ部 402の DCゲインは、次式で求められる。
[数 15]
GDC = ( 1 5 )
DC Cr + Cr2 + Cg
[0161] 式（15)から、 DCゲインは、 FIRフィルタのデシメーシヨン数を変えなくても、各 Cr7 、 8の容量 Crと、各 Cr9、 10の容量 Cr2と、ゲイン制御容量部 310の総容量 Cgとの比 で決定できることがかわる。
[0162] 以上より、サンプリングミキサ 400によれば、実施の形態 3の効果のほか、実施の形 態 3に比べ、 3段目 IIRフィルタの効果により、大きな減衰量を得ることができる。 2段 目 IIRフィルタのカットオフ周波数を、 1段目及び 3段目 IIRフィルタのカットオフ周波 数より高くすることで、 DCゲインを可変させたときのフィルタ特性の変化量をより小さく することができる。
[0163] (実施の形態 5)
図 6は、本実施の形態 5におけるサンプリングミキサ 500の回路例を示す図である。 ここでは、実施の形態 4と異なる点を主に説明する。
[0164] サンプリングミキサ 500は、図 5の同相ミキサ部 402および逆相ミキサ部 403に代え て、同相ミキサ部 502および逆相ミキサ部 503を含んで構成されて 、る。
[0165] 同相ミキサ部 502は、図 5のゲイン制御容量部 310に代えて、ゲイン制御容量部 51 0を有する。
[0166] ゲイン制御容量部 510は、並列接続された 3つの回路、すなわち、切替スィッチ 41 およびゲイン制御用コンデンサ 44からなる回路と、切替スィッチ 42およびゲイン制御 用コンデンサ 45からなる回路と、切替スィッチ 43およびゲイン制御用コンデンサ 46 力 なる回路とを有する。
[0167] 切替スィッチ 41のソースとゲイン制御用コンデンサ 44の一端との間には、フィード バックスイッチ 34aが接続されている。フィードバックスィッチ 34aは、例えば、 n型の F ETで構成されている。なお、後述する各フィードバックスィッチ 34b、 34cも、例えば 、 n型の FETで構成されている。
[0168] フィードバックスィッチ 34aのソースは、切替スィッチ 41のソースとゲイン制御用コン デンサ 44の一端との間に接続されている。そして、フィードバックスィッチ 34aのドレイ ンは、 DA変翻 106に接続されている。
[0169] また、フィードバックスィッチ 34aのドレインと、 DA変換器 106との間には、フィード バックスイッチ 34bのドレインが接続されている。そして、フィードバックスィッチ 34bの ソースは、切替スィッチ 42のソースとゲイン制御用コンデンサ 45の一端との間に接続 されている。
[0170] さらに、フィードバックスィッチ 34aのドレインと、 DA変^^ 106との間には、フィード バックスイッチ 34cのドレインが接続されている。そして、フィードバックスィッチ 34cの ソースは、切替スィッチ 43のソースとゲイン制御用コンデンサ 46の一端との間に接続 されている。
[0171] 各フィードバックスィッチ 34a〜34cのゲートは、制御信号生成部 104からの F信号 が入力するように構成されて 、る。
[0172] また、切替スィッチ 41のゲートには、制御信号生成部 104からの CO信号が入力し、 切替スィッチ 42のゲートには、制御信号生成部 104からの C1信号が入力し、切替ス イッチ 43のゲートには、制御信号生成部 104からの C2信号が入力するように構成さ れている。
[0173] なお、逆相ミキサ部 503は、逆位相で動作する点以外は、同相ミキサ部 502と同様 に構成されている。その他のサンプリングミキサ 500の構成は、実施の形態 4と同様 に構成されている。
[0174] このようにしてサンプリングミキサ 500を構成することにより、 F信号がハイレベルのと きに、各フィードバックスィッチ 41〜43がオンする。すると、前述したフィードバック信 号力 DA変^ ^106力ら、各フィードバックスィッチ 34a〜34cを介して、ゲイン制御 容量部 510側へ入力する。これにより、サンプリングミキサ 500の出力端側に位置す る 2段目 IIRフィルタの動作時に、フィードバック信号による補償 (DCオフセットなど） が行われる。
[0175] 以上より、サンプリングミキサ 500によれば、実施の形態 4の効果のほか、実施の形 態 4に比べ、フィードバック信号の入力が出力端側に近くなるので、フィードバック信 号による補償動作の収束時間が短縮する。
[0176] なお、実施の形態 5において、すべてのゲイン制御用コンデンサ 44〜46にフィード ノ ック信号が入力する場合について説明したが、一部のゲイン制御用コンデンサに フィードバック信号が入力するように構成してもよ 、。
[0177] また、フィードバック信号の入力は、オン状態の切替スィッチに対応するゲイン制御 用コンデンサに対してのみ行うようにしてもょ 、。
[0178] (実施の形態 6)
図 7は、本実施の形態 6におけるサンプリングミキサ 600の回路例を示す図である。 ここでは、実施の形態 4と異なる点を主に説明する。
[0179] サンプリングミキサ 600は、図 5の同相ミキサ部 402および逆相ミキサ部 403に代え て、同相ミキサ部 602および逆相ミキサ部 603を含んで構成されて 、る。
[0180] 同相ミキサ部 602は、サンプリングスィッチ 5にカ卩え、例えば、 FETで構成されたサ ンプリングスィッチ 61をさらに有する。サンプリングスィッチ 61のゲートには、 LO信号 よりも位相が 180度遅れた LOB信号が入力するように構成されて 、る。このように構 成することにより、同相ミキサ部 602は、 LO信号および LOB信号 (これらを総称して 差動モード信号と 、う）を入力として与えられて 、る。
[0181] サンプリングスィッチ 61のソースは、 TA60の出力側と逆相ミキサ部 603のサンプリ ングスィッチ 62とに共通接続されている。サンプリングスィッチ 62のドレインは、サン プリングスィッチ 5のドレインおよび Ch6の一端側へ接続されている。
[0182] そして、図 5の実施の形態 4において接地されていた Ch6の他端力 サンプリングス イッチ 62のドレインに接続されている。同様に、図 5の Cbl5、 50およびリセットスイツ チ 17、 52の他端も、逆相ミキサ部 603側に接続されている。
[0183] また、サンプリングミキサ 600は、図 5のゲイン制御容量部 310に代えて、ゲイン制 御容量部 610を有する。そして、ゲイン制御容量部 610のゲイン制御用コンデンサ 4
4〜46は、同相ミキサ部 602および逆相ミキサ部 603の双方に共通に用いられてい る。
[0184] このように構成すると、 Cr7〜10、 Cbl5、 50およびリセットスィッチ 17、 52において 、同相ミキサ部 602および逆相ミキサ部 603の出力信号を差動合成することが可能と なる。また、ゲイン制御用コンデンサ 44〜46においても、同相ミキサ部 602および逆 相ミキサ部 603の出力信号を差動合成することが可能となる。
[0185] 以上から、サンプリングミキサ 600は、実施の形態 4の効果のほか、 Cr7などを同相 ミキサ部 602および逆相ミキサ部 603の双方で共用することができるので、より小型 ィ匕することができる効果ちある。
[0186] (実施の形態 7)
図 8は、本発明の実施の形態 7における無線装置 700の構成例を示すブロック図で ある。無線装置 700は、例えば、携帯電話、自動車電話、トランシーバなどである。
[0187] 図 8において、無線機 700は、アンテナ 701、共用器 702、送信部 703、受信部 70 4および信号処理部（DSP) 705を備えて ヽる。
[0188] そして、送信部 703は、電力増幅器 (PA) 706および変調部 707を有する。受信部 704は、低雑音増幅器 (LNA) 708およびサンプリングミキサ 709を有する。サンプリ ングミキサ 709として、例えば、図 1の実施の形態 1におけるサンプリングミキサ 100を 用いる。このようにすると、なお、サンプリングミキサ 709として、実施の形態 2、 3、 4お よび 5のいずれかにおけるサンプリングミキサを用いてもよい（図 3〜図 7参照）。
[0189] アンテナ 701は、共用器 702を介して、送信部 703および受信部 704にそれぞれ 接続されている。
[0190] 共用器 702は、送信信号および受信信号の各周波数帯に対応している。そして、 共用器 702は、送信部 703からの信号が入力されれば、その信号のうち、送信信号 の周波数帯域を通過させてアンテナ 701に出力する。他方、アンテナ 701からの信 号が共用器 702に入力されれば、共用器 702は、その信号のうち、受信信号の周波 数帯域を通過させて受信部 704に出力する。
[0191] 信号処理部 705では、受信部 704からの出力信号が、 AD変換された後、その出 力信号が信号処理 (例えば、音声処理、データ処理)される。また、信号処理部 705 では、所定の入力信号 (例えば、音声、データ）が信号処理された後、 DA変換 (不図 示）されて、送信部 703に出力される。
[0192] このようにして無線装置 700を構成すると、前述したサンプリングミキサの効果を得 ることができる。すなわち、 IIRフィルタの DCゲインに関して、 Crの容量とゲイン制御 容量部の総容量との比で決定することが可能となる。このため、サンプリングミキサの 総容量、 DCゲイン、およびフィルタ特性のカットオフ周波数についての設計条件を 自由に決定することができ、有用である。
[0193] また、ゲイン制御容量の総容量を可変することにより DCゲインの値を制御すること ができる。
[0194] さらに、 Ch、 Crおよび Cbの各容量を変更した DCゲインの制御方法に比べ、サン プリングミキサの回路を小型化できる。 DCゲインを可変することにより、歪による受信 感度の劣化を抑えられる。
[0195] なお、実施の形態 1〜7では、サンプリングミキサまたはこれを含む無線装置の場合 で説明したが、サンプリングスィッチ 5を有さな 、離散フィルタまたはこれを含む無線 装置として適用してもよい。
[0196] 2006年 6月 20日出願の特願 2006— 170452の日本出願に含まれる明細書、図 面および要約書の開示内容は、すべて本願に援用される。
産業上の利用可能性
[0197] 本発明の離散フィルタおよびサンプリングミキサは、無線装置に内蔵する無線回路 に用いるのに有用である。特に、離散フィルタおよびサンプリングミキサは、信号を周 波数変換するのに適して ヽる。

Claims

請求の範囲
[1] 周波数が同じで位相が異なる複数の制御信号を生成する制御信号生成部と、 受信信号を積分するヒストリキャパシタと、
前記ヒストリキャパシタと順次並列に接続されて前記受信信号を積分する m個（mは 2以上の自然数）のローテートキャパシタから成るキャパシタ群と、
前記キャパシタ群力も放出される信号を積分するバッファキャパシタと
を有し、
前記キャパシタ群を構成する m個のローテートキャパシタのそれぞれは、前記複数 の制御信号に基づ 、て互いに異なるタイミングで前記受信信号を積分し、
前記 m個のローテートキャパシタは、積分した受信信号を放出するタイミングに応じ て複数のグループに分けられ、前記複数のグループから選択される 1つのグループ を構成するローテートキャパシタに前記受信信号を積分する期間の少なくとも一部と 、前記選択された 1つのグループ以外の他のグループを構成するローテートキャパシ タから、前記期間よりも前の期間に積分された受信信号を放出する期間とが時間的 に一致するように、前記積分された受信信号を前記バッファキャパシタに放出する、 離散フィルタであって、
前記キャパシタ群及び前記バッファキャパシタと並列に接続され、前記キャパシタ 群から放出される信号が前記バッファキャパシタで積分される積分量を調整する容量 調整部を具備する離散フィルタ。
[2] 前記容量調整部は、容量と、当該容量と前記キャパシタ群との接続状態を切り替え る切り替えスィッチとを有する請求項 1に記載の離散フィルタ。
[3] 前記容量調整部は、複数の容量と、当該複数の容量と前記前記キャパシタ群との 接続状態を切り替える複数の切り替えスィッチとを有し、前記複数の切り替えスィッチ の ONOFF状態を切り替えて前記キャパシタ群と接続される容量を変更することによ り、前記バッファキャパシタで積分される積分量を調整する請求項 1に記載の離散フ イノレタ。
[4] 前記容量調整部と接続され当該容量調整部で蓄積された信号をリセットするリセッ トスイッチを有し、当該リセットスィッチは、前記キャパシタ群の各放出期間の開始タイ ミングから一定時間後に ONし次の放出期間の開始タイミング以前に OFFする請求 項 1に記載の離散フィルタ。
[5] 前記バッファキャパシタの後段に、前記キャパシタ群と同じ構造を有する第 2キャパ シタ群及び当該第 2キャパシタ群力も放出される信号を積分する第 2バッファキャパ シタを具備する請求項 1に記載の離散フィルタ。
[6] 請求項 1に記載の離散フィルタを 2つ並列接続し、各離散フィルタに与えられる入 力信号を差動モード信号とし、前記 2つの並列接続した離散フィルタの前記キャパシ タ群を差動間で共有する離散フィルタ。
[7] 請求項 1に記載の離散フィルタと、
前記離散フィルタの前段に設けられ、受信信号を所定の周波数でサンプリングする サンプリングスィッチと、
を含む、サンプリングミキサ。
[8] 請求項 1に記載の離散フィルタと、
前記離散フィルタの出力信号に基づいて信号処理する信号処理部と、 前記信号処理部における信号処理の出力信号を変調する変調部と、
を含む、無線装置。
[9] 請求項 7に記載のサンプリングミキサと、
前記離散フィルタの出力信号に基づいて信号処理する信号処理部と、 前記信号処理部における信号処理の出力信号を変調する変調部と、
を含む、無線装置。
[10] 周波数が同じで位相が異なる複数の制御信号を生成する制御信号生成部と、 受信信号を積分するヒストリキャパシタと、
前記複数の制御信号に基づいてそれぞれが異なるタイミングで前記ヒストリキャパ シタと順次並列に接続されて前記受信信号を積分する m個 (mは 2以上の自然数)の ローテートキャパシタカ 成るキャパシタ群と、
前記キャパシタ群力も放出される信号を積分するバッファキャパシタと
を有し、
前記 m個のローテートキャパシタは、積分した信号を放出するタイミングに応じて複 数のグループに分けられ、前記複数のグループから選択される 1つのグループを構 成するローテートキャパシタに前記受信信号を積分する期間の少なくとも一部と、前 記選択された 1つのグループ以外の他のグループを構成するローテートキャパシタに 積分された前記受信信号を放出する期間とが時間的に一致するように、積分した受 信信号を前記バッファキャパシタに放出する、離散フィルタであって、
前記 m個のローテートキャパシタのそれぞれと並列に接続され、各ローテートキャパ シタで積分される前記受信信号の積分量を調整する容量調整部を m個含む離散フ イノレタ。
[11] 前記 m個の容量調整部のそれぞれは、容量と、当該容量と前記キャパシタ群との 接続状態を切り替える切り替えスィッチとを有する請求項 10に記載の離散フィルタ。
[12] 前記 m個の容量調整部のそれぞれは、複数の容量と、当該複数の容量と前記前記 キャパシタ群との接続状態を切り替える複数の切り替えスィッチとを有し、前記複数の 切り替えスィッチの ONOFF状態を切り替えて前記キャパシタ群と接続される容量を 変更することにより、前記バッファキャパシタで積分される積分量を調整する請求項 1
0に記載の離散フィルタ。
[13] 第 1の前記バッファキャパシタの後段に、 m個（mは 2以上の自然数)のローテ一トキ ャパシタカ 成る第 2キャパシタ群及び当該第 2キャパシタ群力 放出される信号を 積分する第 2バッファキャパシタを有し、
前記第 2キャパシタ群を構成する m個のローテートキャパシタのそれぞれは、対応 する第 1のキャパシタ群のローテートキャパシタが前記受信信号を積分する期間と同 じ期間に前記第 1バッファキャパシタに接続し、対応する第 1キャパシタ群のローテ一 トキャパシタが前記受信信号を放出する期間と同じ期間に前記第 2バッファキャパシ タに接続する請求項 10に記載の離散フィルタ。
[14] 請求項 10に記載の離散フィルタを 2つ並列接続し、各離散フィルタに与えられる入 力信号を差動モード信号とし、前記 2つの並列接続した離散フィルタの前記キャパシ タ群を差動間で共有する離散フィルタ。
[15] 請求項 10に記載の離散フィルタと、
前記離散フィルタの前段に設けられ、受信信号を所定の周波数でサンプリングする サンプリングスィッチと、
を含む、サンプリングミキサ。
[16] 請求項 10に記載の離散フィルタと、
前記離散フィルタの出力信号に基づいて信号処理する信号処理部と、 前記信号処理部における信号処理の出力信号を変調する変調部と、 を含む、無線装置。
[17] 請求項 15に記載のサンプリングミキサと、
前記離散フィルタの出力信号に基づいて信号処理する信号処理部と、 前記信号処理部における信号処理の出力信号を変調する変調部と、 を含む、無線装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009075105A1 (ja) * 2007-12-12 2009-06-18 Panasonic Corporation サンプリングミキサ、直交復調器、及び無線装置
WO2009090883A1 (ja) * 2008-01-16 2009-07-23 Panasonic Corporation サンプリングフィルタ装置
JP2010010794A (ja) * 2008-06-24 2010-01-14 Sony Corp 変調回路、変調方法、プログラム、および通信装置
WO2010064451A1 (ja) * 2008-12-04 2010-06-10 パナソニック株式会社 サンプリング回路およびこれを用いた受信機
WO2010087201A1 (ja) * 2009-01-29 2010-08-05 パナソニック株式会社 多相ミキサ
US10037847B2 (en) 2012-07-25 2018-07-31 Samsung Electronics Co., Ltd. Apparatus and method for wirelessly receiving power

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010064436A1 (ja) * 2008-12-03 2010-06-10 パナソニック株式会社 サンプリング回路及び受信機
US20100225419A1 (en) * 2009-03-09 2010-09-09 Qualcomm Incorporated Passive switched-capacitor filters
KR20100133748A (ko) * 2009-06-12 2010-12-22 삼성전자주식회사 디스크리트 타임 필터 및 이를 포함하는 수신기
CN105763171B (zh) * 2015-01-06 2020-09-01 松下电器产业株式会社 离散时间模拟电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030050027A1 (en) * 2001-03-16 2003-03-13 Khurram Muhammad Digitally controlled analog RF filtering in subsampling communication receiver architecture
JP2004289793A (ja) * 2002-10-17 2004-10-14 Texas Instruments Inc 離散時間サンプルストリーム供給回路及びそれを含むシグマデルタミクサ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7003276B2 (en) * 2001-04-25 2006-02-21 Texas Instruments Incorporated Subsampling communication receiver architecture with gain control and RSSI generation
US6963732B2 (en) * 2001-04-25 2005-11-08 Texas Instruments Incorporated Subsampling communication receiver architecture with relaxed IFA readout timing
US7356069B2 (en) * 2001-04-25 2008-04-08 Texas Instruments Incorporated Spread spectrum demodulation using a subsampling communication receiver architecture
US7519135B2 (en) * 2001-08-15 2009-04-14 Texas Instruments Incorporated Direct radio frequency (RF) sampling with recursive filtering method
US7218904B2 (en) * 2001-10-26 2007-05-15 Texas Instruments Incorporated Removing close-in interferers through a feedback loop
US8027657B2 (en) * 2001-10-26 2011-09-27 Texas Instruments Incorporated Sampling mixer with asynchronous clock and signal domains
EP1557941A4 (en) * 2002-11-01 2012-06-13 Panasonic Corp FILTERING CIRCUIT AND RADIO DEVICE
US7411444B2 (en) * 2003-11-13 2008-08-12 Texas Instruments Incorporated Technique for improving antialiasing and adjacent channel interference filtering using cascaded passive IIR filter stages combined with direct sampling and mixing
FR2876233A1 (fr) * 2004-10-06 2006-04-07 St Microelectronics Sa Filtre analogique a composants passifs pour signaux a temps discret
JP5022672B2 (ja) * 2005-11-22 2012-09-12 パナソニック株式会社 サンプリングミキサおよび受信機
JP4794387B2 (ja) * 2006-07-31 2011-10-19 パナソニック株式会社 ノイズ低減回路
JP4692461B2 (ja) * 2006-10-11 2011-06-01 ソニー株式会社 受信機、受信方法、フィルタ回路、制御方法
JP5182895B2 (ja) * 2007-03-29 2013-04-17 パナソニック株式会社 サンプリングミキサ、フィルタ装置および無線機
US8380781B2 (en) * 2007-07-18 2013-02-19 Panasonic Corporation Sampling filter and radio communication apparatus
WO2009075105A1 (ja) * 2007-12-12 2009-06-18 Panasonic Corporation サンプリングミキサ、直交復調器、及び無線装置
KR20100133748A (ko) * 2009-06-12 2010-12-22 삼성전자주식회사 디스크리트 타임 필터 및 이를 포함하는 수신기

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030050027A1 (en) * 2001-03-16 2003-03-13 Khurram Muhammad Digitally controlled analog RF filtering in subsampling communication receiver architecture
JP2004289793A (ja) * 2002-10-17 2004-10-14 Texas Instruments Inc 離散時間サンプルストリーム供給回路及びそれを含むシグマデルタミクサ

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009075105A1 (ja) * 2007-12-12 2009-06-18 Panasonic Corporation サンプリングミキサ、直交復調器、及び無線装置
US8340617B2 (en) 2007-12-12 2012-12-25 Panasonic Corporation Sampling mixer, quadrature demodulator, and wireless device
WO2009090883A1 (ja) * 2008-01-16 2009-07-23 Panasonic Corporation サンプリングフィルタ装置
JP5182897B2 (ja) * 2008-01-16 2013-04-17 パナソニック株式会社 サンプリングフィルタ装置
US8711917B2 (en) 2008-01-16 2014-04-29 Panasonic Corporation Sampling filter device
JP2010010794A (ja) * 2008-06-24 2010-01-14 Sony Corp 変調回路、変調方法、プログラム、および通信装置
WO2010064451A1 (ja) * 2008-12-04 2010-06-10 パナソニック株式会社 サンプリング回路およびこれを用いた受信機
US8599968B2 (en) 2008-12-04 2013-12-03 Panasonic Corporation Sampling circuit and receiver utilizing the same
JP5587210B2 (ja) * 2008-12-04 2014-09-10 パナソニック株式会社 サンプリング回路およびこれを用いた受信機
WO2010087201A1 (ja) * 2009-01-29 2010-08-05 パナソニック株式会社 多相ミキサ
JP5622592B2 (ja) * 2009-01-29 2014-11-12 パナソニック株式会社 多相ミキサ
US10037847B2 (en) 2012-07-25 2018-07-31 Samsung Electronics Co., Ltd. Apparatus and method for wirelessly receiving power

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